專利名稱：一種用來制造具有柱狀底電極相變化存儲(chǔ)裝置的方法
技術(shù)領(lǐng)域：
本發(fā)明關(guān)于以相變化存儲(chǔ)材料為基礎(chǔ)的高密度存儲(chǔ)裝置，包含以硫?qū)倩餅榛A(chǔ)的材料及其它材料，以及特別是針對(duì)用來制造具有柱狀底電極相變化存儲(chǔ)元件的方法。
背景技術(shù)：
相變化為基礎(chǔ)存儲(chǔ)材料已經(jīng)廣泛運(yùn)用于非易失隨機(jī)存取存儲(chǔ)單元中。相變化材料，諸如硫?qū)倩锊牧系龋衫眉呻娐肥┘舆m當(dāng)?shù)碾娏饕栽诮Y(jié)晶態(tài)與非晶態(tài)之間轉(zhuǎn)換相態(tài)。大致為非晶態(tài)者較大致為結(jié)晶態(tài)者具有較高的電阻率，由此即可感知數(shù)據(jù)。非晶態(tài)轉(zhuǎn)換至結(jié)晶態(tài)的過程，通常采用較低的操作電壓，其電流需足以將相變化材料的溫度提升至相變化溫度與熔點(diǎn)之間。由結(jié)晶態(tài)轉(zhuǎn)換為非晶態(tài)的過程，則通常需要較高的操作電壓；此后稱此過程為『復(fù)位』(reset)。因?yàn)榇艘贿^程需要一短時(shí)間且高密度的電流脈沖，以熔化或破壞結(jié)晶結(jié)構(gòu)，隨后快速冷卻相變化材料，經(jīng)淬火處理，將至少一部分的相變化結(jié)構(gòu)穩(wěn)定為非晶態(tài)。此一過程，藉復(fù)位電流將相變化材料由結(jié)晶態(tài)轉(zhuǎn)變?yōu)榉蔷B(tài)， 而吾人希望盡量降低復(fù)位電流的強(qiáng)度。欲降低復(fù)位電流的強(qiáng)度，可降低存儲(chǔ)單元中主動(dòng)區(qū)域的大小。降低主動(dòng)區(qū)域大小的技術(shù)，包含降低電極與相變化材料的接觸區(qū)域面積，因此可在主動(dòng)區(qū)域中獲得較高的電流密度，而以較小的電流絕對(duì)值通過相變化材料元件。在集成電路結(jié)構(gòu)中制作小孔洞(pores)，為此項(xiàng)技術(shù)發(fā)展方向之一；同時(shí)，亦采用少量的可編程電阻材料填充該小孔洞。顯示小孔洞發(fā)展的專利包含0VShinSky，“Multibit Single Cell Memory Element HavingTapered Contact，，，U. S. Pat, No. 5，687，112,專利發(fā)證日期 1997 年 11 月 11 日；Zahorik et al. ,"Method of Making Chalcogenide[sic] MemoryDevice”，U. S. Pat. No. 5，789，277，專利發(fā)證日期 1998 年 8 月 4 日；Doanet al.， “Controllable Ovonic Phase-Change Semiconductor Memory Deviceand Methods of Gabracting the Same，” U. S，Pat. No. 6，150，253，專利發(fā)證日期 2000 年 11 月 21 日。另一種發(fā)展中的存儲(chǔ)單元結(jié)構(gòu)，亦稱為傘狀結(jié)構(gòu)，其是因?yàn)槠涞湫徒Y(jié)構(gòu)中底部電極上的主動(dòng)區(qū)域的形狀而得名。該種結(jié)構(gòu)是形成小電極區(qū)域，使之與較大區(qū)域的相變化材料接觸，同時(shí)通常利用較大的電極與相變化材料的另一面接觸。電流由小接觸區(qū)域流向大接觸區(qū)域者，可用做存儲(chǔ)單元的讀取、設(shè)定、與復(fù)位操作。小電極區(qū)域可將電流密度集中于接觸點(diǎn)上，因此相變化材料中的主動(dòng)區(qū)域可限制在接近于接觸點(diǎn)的小區(qū)域中。舉例而言， 參見 Ann et al. , "Highly reliable 50nmcontact cell technology for 256Mb PRAM，，， VLSI Technology 2005 Digestof Technical Papers，第 98 99 頁，2005 年 6 月 4 日； Denison，國(guó)際公開號(hào) W02004/055916 A2 "Phase Change Memory and MethodTherefore”，
公開日期2004年7月1日；以及Song et al.，美國(guó)專利申請(qǐng)公開號(hào)US 2005/0263829 Al, "Semiconductor Devices Having PhaseChange Memory Cells, Electronic Systems Employing the Same andMethods of Fabricating the Same，，,
公開日其月 2005 年 12 月 1 曰。用以制造非常微小底電極的一先前技術(shù)，如Ahn et al.所發(fā)表的論文所述，稱為介層孔中栓塞工藝，并且包括形成一介電填充層于存儲(chǔ)單元的存取電路之上、在介電填充層中刻蝕介層孔以形成一開口而制造接觸接觸至此電路、以及沉積電極材料于此介層孔中。所生成的結(jié)構(gòu)接著被平面化以將介層孔中的電極材料外露。接著沉積相變化材料并圖案化，以接觸至電極。雖然此介層孔中栓塞工藝技術(shù)適用于形成非常微小的底電極結(jié)構(gòu)，但此技術(shù)也被證實(shí)有可靠性以及良率的問題。舉例而言，如Ahn et al.所言，研究證實(shí)此方法難以在非常微小的介層孔與其底部以下的存取電路之間，形成可靠的電性連接。此缺憾造成存儲(chǔ)單元陣列中的某些存儲(chǔ)單元永久地與存取電路之間形成斷路。
此外，Ahn et al.亦提到在介層孔中栓塞工藝中，難以確保在針對(duì)存儲(chǔ)單元陣列進(jìn)行平面化工藝后，栓塞電極所外露的頂端面積為均勻的。由于底電極的上表面積會(huì)影響在相變化材料中的電流密度，并且是此類型相變化存儲(chǔ)單元的臨界尺寸之一，故接點(diǎn)區(qū)域的變化會(huì)導(dǎo)致在單一陣列中各存儲(chǔ)單元產(chǎn)生劇烈的操作變化。此問題亦會(huì)因欲成功地填充該介層孔技術(shù)時(shí)又更行惡化，包含薄膜沉積及該薄膜的非等向刻蝕以形成該介層孔的側(cè)壁子。在形成側(cè)壁子工藝的本質(zhì)上，趨于使該介層孔頂部邊緣圓滑，且使栓塞電極材料進(jìn)入介層孔內(nèi)，以產(chǎn)生具有擴(kuò)張剖面的頂端。由于在忍受程度范圍內(nèi)，要對(duì)整個(gè)陣列一致地平面化所得的結(jié)構(gòu)，又要避開掉此擴(kuò)張頂端是具有相當(dāng)?shù)睦щy程度，回蝕并無法對(duì)所有的存儲(chǔ)單元完全地移除該擴(kuò)張頂端，以及會(huì)導(dǎo)致該底電極栓塞的該擴(kuò)張頂表面尺寸上有極大的變異性。
在形成介層孔中栓塞電極時(shí)會(huì)產(chǎn)生另一個(gè)問題，其原因在于難以均勻地填充介層孔。尤其，因?yàn)樵谖⑿〗閷涌字械谋∧こ练e動(dòng)力學(xué)特性，使得所生成的栓塞可能包括一空洞，因?yàn)樵谶€沒有完全填滿之前介層孔的頂端就已經(jīng)封閉了。將此結(jié)構(gòu)平面化之后可能會(huì)將空洞暴露出來，因而在電極栓塞的上表面生成一個(gè)介層孔。后續(xù)在電極上形成相變化材料層的時(shí)候，這些介層孔可能會(huì)造成問題。
因此，需要一種存儲(chǔ)單元的制造方法與結(jié)構(gòu)，對(duì)于該底電極臨界尺寸以及該底電極集成電路連結(jié)上具有較佳的控制，使用可靠且可重復(fù)的工藝技術(shù)制造高密度集成電路存儲(chǔ)裝置。發(fā)明內(nèi)容
有鑒于此，本發(fā)明的主要目的在于提供一種用來制造具有一底電極材料柱的傘狀相變化存儲(chǔ)器的方法，并提供較佳的臨界尺寸一致性及介層孔中栓塞工藝上的電性連接。 基本上制造一集成電路存儲(chǔ)裝置包含在本發(fā)明中所描述的多個(gè)存儲(chǔ)單元，提供一包含供該多個(gè)存儲(chǔ)單元用的存取電路的一襯底，該襯底具有一導(dǎo)電接點(diǎn)陣列的一接點(diǎn)表面，且該導(dǎo)電接點(diǎn)陣列連接至該存取電路。在該接點(diǎn)表面上沉積一底電極材料層，使其與該導(dǎo)電接點(diǎn)陣列可靠地電性連接。移除該底電極材料層中的電極材料的一部分，以形成一電極柱圖案并對(duì)應(yīng)于導(dǎo)電接點(diǎn)陣列中的導(dǎo)電接點(diǎn)。在代表性的工藝中，電極柱可為直徑約小于50納米的圓柱。接著，沉積一介電材料在該電極柱圖案以及接點(diǎn)表面上方以提供一介電填充層。平面化該介電填充層及電極柱圖案，以提供在電極柱圖案中裸露的電極柱頂表面的一電極表面，使得該層包含該介電質(zhì)細(xì)胞及該電極柱圖案在該陣列中具有實(shí)質(zhì)均勻的厚度。在一代表性的工藝中，此層厚度包含該介電填充層及該電極柱圖案可小于約120納米，該層頂部裸露的電極柱頂表面系實(shí)質(zhì)地均勻且小于約2000nm2。接著，沉積一可編程電阻材料層，例如一硫?qū)倩锘蚱渌嘧兓牧?，然后在沉積一頂電極材料層。在一示范的工藝中，圖案化該可編程電阻材料層及該頂電極材料層以定義在陣列中個(gè)別的存儲(chǔ)單元。本工藝中的一個(gè)實(shí)施例包含形成接觸墊包括在個(gè)別存儲(chǔ)單元中，該相變化材料層部位及頂電極材料層部位。接著形成一介電填充材料層于該接觸墊上。在該接觸墊上覆蓋一介電填充材料層，透過該介電材料層形成接點(diǎn)，以及形成包含與該接點(diǎn)電性連接位線的一圖案化導(dǎo)電層。本發(fā)明亦包含完成與該頂電極電性連接的替代工藝。移除電極材料層的電極材料工藝以形成本發(fā)明所述的一電極柱圖案。形成一電極柱圖案包含形成一刻蝕掩膜，例如使用在光刻工藝中的光刻膠，于該電極材料層上以定義一塊體圖案在該導(dǎo)電接點(diǎn)陣列內(nèi)的導(dǎo)電接點(diǎn)上。在光刻工藝之后，剪裁該刻蝕掩膜，例如使用等向刻蝕，以降低該塊體圖案的光點(diǎn)尺寸在次光刻尺寸的范圍。接著該電極材料依據(jù)該塊體圖案使用非等向刻蝕，在該襯底的接點(diǎn)表面上停止，以產(chǎn)生該電極柱。在制造存儲(chǔ)單元的一變化工藝中，包含使用一多層堆棧來形成該底電極材料層， 包含選自與該下方接點(diǎn)工藝相容及有良好電性連接的一第一金屬層，而該第一金屬層當(dāng)下方接點(diǎn)包含鎢金屬時(shí)，可為氮化鈦材料，以及選自與該相變化材料層工藝兼容及有良好電性連接的一第二金屬層，而該第二金屬層當(dāng)該第一金屬層包含氮化鈦時(shí)，可為氮化鉭材料， 而第二金屬層較第一金屬層有更高的電阻率。在本工藝的其它變化中，在沉積該可編程電阻材料之前刻蝕該電極柱頂部以形成一凹陷。該可編程電阻材料填充該凹陷，在該電極柱頂部可編程電阻材料內(nèi)產(chǎn)生一區(qū)域，而可以具有更高的電流密度，此可增加該存儲(chǔ)單元的操作特性。在本工藝的另一變化中，當(dāng)與該相變化材料接觸時(shí)提供較小面積時(shí)，該電極柱呈逐漸變細(xì)，或是其它形狀，使得在平面化該電極柱底表面后比該頂表面具有更大的面積，可改善在工藝中對(duì)該電極柱的電性連接及機(jī)械穩(wěn)定性。本發(fā)明所描述的集成電路，其中該底電極柱與下方存取電路接觸的接點(diǎn)面積大于與該可編程電阻材料的面積。本發(fā)明其它的目的以及優(yōu)點(diǎn)可以參照下述相關(guān)圖式、詳盡的說明書內(nèi)容及權(quán)利要求書內(nèi)容。


圖1是繪示包含一柱狀底電極的一相變化存儲(chǔ)單元的透視圖。圖2是繪示圖1所示的類似存儲(chǔ)單元的一剖面圖。圖3是繪示包含以多層堆棧為基礎(chǔ)一柱狀底電極的替代存儲(chǔ)單元的剖面圖。圖4是繪示包含該柱狀電極的頂部凹陷沉積相變化物質(zhì)的替代存儲(chǔ)單元的剖面圖。圖5是繪示包含底部比頂部具有一大表面的替代存儲(chǔ)單元的剖面圖。圖6是繪示具有一接點(diǎn)表面的接點(diǎn)陣列，并與存取電路接觸襯底的剖面圖，以及制造柱狀底電極相變化存儲(chǔ)單元的第一步驟。圖7至圖15是繪示制造柱狀底表面相變化存儲(chǔ)單元后續(xù)工藝步驟。圖16是提供一柱狀底電極相變化存儲(chǔ)單元陣列的一簡(jiǎn)明電路圖。圖17是繪示包含一柱狀底電極相變化存儲(chǔ)單元陣列的集成電路裝置的方塊圖
主要元件符號(hào)說明10 接點(diǎn)11 接點(diǎn)表面12 底電極柱13,230 相變化材料層14 導(dǎo)電材料層15 主動(dòng)區(qū)域17,260介電層(介電填充層)20,25 第一區(qū)段21,26 第二區(qū)段30 電極柱31、222、223 頂表面32 底表面99 襯底100 接點(diǎn)表面110 半導(dǎo)體襯底111,112 介電質(zhì)溝槽113,114 多晶硅字線115,117 漏極區(qū)域116共同源極區(qū)域118,212 介電填充層119共同源極線120,121,141,261,262 栓塞125,126 導(dǎo)電接點(diǎn)200電極材料層201,202 掩膜結(jié)構(gòu)20認(rèn)、202ム剪裁的掩膜結(jié)構(gòu)210,211 預(yù)備電極柱224平面頂表面231頂電極材料層250,251 存儲(chǔ)單元255相變化材料片256,258 頂電極材料片270 圖案化導(dǎo)體層1606 譯碼器1623 共同字線1624 字線1628 源極線1632,1633 漏極
1635、1636 相變化元件1641、1642 位線1645Y譯碼器/字線譯碼器1650、1651、1652、1653 存取晶體管1700存儲(chǔ)陣列
1701列譯碼器
1703行譯碼器
1705總線
1706方塊
1707數(shù)據(jù)總線
1708偏壓安排供應(yīng)電壓
1709控制器
1750集成電路
具體實(shí)施例方式以下之發(fā)明說明將參照至相關(guān)圖式。熟習(xí)該項(xiàng)技藝者可以根據(jù)后續(xù)的敘述而了解本發(fā)明的均等變化。在此所使用的方位描述，以「上」、「下」、「左」、「右」描述并以各圖式中個(gè)別的結(jié)構(gòu)作為參照。相似地，「厚度」是指垂直尺寸，而「寬度」是指水平尺寸。而這些方向在電路操作或其它相關(guān)的方位上并無限制，如同熟習(xí)本項(xiàng)技藝的人士所知曉。圖1是提供本發(fā)明所描述的制造移除如圖式中所示的介電填充材料的一相變化存儲(chǔ)單元。該存儲(chǔ)單元形成于具有一接點(diǎn)表面11的一接點(diǎn)10之上。接點(diǎn)10包含由一「栓塞」延伸穿透過一層間介電質(zhì)至下方存取電路(未示)，在本實(shí)施例中使用鎢金屬或其它導(dǎo)電材料。在此亦可使用其它接點(diǎn)結(jié)構(gòu)。一底電極柱12是制造于該接點(diǎn)表面之上。該底電極柱12在該頂部具有非常小的接點(diǎn)表面。該非常小的接點(diǎn)表面會(huì)在操作該裝置時(shí)集中電流密度，同時(shí)允許低功率操作。形成一相變化材料層13在該底電極柱12的該接點(diǎn)表面 (未示)之上。形成一導(dǎo)電材料層14在該相變化材料層13之上，以提供一頂電極。該底電極柱是使用導(dǎo)電材料制造，像是氮化鈦或其它導(dǎo)電金屬，例如TaN、TiAlNi, W、WN、硅化物、 SiGe、碳化硅、氧化釕、氧化鎳、氧化銥、LaMO3、其它金屬氧化物及其它金屬氮化物，選擇自與該接點(diǎn)表面11及與該相變化材料13相容的材料，當(dāng)該頂表面與該相變化材料層13相連接時(shí)，較佳地具有一電阻率可使該底電極柱12作為一加熱器。依據(jù)本發(fā)明所描述的方法，該底電極柱12首先沉積一電極材料層于該底接點(diǎn)之上，使用一掩膜來定義該底電極柱12的位置，以及依據(jù)此掩膜由從該電極材料層移除該電極材料一部分以保留該電極柱。本項(xiàng)技術(shù)可以在接點(diǎn)表面上制造可靠的接點(diǎn)，在遍及一大型陣列中制造均勻的柱狀結(jié)構(gòu)，以及制造與該相變化材料連接的該柱狀結(jié)構(gòu)的頂部有一致的尺寸。圖2繪示圖1結(jié)構(gòu)中的剖面圖?；窘Y(jié)構(gòu)包含所述的該接點(diǎn)10、該底電極柱12、 該相變化材料層13及提供一頂電極的導(dǎo)電材料層14。位于該底電極柱12頂部的該接點(diǎn)表面是一小塊區(qū)域使得電流集中。在該相變化材料層13的一小塊主動(dòng)區(qū)域15，其特征在于具有像傘狀頭部的構(gòu)造。因此該相變化存儲(chǔ)單元可視為「?jìng)銧畲鎯?chǔ)單元」。圖2亦描述該層間介電材料。在實(shí)施例中所描述的該接點(diǎn)10包含在一介電層中一介層孔中形成的一栓塞。舉例來說，該介電層包含二氧化硅、氮氧化硅、氮化硅或其它介電材料，可分隔該相變化存儲(chǔ)元件與下方的存取電路，如以下進(jìn)一步描述。該底電極柱12是被一介電層17所圍繞，包含介電材料，在典型的實(shí)施例中像是氮化硅或氮氧化硅，亦可作為一擴(kuò)散勢(shì)壘以保護(hù)該相變化材料及該下方存取電路，以防止可能由其它金屬層擴(kuò)散的元件所造成的污染。
該相變化材料層13能在此存儲(chǔ)單元主動(dòng)溝道區(qū)域內(nèi)依其位置順序于材料為一般非晶狀態(tài)的第一結(jié)構(gòu)狀態(tài)與為一般結(jié)晶固體狀態(tài)的第二結(jié)構(gòu)狀態(tài)之間切換。這些材料至少為雙穩(wěn)定態(tài)。此詞匯「非晶」是用以指稱一相對(duì)較無次序的結(jié)構(gòu)，其較之一單晶更無次序性， 而帶有可檢測(cè)的特征如較之結(jié)晶態(tài)更高的電阻率。此詞匯「結(jié)晶態(tài)」是用以指稱一相對(duì)較有次序的結(jié)構(gòu)，其較之非晶態(tài)更有次序，因此包括有可檢測(cè)的特征例如比非晶態(tài)更低的電阻率。
典型地，相變化材料可電切換至完全結(jié)晶態(tài)與完全非晶態(tài)之間所有可檢測(cè)的不同狀態(tài)。其它受到非晶態(tài)與結(jié)晶態(tài)的改變而影響的材料特征包括，原子次序、自由電子密度、 以及活化能。此材料可切換成為不同的固態(tài)、或可切換成為由兩種以上固態(tài)所形成的混合物，提供從非晶態(tài)至結(jié)晶態(tài)之間的灰階部分。此材料中的電性質(zhì)亦可能隨之改變。
相變化合金可通過施加一電脈沖而從一種相態(tài)切換至另一相態(tài)。先前觀察指出， 一較短、較大幅度的脈沖傾向于將相變化材料的相態(tài)改變成大體為非晶態(tài)。一較長(zhǎng)、較低幅度的脈沖傾向于將相變化材料的相態(tài)改變成大體為結(jié)晶態(tài)。在較短、較大幅度脈沖中的能量夠大，因此足以破壞結(jié)晶結(jié)構(gòu)的鍵能，同時(shí)夠短因此可以防止原子再次排列成結(jié)晶態(tài)。在沒有不適當(dāng)實(shí)驗(yàn)的情形下，可以利用實(shí)驗(yàn)方法決定特別適用于一特定相變化合金的適當(dāng)脈沖量變曲線。
硫?qū)倩锸菫檫m合用于本發(fā)明實(shí)施例的存儲(chǔ)材料。硫?qū)倩锇ň哂休^多正電元素或根基的化合物，硫?qū)僭嘏c下列四元素之任一者氧(0)、硫( 、硒(Se)、以及碲(Te)， 形成元素周期表上第VI族的部分。硫?qū)倩衔锖辖鸢▽⒘驅(qū)倩衔锱c其它材料如過渡金屬等結(jié)合。一硫?qū)倩衔锖辖鹜ǔ０ㄒ粋€(gè)以上選自元素周期表第IV族的元素，例如鍺(Ge)以及錫(Sn)。通常，硫?qū)倩衔锖辖鸢ㄏ铝性刂幸粋€(gè)以上的復(fù)合物銻(Sb)、 鎵(( )、銦an)、以及銀(Ag)。許多以相變化為基礎(chǔ)的存儲(chǔ)材料已經(jīng)被描述于技術(shù)文件中，包括下列合金鎵/銻、鍺/銻、銦/銻、銦/硒、銻/碲、鍺/碲、鍺/銻/碲、銦/銻/ 碲、鎵/硒/碲、錫/銻/碲、銦/鋪/鍺、銀/銦/鋪/碲、鍺/錫/鋪/碲、鍺/銻/硒/ 碲、以及碲/鍺/銻/硫。在鍺/銻/碲合金家族中，可以嘗試大范圍的合金成分。此成分可以下列特征式表示TeaGebSb1(lMa+b)。一位研究員描述了最有用的合金系為，在沉積材料中所包含之平均碲濃度系遠(yuǎn)低于70 %，典型地是低于60%，并在一般型態(tài)合金中的碲含量范圍從最低23%至最高58%，且最佳是介于48%至58%的碲含量。鍺的濃度是高于約 5%，且其在材料中的平均范圍是從最低8%至最高30%，一般是低于50%。最佳地，鍺的濃度范圍是介于8%至40%。在此成分中所剩下的主要成分則為銻。(Ovshinky ‘112專禾IJ，欄10 11)由另一研究者所評(píng)估的特殊合金包括Ge2Sb2Te5、GeSb2Te4、以及GeSb4Te7。 (NoboruYamada, "Potential of GeSbTe Phasechange Optical Disks forHighDataRate Recording”，SPIE v. 3109，pp. 2837(1997))更一般地，過渡金屬如鉻(Cr)、鐵 0 )、鎳(Ni)、鈮(Nb)、鈀(Pd)、鉬(Pt)、以及上述的混合物或合金，可與鍺/銻/碲結(jié)合以形成一相變化合金其包括有可編程的電阻性質(zhì)?？墒褂玫拇鎯?chǔ)材料的特殊范例，系如0vShinSky‘112 專利中欄11 13所述，其范例在此系列入?yún)⒖??？梢允褂糜诒景l(fā)明PCRAM存儲(chǔ)單元中的材料之一，系為Gi^b2Te5，一般系被指稱為「GST」?？梢允褂糜诒景l(fā)明底電極柱的結(jié)構(gòu)的各種變形。代表性的各種變形如圖3、圖4、 圖5所示，而其中圖1及圖2所使用參考標(biāo)號(hào)仍繼續(xù)使用余對(duì)應(yīng)結(jié)構(gòu)中。在圖3所述的一實(shí)施例中，其中該電極柱包含由電極材料多層堆棧所形成的該第一區(qū)段20及一第二區(qū)段21。用作該第一區(qū)段20的材料是選自與該接點(diǎn)表面11兼容的材料，以及其電阻率是相對(duì)地較第二區(qū)段21來的低。用作該第二區(qū)段21的材料是選自與該相變化材料兼容的材料，以及其電阻率是相對(duì)地較該第一區(qū)段來的高。在一代表的實(shí)施例中，其中該接點(diǎn)表面11包含鎢，該第一區(qū)段20包含氮化鈦，及該第二區(qū)段21包含氮化鉭。 該第二區(qū)段21作為一「加熱器」之用因?yàn)槠涓唠娮杪?，在一給定電流下使得較其它裝置來有更高的溫度變化發(fā)生，在該相變化材料層13中增加該相變化轉(zhuǎn)換周期的效率。圖4繪示另一實(shí)施例，其中該電極柱包含一第一區(qū)段25包括一導(dǎo)體，像是氮化鈦， 以及該第二區(qū)段26包含一相變化材料，像是與該相變化材料層13相同的相變化材料。在一些實(shí)施例中，在該第二區(qū)段沈中所使用的相變化材料不同于該相變化材料層13的相變化材料。此結(jié)構(gòu)可以在該底電極柱頂部刻蝕一凹陷來制造，接著平面化。然后當(dāng)沉積該相變化材料層13時(shí)，該凹陷被填滿。在本實(shí)施例中，相變化材料的該地二區(qū)段沈會(huì)更加集中該電流，會(huì)傾向降低在該存儲(chǔ)單元中該主動(dòng)區(qū)域的體積。圖5是繪示又一實(shí)施例，其中該底電極柱的該底表面32與該下方接點(diǎn)10連接至該存取電路的區(qū)域較大于該電極柱的頂表面31與該可編程電阻材料片連接的區(qū)域。圖5 是繪示一平滑、圓錐形的電極柱。理所當(dāng)然地，底表面大于頂表面的底電極柱，亦可為其它形狀。在此情況下，在處理該介電填充層17沉積工藝前及過程中，該較大底表面會(huì)導(dǎo)致在結(jié)構(gòu)上更堅(jiān)固，并提供更可靠的及較低電阻的電性連結(jié)至該下方接點(diǎn)10的該接點(diǎn)表面。同時(shí)，該電極柱30的該頂表面31可制造的相當(dāng)?shù)匦。瑢?duì)于該相變化材料的操作上更加集中電流。形成一端逐漸變細(xì)的電極柱的一工藝包含使用一亦為逐漸變細(xì)的掩膜結(jié)構(gòu)，以及在某種程度上可以轉(zhuǎn)換該頂電極材料至該逐漸變細(xì)的形狀的刻蝕。在一實(shí)施例中，該電極柱該結(jié)構(gòu)具有底面積大于頂面積至少30%。當(dāng)然，在其它實(shí)施例中亦可實(shí)施于不同面積大小，包含底面積僅僅微幅的大于頂面積，以及底面積有兩倍大于頂面積的情況，端視達(dá)到一或更多上述的目的而決定。圖6至圖15說明制造如圖1至圖5所述的一底電極柱相變化存儲(chǔ)單元的代表工藝。圖6繪示本工藝中的第一步驟在一般CMOS工藝技術(shù)之后，其中制造包含存取電路的一襯底99。在一半導(dǎo)體襯底110上形成存取電路。在本實(shí)施例中，隔離結(jié)構(gòu)像是淺溝槽隔離 (STI)介電質(zhì)溝槽111及112隔離每列的存儲(chǔ)單元存取晶體管對(duì)。該存取晶體管由在該襯底110的共同源極區(qū)域116以及在該半導(dǎo)體襯底110的漏極區(qū)域115、117所形成。多晶硅字線113及114形成該存取晶體管的柵極。該介電填充層118是形成在該多晶硅字線113、 114之上。接觸栓塞結(jié)構(gòu)141及120連接個(gè)別的存取晶體管漏極115及117。共同源極線 119沿著陣列中的一列連接源極。該共同源極線119連接該共同源極區(qū)域116。對(duì)于多個(gè)存儲(chǔ)單元該襯底99包含存取電路，并具有在該接觸栓塞120、141的頂接點(diǎn)表面上含有導(dǎo)電接點(diǎn)125、1 的一接點(diǎn)表面100，而該接觸栓塞120、141依次連接至該存取電路。亦可使用其它存取電路的配置包含使用二極管來取代晶體管配置。
圖7是繪示本工藝中下一步驟，在沉積一電極材料層200于該襯底99的接點(diǎn)表面后。依據(jù)所需底電極柱的實(shí)施例，該電極材料層200可包含一導(dǎo)電金屬、合金、半導(dǎo)體、相變化材料及類似材料的多層堆棧。在一代表實(shí)施例中該底電極柱包含一單層氮化鈦柱。使用像是物理或化學(xué)氣相沉積法來沉積于該襯底的接點(diǎn)表面100上。在本實(shí)施例中所描述制造該電極材料層200厚度選擇稍小于所需的該底電極柱高度。
圖8是繪示沉積及圖案化一層光刻膠以提供掩膜結(jié)構(gòu)201、202，而該掩膜結(jié)構(gòu)202 定義在該導(dǎo)電栓塞120、141上電極柱位置。該沉積及圖案化光刻膠可以使用標(biāo)準(zhǔn)光光刻技術(shù)，包含相偏移掩膜及其它先進(jìn)圖案化技術(shù)以在該電極材料層上形成一小光點(diǎn)陣列。
圖9是繪示刻蝕該掩膜結(jié)構(gòu)201、202之后以提供具有次光刻尺寸的剪裁的掩膜結(jié)構(gòu)201A及202A。舉例來說，該光刻膠掩膜結(jié)構(gòu)201、202可被等向刻蝕以縮小及薄化結(jié)構(gòu)以形成具有尺寸小于50納米的光點(diǎn)，或一些實(shí)施例中可為30納米或更低。舉例來說，在光刻膠剪裁使用一含氧等離子體來等向刻蝕該光刻膠，并剪裁其寬度及厚度。在一替代實(shí)施例中，一硬式掩膜層像是一被定義的低溫沉積的SiNx或Si02層可使用光光刻來定義一圖案， 接下來使用一等向刻蝕剪裁，像是對(duì)二氧化硅使用稀釋氫氟酸或?qū)τ诘枋褂脽崃姿幔?或等向氟或氫溴酸為基礎(chǔ)的反應(yīng)離子刻蝕(REI)。
圖10繪示刻蝕該電極材料層200以形成預(yù)備電極柱210及211在該栓塞120、141 上方之該接點(diǎn)表面100上。在一大型陣列結(jié)構(gòu)上，可使用各種方法來形成具有相同直徑之均勻的栓塞。舉例來說，可以使用具有一含氯等離子體的REI工藝來刻蝕一氮化鈦層，以及可以使用具有一含氯等離子體的REI工藝來刻蝕一氮化鉭層。在氮化鈦或其它金屬層的頂部形成一加熱器材料層的一替代工藝，舉例來說，包含先形成上述的一電極柱，然后填充及使用化學(xué)機(jī)械拋光法拋光，以露出該電極柱的頂表面。該電極柱的頂表面可以使用具有低離子能量REI工藝來緩慢地挖凹該頂表面，而不會(huì)實(shí)質(zhì)地?fù)p害該介電質(zhì)。然后沉積該加熱器材料覆蓋在該產(chǎn)生的結(jié)構(gòu)上，以及再以化學(xué)機(jī)械拋光法來回刻蝕，以提供一加熱器層在該電極柱的頂部。對(duì)圖4實(shí)施例可使用一類似工藝，使用GST覆蓋沉積。對(duì)于圖5的實(shí)施例可在氮化鈦上使用一氮化硅的硬式掩膜來形成一端逐漸變細(xì)電極柱，舉例來說，在該電極材料垂直刻蝕工藝中，以氯為基礎(chǔ)并添加氧的REI刻蝕化學(xué)配方中，會(huì)逐漸地橫向破壞該硬式掩膜，對(duì)該電極柱造成一傾斜外觀。
圖11是繪示在該預(yù)備電極柱結(jié)構(gòu)210、211上形成該介電填充層212的步驟。該介電填充層212包含使用像是高密度等離子體化學(xué)氣相沉積法，來沉積氮化硅或氮氧化硅或相關(guān)介電材料，對(duì)于氮化硅在400°C至450°C在硅烷或氧氣環(huán)境下，添加氨于硅烷中，對(duì)于氮氧化物使用氨、硅烷、及氧。該介電填充層212的材料亦作為一擴(kuò)散勢(shì)壘之用。
圖12是繪示該介電填充層212及該預(yù)備電極柱210、211回刻蝕工藝，使用一平面化工藝像是化學(xué)機(jī)械拋光法，以形成具有一頂表面222、223的電極柱結(jié)構(gòu)220、221，并露出該介電填充層212的平面頂表面224。選擇一介電化學(xué)機(jī)械拋光法。在該化學(xué)機(jī)械拋光工藝中，該介電填充層212的厚度是使用一橢圓測(cè)厚儀、一干涉儀或其它非破壞性工具來監(jiān)測(cè)。在一代表的工藝中，所得到的電極柱約40納米至120納米高，較佳為60納米，以及在高度變異上該電極柱圖案小于10%。
圖13是繪示沉積具有一厚度約40納米至140納米高的一相變化材料層230，其厚度較佳為100納米，接著沉積具有一厚度的頂電極材料層231，例如其厚度約為40至80納米。該頂電極材料是選擇具有導(dǎo)電性且與該相變化材料兼容。在一代表的實(shí)施例中，該相變化材料包含上述的GST，以及該頂電極材料包含氮化鈦或其它金屬、金屬氧化物及金屬氮化物。在本步驟中，沉積該相變化材料層230于該介電填充層212的表面2 形成與該電極柱220、221的頂表面可靠的電性連接。用來形成硫?qū)倩锊牧系氖痉斗椒?，是利用PVD濺射或磁電管(magnetron)濺射方式，其反應(yīng)氣體為氬氣、氮?dú)?、?或氦氣等以及硫?qū)倩?，在壓力為lmTorr至lOOmTorr。 此沉積步驟一般在室溫下進(jìn)行。一長(zhǎng)寬比為1 5的準(zhǔn)直器(collimater)可用以改良其注入表現(xiàn)。為了改善其注入表現(xiàn)，亦可使用數(shù)十至數(shù)百伏特的直流偏壓。另一方面，同時(shí)合并使用直流偏壓以及準(zhǔn)直器亦是可行的。有時(shí)需要在真空中或氮?dú)猸h(huán)境中進(jìn)行一沉積后退火處理，以改良硫?qū)倩锊牧系慕Y(jié)晶態(tài)。此退火處理的溫度典型地是介于100°C至400°C，而退火時(shí)間則少于30分鐘。圖14是繪示光刻圖案化及刻蝕該相變化材料層230與該頂電極材料層231以對(duì)個(gè)別存儲(chǔ)單元250、251形成接觸墊，而其包含被一頂電極材料片256覆蓋的一相變化材料片255，并具有在制造中該光刻工藝的最小特征尺寸。因此，該圖案化步驟的結(jié)果，可形成具有一底電極柱的一存儲(chǔ)單元陣列，像是電極柱220、一相變化材料層230，像是相變化材料片255、一頂電極材料層231，像是頂電極材料片256。圖15是繪示一系列工藝步驟來完成該存取電路。該等步驟包含在該個(gè)別的存儲(chǔ)單元250、251上沉積一介電填充層沈0。舉例來說該介電填充層是以高密度等離子體HDP 化學(xué)氣相沉積法CVD來形成，接下來化學(xué)機(jī)械拋光工藝及清洗工藝。該介電填充層260可以包含氧化硅、氮化硅或其它絕緣材料較佳具有良好熱絕緣及電絕緣特性。接著，對(duì)于陣列中每一個(gè)別存儲(chǔ)單元，形成介層孔以及填充該栓塞261、262并與該頂電極片256、258接觸。 在一代表的實(shí)施例中，該栓塞261、262包含具有該使用光刻工藝中該最小特征尺寸的直徑的鎢栓塞。栓塞261、262形成后接著沉積一圖案化導(dǎo)體層270。在此工藝的實(shí)施例中，一銅合金嵌鑲金屬化工藝是用以形成圖案化導(dǎo)電層，并使其形成于氟硅玻璃(FSG)的外露表面上，接著形成一預(yù)設(shè)的光刻膠圖案。接著實(shí)施刻蝕以移除外露的氟硅玻璃，接著沉積襯底與種子層于此圖案中。接著實(shí)施銅電鍍以填充此圖案。在電鍍后，進(jìn)行退火步驟，跟著進(jìn)行拋光工藝。其它實(shí)施例可使用鋁-銅工藝，或其它習(xí)知的金屬化工藝。圖16是繪示本發(fā)明所述的具有柱狀底電極存儲(chǔ)單元基本陣列結(jié)構(gòu)。在該型存儲(chǔ)單元陣列中每個(gè)存儲(chǔ)單元包括了一個(gè)存取晶體管(或其它存取裝置，例如二極管)，其中四個(gè)存取晶體管在圖上是以標(biāo)號(hào)1650、1651、1652、1653顯示的，以及一相變化元件，在存儲(chǔ)單元中是以標(biāo)號(hào)1635、1636耦接于存取晶體管1650、1651。每個(gè)存取晶體管1650、1651、 1652,1653的源極是共同連接至一源極線16觀。在另一實(shí)施例中，這些選擇元件的源極線并未電連接，而是可獨(dú)立控制的。字線1623、16M是沿著第一方向平行地延伸。字線1623、 16M是與字線譯碼器1645(以Y譯碼器標(biāo)示)電性連接。存取晶體管1650、1652的柵極是連接至一共同字線1623，而存取晶體管1651、1653的柵極是共同連接至字線16M。位線 1642是連接到相變化元件，而其耦接于該存取晶體管1652、1653。該位線1641、1642耦接至感測(cè)放大器及譯碼器1606，由于圖中方向標(biāo)示為X譯碼器，該相變化元件1635的柱狀底電極是分別耦接至晶體管1650、1651的漏極1632、1633。需要注意的是，在圖中為了方便起見，僅繪示四個(gè)存儲(chǔ)單元，在實(shí)務(wù)中，該陣列會(huì)大的許多。
如圖17所示，顯示本發(fā)明所述具有柱狀底電極相變化存儲(chǔ)單元陣列的一集成電路1750的簡(jiǎn)化方塊圖。此集成電路1750是包括一存儲(chǔ)陣列1700，其是利用柱狀底電極相變化存儲(chǔ)單元而實(shí)施。該存儲(chǔ)陣列可能包含數(shù)以百萬計(jì)的存儲(chǔ)單元。一字線或列譯碼器 1701是電性連接至多個(gè)字線1702。一位線或行譯碼器1703是電性連接至多個(gè)位線1704， 以在陣列中的相變化存儲(chǔ)單元讀取數(shù)據(jù)，以及讀取數(shù)據(jù)至陣列中的相變化存儲(chǔ)單元。地址是經(jīng)由一總線1705而提供至一字線譯碼器1701與一位線譯碼器1703。在方塊中的感測(cè)放大器與數(shù)據(jù)輸入結(jié)構(gòu)1706，是經(jīng)由一數(shù)據(jù)總線1707而耦接至位線譯碼器1703。數(shù)據(jù)是從集成電路1750的輸入/輸出端、或集成電路內(nèi)部與外部的其它數(shù)據(jù)來源，而經(jīng)由數(shù)據(jù)輸入線 1711以將數(shù)據(jù)傳輸至方塊1706中的數(shù)據(jù)輸入結(jié)構(gòu)。其它電路(未示)是包括于此集成電路1750中，例如一泛用目的處理器或特定目的應(yīng)用電路、或可提供單芯片系統(tǒng)功能的模塊組合其是由系統(tǒng)于單芯片的存儲(chǔ)陣列1700所支持。數(shù)據(jù)是從方塊1706中的感測(cè)放大器、 經(jīng)由數(shù)據(jù)輸出線1715、而傳輸至集成電路1750的輸入/輸出端或其它位于集成電路1750 內(nèi)部或外部的數(shù)據(jù)目的地。
在本實(shí)施例中所使用的控制器1709，使用了偏壓調(diào)整狀態(tài)機(jī)構(gòu)，并控制了偏壓安排供應(yīng)電壓1708的應(yīng)用，例如讀取、編程、擦除、擦除確認(rèn)與編程確認(rèn)電壓?？刂破?709可利用特殊目的邏輯電路而應(yīng)用，如熟習(xí)該項(xiàng)技藝者所熟知。在替代實(shí)施例中，控制器1709 包括了通用目的處理器，其可使于同一集成電路，以執(zhí)行一計(jì)算機(jī)程序而控制裝置的操作。 在又一實(shí)施例中，控制器1709是由特殊目的邏輯電路與通用目的處理器組合而成。
本發(fā)明的敘述是參照至相變化材料。然而，其它種有時(shí)亦被稱為可編程材料的材料，也可被使用。如本發(fā)明中所使用者，存儲(chǔ)材料是指其電性性質(zhì)，像是電阻，可以通過外加的能量而改變的材料；上述的改變可以是階段性的改變或一連續(xù)性的改變、或者二者的綜合。可用于本發(fā)明其它實(shí)施例中的其它可編程的存儲(chǔ)材料包括，摻雜N2的GST、GexSby, 或其它以不同結(jié)晶態(tài)轉(zhuǎn)換來決定電阻的物質(zhì)；PrxCayMn03、PrSrMnO, 、經(jīng)摻雜的SrTiO3 或其它利用電脈沖以改變電阻狀態(tài)的材料；或其它使用一電脈沖以改變電阻狀態(tài)的物質(zhì)； TCNQ, PCBM、TCNQ-PCBM、Cu-TCNQ, Ag-TCNQ, C60-TCNQ,以其它物質(zhì)摻雜的 TCNQ、或任何其它聚合物材料其包括有以一電脈沖而控制的雙穩(wěn)定或多穩(wěn)定電阻態(tài)?？删幊屉娮璐鎯?chǔ)材料的其它范例，包括 GeSMe、GeSb, NiO, Nb-SrTiO3^ Ag-GeTe, PrCaMnO, ZnO, Nb2O5, Cr_SrTi03。
熟習(xí)本項(xiàng)技藝的人士依照本發(fā)明在此揭露的精神，將知曉相關(guān)替代可能以及更新實(shí)施例，而本發(fā)明本身是定義于專利權(quán)利要求書中。
權(quán)利要求
1.一種制造多個(gè)存儲(chǔ)單元的方法，其特征在于，該方法包含提供一包含供該多個(gè)存儲(chǔ)單元用的存取電路的一襯底，該襯底具有一導(dǎo)電接點(diǎn)陣列的一接點(diǎn)表面，且該導(dǎo)電接點(diǎn)陣列連接至該存取電路； 在該襯底的該接點(diǎn)表面上形成一底電極材料層；移除該底電極材料層的一部分，以形成一電極柱圖案于導(dǎo)電接點(diǎn)陣列中相對(duì)應(yīng)的導(dǎo)電接點(diǎn)上；形成一介電材料層，而其覆蓋于該電極柱圖案及該接點(diǎn)表面的裸露部位； 平面化該介電材料層及該電極柱，以提供一電極表面來露出該電極柱圖案中的該電極柱頂部；在該電極表面上形成一可編程電阻材料層； 在該可編程電阻材料層上形成一頂電極材料層；以及圖案化該可編程電阻材料層及該頂電極材料層。
2.根據(jù)權(quán)利要求1所述的方法，其特征在于，該方法進(jìn)一步包含形成一掩膜于該底電極材料層上以定義一多個(gè)塊體圖案，包含以光刻方式定義一光刻圖案，該光刻圖案包含在該導(dǎo)電接點(diǎn)陣列內(nèi)的導(dǎo)電接點(diǎn)上刻蝕該掩膜，以及剪裁該掩膜以產(chǎn)生具有次光刻尺寸的一塊體圖案，且其中該剪裁移除步驟包含非等向刻蝕該底電極材料層，以移除未被該塊體圖案所覆蓋的材料。
3.根據(jù)權(quán)利要求1所述的方法，其特征在于，該底電極材料層包含適合與該可編程電阻材料電性接觸的一第一材料，以及適合與該接點(diǎn)陣列電性接觸的一第二材料。
4.根據(jù)權(quán)利要求3所述的方法，其特征在于，該第一材料具有高于該第二材料的電阻率。
5.根據(jù)權(quán)利要求1所述的方法，其特征在于，該電極柱具有一底表面與該接點(diǎn)陣列中的接點(diǎn)相接觸，以及一頂表面與該可編程電阻材料層相接觸，以及該底表面的面積大于該頂表面的面積。
6.根據(jù)權(quán)利要求1所述的方法，其特征在于，包含于該平面化步驟時(shí)，監(jiān)測(cè)該介電層的厚度、以及當(dāng)檢測(cè)至一預(yù)定厚度時(shí)停止平面化步驟。
7.根據(jù)權(quán)利要求1所述的方法，其特征在于，包含于該平面化步驟之后、選擇性地移除該電極柱頂部一部位，以形成一凹陷于該電極柱頂部，以及其中可編程電阻材料層的形成包含在該凹陷填充可編程電阻材料。
8.—種制造多個(gè)存儲(chǔ)單元的方法，其特征在于，該方法包含提供一供該多個(gè)存儲(chǔ)單元用的存取電路的一襯底，該襯底具有一導(dǎo)電接點(diǎn)陣列的一接點(diǎn)表面，且該導(dǎo)電接點(diǎn)陣列連接至該存取電路；在該襯底的該接點(diǎn)表面上形成一底電極材料層；移除底電極材料層的材料以形成一電極柱圖案在導(dǎo)電接點(diǎn)陣列中相對(duì)應(yīng)的導(dǎo)電接點(diǎn)上，其中該電極材料柱具有一底表面與在該導(dǎo)電接點(diǎn)陣列中對(duì)應(yīng)的導(dǎo)電接點(diǎn)電性連結(jié)； 形成一介電擴(kuò)散勢(shì)壘材料層，而其覆蓋于該電極柱圖案及該接點(diǎn)表面； 平面化該介電擴(kuò)散勢(shì)壘材料層及電極柱，以提供一具有厚度小于120納米的一底電極層，并于該電極柱圖案內(nèi)具有一電極表面裸露出該電極柱的頂表面，該電極柱的頂表面具有小于2000nm2的面積且于該電極柱圖案中實(shí)質(zhì)地均勻；在該電極表面上形成一可編程電阻材料層，該可編程電阻材料包含具有一厚度小于 120nm的一相變化材料；在該可編程電阻材料層上形成一頂電極材料層；以及圖案化該可編程電阻材料層及該頂電極材料層。
9.根據(jù)權(quán)利要求8所述的方法，其特征在于，該平面化步驟包含監(jiān)測(cè)該介電層的厚度、以及當(dāng)檢測(cè)至一小于120納米的預(yù)定厚度時(shí)停止平面化步驟。
10.根據(jù)權(quán)利要求8所述的方法，其特征在于，包含于該平面化步驟之后選擇性地移除該電極柱頂部一部位以形成一凹陷于該電極柱頂部，以及其中編程電阻材料層的形成包含在該凹陷填充相變化材料。
11.一種集成電路存儲(chǔ)裝置，其特征在于，該裝置包含多個(gè)存儲(chǔ)單元的存取電路，其包含連結(jié)至該存取電路的一導(dǎo)電接點(diǎn)陣列；在該導(dǎo)電接點(diǎn)陣列之上的一電極層，該電極層具有一頂表面，以及包含多個(gè)電極柱與在該導(dǎo)電接點(diǎn)陣列內(nèi)對(duì)應(yīng)的導(dǎo)電接點(diǎn)電性接觸，以及一介電填充材料圍繞于該多個(gè)電極柱；在該電極頂表面之上的一可編程電阻材料層與該電極柱的該頂部接觸；以及一頂電極材料層與該可編程電阻材料層相接觸；以及其中在多個(gè)電極柱中該電極柱具有一底表面與該接點(diǎn)陣列中對(duì)應(yīng)接點(diǎn)接觸，并具有一頂表面與可編程電阻材料層相接觸，其中該底表面大于該頂表面。
12.根據(jù)權(quán)利要求11所述的裝置，其特征在于，包含可編程電阻材料位于該電極柱頂部的凹陷之內(nèi)。
全文摘要
本發(fā)明公開了一種用來制造傘狀相變化存儲(chǔ)器的方法，在一襯底上制造一底電極材料柱，而該襯底包含一導(dǎo)電接點(diǎn)陣列與存取電路電性連接。沉積一電極材料層并與該導(dǎo)電接點(diǎn)陣列可靠的電性連結(jié)。刻蝕電極材料以在對(duì)應(yīng)的導(dǎo)電接點(diǎn)上形成一電極材料柱圖案。接著，在該圖案上沉積一介電材料以及平面化，以提供一電極表面并裸露出該電極柱的頂表面。接著沉積一可編程電阻材料，例如硫?qū)倩锘蚱渌嘧兓牧?，之后再沉積一頂電極材料層。本發(fā)明是描述一種底表面大于頂表面的電極柱的裝置。
文檔編號(hào)H01L21/82GK102522374SQ20081007422
公開日2012年6月27日 申請(qǐng)日期2008年2月13日 優(yōu)先權(quán)日2007年2月12日
發(fā)明者艾瑞克安德魯 喬瑟夫, 亞歷桑德羅加布里爾 史克魯特, 杰弗里威廉 柏爾, 漢普D·湯瑪斯, 騫鮑里斯 菲利普, 藍(lán)中弘, 陳介方, 陳士弘, 陳逸舟, 馬修J·布雷杜斯克, 龍翔瀾 申請(qǐng)人:國(guó)際商用機(jī)器公司, 奇夢(mèng)達(dá)股份有限公司, 旺宏電子股份有限公司