專利名稱：半導(dǎo)體裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體裝置，尤其涉及在溝部內(nèi)隔著絕緣膜埋入有電 極的半導(dǎo)體裝置。
背景技術(shù)：
以往，公知有在溝部內(nèi)隔著絕緣膜埋入有電極的槽柵(trench-gate)導(dǎo)體;置)。這樣的半導(dǎo)體裝置被公開在例如特開2005 — 57050號(hào)公報(bào): 上述特開2005 — 57050號(hào)公報(bào)所公開的現(xiàn)有的功率MISFET中，在漏 極層上形成有溝道層(基極層)，并且在溝道層上形成有源極層。該功率 MISFET中，在按照貫通源極層及溝道層且到達(dá)漏極層的方式形成的溝部 內(nèi)，隔著柵極絕緣膜形成有柵極電極。另外，在該功率MISFET中通過將 溝部形成得較淺，而使柵極電極的下端部配置在漏極層的上面附近。由此， 可以謀求柵極電容的降低。但是，在上述特開2005 — 57050號(hào)公報(bào)所公開的現(xiàn)有的功率MISFET 中，通過將柵極電極的下端部配置在漏極層的上面附近，而使漏極層和溝 道層之間的pn接合部中形成的耗盡層延伸至比柵極電極的下端部更靠近 下方從而導(dǎo)通電阻增加，這樣的問題存在。發(fā)明內(nèi)容本發(fā)明是為了解決上述的問題而作成的，該發(fā)明的一個(gè)目的是提供一 種可以謀求電極電容的降低并且抑制耗盡層形成得比電極下端部更靠近 下方。為了達(dá)成上述目的，該發(fā)明的一個(gè)局面的半導(dǎo)體裝置，具備第一導(dǎo) 電型的第一半導(dǎo)體層，其在基板的上表面上形成，具有第一雜質(zhì)濃度；第
一導(dǎo)電型的第二半導(dǎo)體層，其在第一半導(dǎo)體層上形成，具有比第一雜質(zhì)濃 度高的第二雜質(zhì)濃度；第一導(dǎo)電型的第三半導(dǎo)體層，其在第二半導(dǎo)體層上形成，具有比第二雜質(zhì)濃度低的第三雜質(zhì)濃度；第二導(dǎo)電型的第四半導(dǎo)體 層，其在第三半導(dǎo)體層上形成；第一導(dǎo)電型的第五半導(dǎo)體層，其在第四半 導(dǎo)體層上形成；和電極，在以至少貫通第五半導(dǎo)體層、第四半導(dǎo)體層及第 三半導(dǎo)體層且到達(dá)第二半導(dǎo)體層的方式形成的溝部內(nèi)，隔著絕緣膜形成。 第二半導(dǎo)體層的上表面被配置得比電極的下端部更靠近上側(cè)。該發(fā)明的一個(gè)局面的半導(dǎo)體裝置中，如上述，設(shè)置具有比第一及第三 雜質(zhì)濃度高的第二雜質(zhì)濃度的第二半導(dǎo)體層，同時(shí)將第二半導(dǎo)體層的上表 面配置得比電極的下端部更靠近上側(cè)。由此，在通過將溝部形成得較淺來 謀求電極(柵極電極)的電容的降低的情況下，也會(huì)借助第二半導(dǎo)體層抑 制在第一半導(dǎo)體層(漏區(qū)域)和第五半導(dǎo)體層(源區(qū)域)之間不施加電壓 的狀態(tài)下在第三半導(dǎo)體層(漏區(qū)域)和第四半導(dǎo)體層(基區(qū)域)之間的pn 接合部中形成的耗盡層延伸至比柵極電極的下端部更靠近下方。由此，能 夠抑制在比柵極電極的下端部更靠近下方的漏區(qū)域中形成通過柵極電極 難于控制電位的耗盡層。由此可見，能夠抑制半導(dǎo)體裝置的導(dǎo)通電阻增大。 因而，能夠抑制在線形區(qū)域中半導(dǎo)體裝置的響應(yīng)性降低。另外，在第一導(dǎo)電型的第二半導(dǎo)體層和第二導(dǎo)電型的第四半導(dǎo)體層的 界面，設(shè)置具有比第二半導(dǎo)體層的第二雜質(zhì)濃度低的第三雜質(zhì)濃度的第一 導(dǎo)電型的第三半導(dǎo)體層。由此，與第二半導(dǎo)體層和第四半導(dǎo)體層直接接合 的情況相比，能夠使在第三半導(dǎo)體層和第四半導(dǎo)體層的界面的pn接合部 中形成的耗盡層的寬度增寬。因而，能夠抑制pn接合部的雪崩容許量 (avalanche permissible amount)降低。另外，設(shè)置具有比第二雜質(zhì)濃度低 的第一雜質(zhì)濃度的第一半導(dǎo)體層。由此，通過具有比第二半導(dǎo)體層高的電 阻的第一半導(dǎo)體層，能夠緩和由第一半導(dǎo)體層和第五半導(dǎo)體層之間施加的 電壓所起因而產(chǎn)生的電場。由此，能夠抑制半導(dǎo)體裝置的耐壓降低。在上述一局面的半導(dǎo)體裝置中，作為優(yōu)選，將第二半導(dǎo)體層的下表面 配置在與電極的下端部對(duì)應(yīng)的深度位置。根據(jù)這樣的構(gòu)成，與第二半導(dǎo)體 層的下表面配置在比溝部的下端部更靠近下側(cè)的情況不同，能夠?qū)⒌诙?導(dǎo)體層的厚度減小。由此，能夠減小與具有比第一及第三雜質(zhì)濃度高的第
二雜質(zhì)濃度的第二半導(dǎo)體層隔著絕緣膜對(duì)置的電極的表面面積。由此可 見，能夠抑制電極的電容增大。除此之外，在漏極施加高電壓時(shí)，由于是 耗盡層可充分?jǐn)U展的濃度，所以能夠具有高耐壓。此時(shí)，第二半導(dǎo)體層的厚度與第三半導(dǎo)體層的厚度實(shí)質(zhì)上相等也可。 在上述一局面的半導(dǎo)體裝置中，作為優(yōu)選，按照在第三半導(dǎo)體層和第四半導(dǎo)體層的界面形成pn接合(pn結(jié))的方式構(gòu)成。根據(jù)這樣的構(gòu)成，能夠?qū)⒈鹊诙雽?dǎo)體層的上表面(第三半導(dǎo)體層的下表面)更靠近下側(cè)所配置的電極的下端部和形成了 pn接合的部分(第三半導(dǎo)體層和第四半導(dǎo) 體層的界面)至少隔開第三半導(dǎo)體層的厚度。由此，能夠抑制在pn接合 部中形成的耗盡層延伸至比電極的下端部更靠近下方。在上述一局面的半導(dǎo)體裝置中，作為撫選，第二半導(dǎo)體層的下表面被 配置得比溝部的下端部更靠近下側(cè)。根據(jù)這樣的構(gòu)成，由于在第一半導(dǎo)體 層和第二半導(dǎo)體層的邊界部沒有配置絕緣膜及電極，所以能夠使第一半導(dǎo) 體層和第二半導(dǎo)體層的接觸面積增大。由此，能夠使第一半導(dǎo)體層的電流 通過的面積增大，從而能夠減小半導(dǎo)體裝置的導(dǎo)通電阻。此時(shí)，作為優(yōu)選，第二半導(dǎo)體層的厚度大于第三半導(dǎo)體層的厚度。根 據(jù)這樣的構(gòu)成，易于將第二半導(dǎo)體層的下表面配置在比溝部的下端部更靠 近下側(cè)。在上述一局面的半導(dǎo)體裝置中，第二半導(dǎo)體層的厚度及第三半導(dǎo)體層 的厚度比第一半導(dǎo)體層的厚度小也可。在上述一局面的半導(dǎo)體裝置中，作為優(yōu)選，第五半導(dǎo)體層具有第四雜 質(zhì)濃度，第二半導(dǎo)體層的第二雜質(zhì)濃度低于第五半導(dǎo)體層的第四雜質(zhì)濃 度。根據(jù)這樣的構(gòu)成，能夠抑制起因于第二半導(dǎo)體層的第二雜質(zhì)濃度而使 電極和第二半導(dǎo)體層之間的電容增大，由此能夠進(jìn)一步抑制電極的電容增 大。在上述一局面的半導(dǎo)體裝置中，作為優(yōu)選，第一半導(dǎo)體層的第一雜質(zhì) 濃度和第三半導(dǎo)體層的第三雜質(zhì)濃度實(shí)質(zhì)上相等，第二半導(dǎo)體層的第二雜 質(zhì)濃度高于第一半導(dǎo)體層的第一雜質(zhì)濃度及第三半導(dǎo)體層的第三雜質(zhì)濃 度。根據(jù)這樣的構(gòu)成，由于在形成第一半導(dǎo)體層之際能夠同時(shí)形成第三半 導(dǎo)體層，所以能夠抑制制造工序數(shù)目增加。
在上述一局面的半導(dǎo)體裝置中，第一導(dǎo)電型的第三半導(dǎo)體層的厚度小 于第二導(dǎo)電型的第四半導(dǎo)體層的厚度也可。在上述一局面的半導(dǎo)體裝置中，作為優(yōu)選，電極是柵極電極，柵極電 極的下端部附近具有圓型形狀。根據(jù)這樣的構(gòu)成，與柵極電極的下端部具 有角型形狀的情況不同，能夠抑制電場在角部分集中。在上述一局面的半導(dǎo)體裝置中，作為優(yōu)選，第一半導(dǎo)體層、第四半導(dǎo) 體層及第五半導(dǎo)體層分別是漏極漂移層、基極層及源極擴(kuò)散層，在漏極漂 移層和基極層之間，配置有第二半導(dǎo)體層及第三半導(dǎo)體層。根據(jù)這樣的構(gòu) 成，能夠抑制在比電極的下端部更靠近下方的漏極漂移層形成通過電極難 于控制電位的耗盡層。由此，能夠抑制起因于在漏極漂移層形成耗盡層而 使半導(dǎo)體裝置的導(dǎo)通電阻增大。在上述一局面的半導(dǎo)體裝置中，作為優(yōu)選，基板具有比第一半導(dǎo)體層 的第一雜質(zhì)濃度、第二半導(dǎo)體層的第二雜質(zhì)濃度及第三半導(dǎo)體層的第三雜 質(zhì)濃度高的第一導(dǎo)電型第五雜質(zhì)濃度。根據(jù)這樣的構(gòu)成，由于能夠減小基 板的電阻，所以在基板連接漏極電極時(shí)，能夠?qū)⒙O電極和基板的接觸電 阻減小。在上述一局面的半導(dǎo)體裝置中，在第二半導(dǎo)體層及第三半導(dǎo)體層中導(dǎo) 入有第一導(dǎo)電型第一雜質(zhì)濃度，也可以在第五半導(dǎo)體層中導(dǎo)入有與第一雜 質(zhì)濃度不同的第一導(dǎo)電型第二雜質(zhì)。


圖1是用于說明本發(fā)明的第一實(shí)施方式的功率MISFET的構(gòu)造的平面圖。圖2是沿圖1的500—500線的截面圖。圖3是用于說明本發(fā)明的第一實(shí)施方式的功率MISFET的制造工序的 截面圖。圖4是用于說明本發(fā)明的第二實(shí)施方式的功率MISFET的構(gòu)造的截面圖。 ，
具體實(shí)施例方式
以下，根據(jù)

本發(fā)明的實(shí)施方式。 (第一實(shí)施方式)在該功率MISFET中，如圖2所示，在n+型單晶硅基板1上形成有 n一型漏極漂移層2。該n—型漏極漂移層2是由磷(P)摻雜后的外延硅層 構(gòu)成。此外，漏極漂移層2是本發(fā)明的"第一半導(dǎo)體層"的一例。另外， 硅基板1的雜質(zhì)濃度高于漏極漂移層2、后述的n型雜質(zhì)層3及n—型雜質(zhì) 層4的雜質(zhì)濃度。在漏極漂移層2上形成有雜質(zhì)層3，該雜質(zhì)層3具有比漏極漂移層2 的厚度小的約為0.2pm的厚度。該雜質(zhì)層3通過在外延硅層進(jìn)一步摻雜磷 (P)而具有比漏極漂移層2的雜質(zhì)濃度高的雜質(zhì)濃度。此外，雜質(zhì)層3 是本發(fā)明的"第二半導(dǎo)體層"。在雜質(zhì)層3上形成有雜質(zhì)層4，該雜質(zhì)層4具有與雜質(zhì)層3的厚度實(shí) 質(zhì)上相等的厚度。該雜質(zhì)層4具有與漏極漂移層2實(shí)質(zhì)上相同的雜質(zhì)濃度。 另外，漏極漂移層2及雜質(zhì)層4的雜質(zhì)濃度小于雜質(zhì)層3的雜質(zhì)濃度。此 外，雜質(zhì)層4是本發(fā)明的"第三半導(dǎo)體層"。雜質(zhì)層4上形成有基極層5，該基極層5具有比雜質(zhì)層3及雜質(zhì)層4 大的厚度。另外，在雜質(zhì)層4和基極層5之間的pn接合部形成有耗盡層。 此外，基極層5是本發(fā)明的"第四半導(dǎo)體層"的一例。在基極層5上形成了具有約為0.2,的厚度的n+型源極擴(kuò)散層6。該 源極擴(kuò)散層6具有比雜質(zhì)層3的雜質(zhì)濃度高的雜質(zhì)濃度。此外，源極擴(kuò)散 層6是本發(fā)明的"第五半導(dǎo)體層"的一例。另外，功率MISFET100中按照貫通源極擴(kuò)散層6、基極層5、雜質(zhì)層 4及雜質(zhì)層3且到達(dá)漏極漂移層2的方式形成溝部7。溝部7按照在X方 向隔開規(guī)定間隔的方式形成多個(gè)。在該溝部7的表面形成柵極絕緣膜8， 以接觸柵極絕緣膜8的方式形成有柵極電極9。另外，柵極電極9的下端 部91附近具有圓型形狀。另外，將柵極電極9的下端部91配置得比雜質(zhì) 層3的上表面更靠近下側(cè)。在與柵極電極9的下端部91附近對(duì)應(yīng)的深度 位置配置有雜質(zhì)層3的下表面。另外，在源極擴(kuò)散層6及柵極電極9上形成有層間絕緣膜10。該層間 絕緣膜10由硅氧化膜構(gòu)成，并且具有多個(gè)接觸孔10a。在接觸孔10a內(nèi)通
過埋入導(dǎo)電性材料而形成有接栓6a。接栓6a與源極擴(kuò)散層6連接。漏極 電極11按照與硅基板1的下表面(背面)接觸的方式形成。另外，如圖1所示，在俯視中可觀察到多個(gè)柵極電極9以沿Y方向延 伸的方式形成，并且在Y方向的一方端部側(cè)與連結(jié)部9a連接。在連結(jié)部 9a上形成有多個(gè)接栓(plug) 9b。為了連接用于向柵極電極9供給電壓的 布線(未圖示)而設(shè)置接栓9b。另外，在基極層5 (參照?qǐng)D2)上的規(guī)定 區(qū)域形成有接觸層5a。在該接觸層5a上形成有多個(gè)接栓5b。另外，在俯 視中可觀察到以圍住源極擴(kuò)散層6的方式形成有基極層5c。接著，參照?qǐng)D3對(duì)本發(fā)明的第一實(shí)施方式的功率MISFET100的制造 工序進(jìn)行說明。首先，在硅基板1上，形成磷摻雜后的外延硅層20。然后，在外延硅 層20上利用熱氧化法形成硅氧化膜21。其后，利用光刻技術(shù)如圖3 (a) 所示那樣在硅氧化膜21上的規(guī)定區(qū)域形成抗蝕劑膜22。接著，以抗蝕劑膜22作為掩模通過各方異性蝕刻將硅氧化膜21及外 延硅層20圖案化，從而形成如圖3 (b)所示那樣的具有約為lpm的深度 的溝部7。然后，去除抗蝕劑膜22。接著，如圖3 (c)所示，利用熱氧化法形成具有約為15mn厚度的柵 極絕緣膜8。并且，以埋入溝部7內(nèi)的方式堆積多晶硅層。另外，在將雜 質(zhì)擴(kuò)散劑的POCl3 (磷酰氯)涂布在多晶硅層的上表面上后，進(jìn)行熱處理 而摻雜磷。然后，通過對(duì)多晶硅層進(jìn)行深腐蝕而形成圖3 (d)所示的柵極 電極9。接著，對(duì)外延硅層20進(jìn)行離子注入。具體而言，通過離子注入磷離 子(P+)而如圖3 (e)所示那樣形成雜質(zhì)層3。另外，通過離子注入硼離 子(B+)而形成基極層5。另外，通過離子注入砷離子(As+)而形成源 極擴(kuò)散層6。此外，在形成了雜質(zhì)層3的區(qū)域和形成了基極層5的區(qū)域之 間，形成具有與外延硅層20相同的雜質(zhì)濃度的雜質(zhì)層4。在雜質(zhì)層3下形 成具有與外延硅層20相同的雜質(zhì)濃度的漏極漂移層2。然后，通過利用RTA (Rapid Thermal Annealing:急速熱處理)法進(jìn) 行熱處理，將離子注入時(shí)的結(jié)晶缺陷恢復(fù)，同時(shí)將雜質(zhì)層3、基極層5及 源極擴(kuò)散層6形成時(shí)所注入的磷離子、硼離子及砷離子活性化。 接著，利用PE—CVD (Plasma Enhanced Chemical Vapor Deposition:等離子體化學(xué)氣相成長)法，形成由硅氧化膜構(gòu)成的層間絕緣膜10。并且， 在層間絕緣膜10中形成接觸孔10a之后，在接觸孔10a形成接栓6a。然 后，在硅基板l的下面(背面)形成漏極電極ll，由此形成圖2所示的第 一實(shí)施方式的功率MISFETIOO。第一實(shí)施方式中，如上述，設(shè)置具有比漏極漂移層2的雜質(zhì)濃度及雜 質(zhì)層4的雜質(zhì)濃度高的雜質(zhì)濃度的雜質(zhì)層3，并且將雜質(zhì)層3的上表面配 置得比柵極電極9的下端部91更靠近上側(cè)。由此，即使在漏極電極ll和 源極擴(kuò)散層6之間未施加電壓的狀態(tài)下通過將溝部7形成得較淺來謀求柵 極電極9的電容的降低的情況下，也能夠借助雜質(zhì)層3抑制在雜質(zhì)層4和 基極層5之間的pn接合部中形成的耗盡層延伸到比柵極電極9的下端部 91更靠近下方。由此，能夠抑制在比柵極電極9的下端部91更靠近下方 的漏極漂移層2中形成難于通過柵極電極控制電位的耗盡層，從而能夠抑 制功率MISFETIOO的導(dǎo)通電阻增大。因而，能夠抑制在線形區(qū)域中功率 MISFET100的響應(yīng)性降低。另外，在第一實(shí)施方式中，在雜質(zhì)層3和基極層5之間設(shè)置有雜質(zhì)層 4，該雜質(zhì)層4具有比雜質(zhì)層3的雜質(zhì)濃度低的雜質(zhì)濃度。通過這樣進(jìn)行 構(gòu)成，與n型雜質(zhì)層和p型基極層直接接合的情況相比，能夠增大在雜質(zhì) 層4和基極層5之間的pn接合部中形成的耗盡層的寬度。由此可見，能 夠抑制pn接合部的雪崩容許量降低。另外，通過設(shè)置具有比雜質(zhì)層3的 雜質(zhì)濃度低的雜質(zhì)濃度的漏極漂移層2，且具有比雜質(zhì)層3高的電阻的漏 極漂移層2，由此能夠緩和由漏極電極11和柵極擴(kuò)散層6之間施加的電壓 所起因而產(chǎn)生的電場。由此，能夠抑制功率MISFET100的耐壓降低。另外，在第一實(shí)施方式中，雜質(zhì)層3的下表面被配置在與柵極電極9 的下端部91附近對(duì)應(yīng)的深度位置。通過這樣進(jìn)行構(gòu)成，與將n型雜質(zhì)層 的下表面配置得比溝部的下端部更靠近下側(cè)的情況不同，能夠?qū)艠O電極 9的溝底面部的電容減小。為此，能夠抑制柵極電極9的電容增大。另外，在第一實(shí)施方式中，將雜質(zhì)層3的雜質(zhì)濃度降低為低于源極擴(kuò) 散層6的雜質(zhì)濃度。通過這樣進(jìn)行構(gòu)成，能夠抑制起因于雜質(zhì)層3的雜質(zhì) 濃度而使柵極電極9和雜質(zhì)層3之間的電容增大。由此可見，能夠進(jìn)一步 抑制柵極電極9的電容增大。除此之外，由于在漏極施加高電壓時(shí)是耗盡 層會(huì)充分?jǐn)U展的濃度，由此具有高耐壓。另外，在第一實(shí)施方式中，漏極漂移層2和雜質(zhì)層4具有實(shí)質(zhì)上相同 的雜質(zhì)濃度。通過這樣進(jìn)行構(gòu)成，在形成由外延硅層構(gòu)成的漏極漂移層2之際，能夠同時(shí)形成雜質(zhì)層4。由此可見，能夠抑制制造工序數(shù)目增加。(第二實(shí)施方式)接著，參照?qǐng)D4對(duì)本發(fā)明的第二實(shí)施方式的功率MISFET200的構(gòu)造 進(jìn)行說明。在功率MISFET200中，與上述第一實(shí)施方式不同，將溝部7 的下端部7a配置得比n型雜質(zhì)層201的下表面更靠近上側(cè)。也就是，在 第二實(shí)施方式中，將溝部7按照貫通源極擴(kuò)散層6、基極層5及雜質(zhì)層4 且到達(dá)雜質(zhì)層201的方式形成。如圖4所示，雜質(zhì)層201具有比雜質(zhì)層4的厚度大的厚度，并且形成 在漏極漂移層2上。在外延硅層摻雜磷(P)而構(gòu)成該雜質(zhì)層201。雜質(zhì)層 201具有比漏極漂移層2的雜質(zhì)濃度高的雜質(zhì)濃度。此外，雜質(zhì)層201是 本發(fā)明的"第二半導(dǎo)體層"的一例。此外，第二實(shí)施方式的其他的構(gòu)造與上述第一實(shí)施方式相同。在第二實(shí)施方式中，如上述，將雜質(zhì)層201的下表面配置得比溝部7 的下端部7a更靠近下側(cè)。通過這樣進(jìn)行構(gòu)成，由于在漏極漂移層2和雜 質(zhì)層201的邊界部不配置柵極絕緣膜8及柵極電極9,由此能夠增大漏極 漂移層2和雜質(zhì)層201的接觸面積。由此，因?yàn)槟軌蛟龃舐O漂移層2的 電流通過的面積，所以能夠減小功率MISFET200的導(dǎo)通電阻。此外，第二實(shí)施方式的其他效果與上述第一實(shí)施方式相同。此外，此次公開的實(shí)施方式應(yīng)該認(rèn)為所有點(diǎn)是例示并非限制。本發(fā)明 的范圍不由上述的實(shí)施方式的說明而由專利請(qǐng)求保護(hù)的范圍表示，進(jìn)而可 包括與專利請(qǐng)求保護(hù)的范圍均等的意義及范圍內(nèi)的所有的變更。例如，在上述第一及第二實(shí)施方式中，表示了漏極漂移層2的雜質(zhì)濃 度和雜質(zhì)層4的雜質(zhì)濃度相同的示例，但是本發(fā)明并非限定于此，n—型漏 極漂移層的雜質(zhì)濃度和n—型雜質(zhì)層的雜質(zhì)濃度不同也可。在上述第一及第二實(shí)施方式中，表示了雜質(zhì)層3 (201)具有比源極擴(kuò) 散層6的雜質(zhì)層低的雜質(zhì)濃度的示例，但本發(fā)明并非限定于此，n型雜質(zhì) 層具有比n型源極擴(kuò)散層的雜質(zhì)濃度高的雜質(zhì)濃度也可。另外，在上述第一及第二實(shí)施方式中，表示了由磷(P)摻雜后的多晶硅層構(gòu)成的柵極電極9，但本發(fā)明并非限定于此，為了降低柵極電極9 的電阻，在柵極電極9上形成WSi等的金屬硅化物也可。另外，在上述第一實(shí)施方式中，表示了形成溝部7之后利用熱氧化法 形成柵極絕緣膜8的示例，但本發(fā)明并非限定于此，為了將溝部7的各角 部形成圓型，在形成溝部7之后形成柵極絕緣膜8之前，進(jìn)行倒圓氧化、 去除由倒圓氧化形成的硅氧化膜也可。
權(quán)利要求
1、一種半導(dǎo)體裝置，具備第一導(dǎo)電型的第一半導(dǎo)體層，其在基板的上表面上形成，具有第一雜質(zhì)濃度；第一導(dǎo)電型的第二半導(dǎo)體層，其在上述第一半導(dǎo)體層上形成，具有比上述第一雜質(zhì)濃度高的第二雜質(zhì)濃度；第一導(dǎo)電型的第三半導(dǎo)體層，其在上述第二半導(dǎo)體層上形成，具有比上述第二雜質(zhì)濃度低的第三雜質(zhì)濃度；第二導(dǎo)電型的第四半導(dǎo)體層，其在上述第三半導(dǎo)體層上形成；第一導(dǎo)電型的第五半導(dǎo)體層，其在上述第四半導(dǎo)體層上形成；和電極，在以至少貫通上述第五半導(dǎo)體層、上述第四半導(dǎo)體層及上述第三半導(dǎo)體層且到達(dá)上述第二半導(dǎo)體層的方式形成的溝部內(nèi)，隔著絕緣膜形成，上述第二半導(dǎo)體層的上表面被配置得比上述電極的下端部更靠近上側(cè)。
2、 根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于， 上述第二半導(dǎo)體層的下表面被配置在與上述電極的下端部附近對(duì)應(yīng)的深度位置。
3、 根據(jù)權(quán)利要求2所述的半導(dǎo)體裝置，其特征在于， 上述第二半導(dǎo)體層的厚度與上述第三半導(dǎo)體層的厚度實(shí)質(zhì)上相等。
4、 根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于， 按照在上述第三半導(dǎo)體層和上述第四半導(dǎo)體層的界面形成pn結(jié)的方式構(gòu)成。
5、 根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于， 上述第二半導(dǎo)體層的下表面被配置得比上述溝部的下端部更靠近下側(cè)。
6、 根據(jù)權(quán)利要求5所述的半導(dǎo)體裝置，其特征在于， 上述第二半導(dǎo)體層的厚度大于上述第三半導(dǎo)體層的厚度。
7、 根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于，上述第二半導(dǎo)體層的厚度及上述第三半導(dǎo)體層的厚度，小于上述第一 半導(dǎo)體層的厚度。
8、 根據(jù)權(quán)利要求l所述的半導(dǎo)體裝置，其特征在于， 上述第五半導(dǎo)體層具有第四雜質(zhì)濃度，上述第二半導(dǎo)體層的第二雜質(zhì)濃度低于上述第五半導(dǎo)體層的第四雜 質(zhì)濃度。
9、 根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于， 上述第一半導(dǎo)體層的第一雜質(zhì)濃度和上述第三半導(dǎo)體層的第三雜質(zhì)濃度實(shí)質(zhì)上相等，上述第二半導(dǎo)體層的第二雜質(zhì)濃度高于上述第一半導(dǎo)體層的第一雜 質(zhì)濃度及上述第三半導(dǎo)體層的第三雜質(zhì)濃度。
10、 根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于， 上'述第一導(dǎo)電型的第三半導(dǎo)體層的厚度小于上述第二導(dǎo)電型的第四半導(dǎo)體層的厚度。
11、 根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于， 上述電極是柵極電極， 上述柵極電極的下端部附近具有圓型形狀。
12、 根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于， 上述第一半導(dǎo)體層、上述第四半導(dǎo)體層及上述第五半導(dǎo)體層分別是漏極漂移層、基極層及源極擴(kuò)散層，在上述漏極漂移層和上述基極層之間，配置有上述第二半導(dǎo)體層及上 述第三半導(dǎo)體層。
13、 根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于， 上述基板具有第一導(dǎo)電型第五雜質(zhì)濃度，其高于上述第一半導(dǎo)體層的第一雜質(zhì)濃度、上述第二半導(dǎo)體層的第二雜質(zhì)濃度及上述第三半導(dǎo)體層的 第三雜質(zhì)濃度。
14、 根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于， 在上述第二半導(dǎo)體層及上述第三半導(dǎo)體層中導(dǎo)入有第一導(dǎo)電型第一雜質(zhì)， 在上述第五半導(dǎo)體層中導(dǎo)入有與上述第一雜質(zhì)不同的第一導(dǎo)電型第二 雜質(zhì)。
全文摘要
本發(fā)明提供一種半導(dǎo)體裝置，該半導(dǎo)體裝置具備第一導(dǎo)電型的第一半導(dǎo)體層，其在基板的上表面上形成；第一導(dǎo)電型的第二半導(dǎo)體層，其在第一半導(dǎo)體層上形成；第一導(dǎo)電型的第三半導(dǎo)體層，其在第二半導(dǎo)體層上形成；第二導(dǎo)電型的第四半導(dǎo)體層，其在第三半導(dǎo)體層上形成；第一導(dǎo)電型的第五半導(dǎo)體層，其在第四半導(dǎo)體層上形成；和電極，在以至少貫通第五半導(dǎo)體層、第四半導(dǎo)體層及第三半導(dǎo)體層且到達(dá)第二半導(dǎo)體層的方式形成的溝部內(nèi)，隔著絕緣膜而被形成。第二半導(dǎo)體層的上表面被配置得比電極的下端部更靠近上側(cè)。
文檔編號(hào)H01L29/78GK101211978SQ20071030071
公開日2008年7月2日 申請(qǐng)日期2007年12月25日 優(yōu)先權(quán)日2006年12月25日
發(fā)明者米田陽樹 申請(qǐng)人:三洋電機(jī)株式會(huì)社