專利名稱：：半導(dǎo)體結(jié)構(gòu)的制造方法
技術(shù)領(lǐng)域：
：本發(fā)明涉及一種集成電路，特別是涉及一種用以形成疊層存儲(chǔ)器芯片的制造及封裝技術(shù)。
背景技術(shù)：
：由于集成電路的發(fā)明創(chuàng)作，使半導(dǎo)體工業(yè)因不同的電子部件(即，晶體管、二極管、電阻器、電容器等等)持續(xù)改善其集成度而不斷地快速發(fā)展。大體而言，集成度的改善來(lái)自于不斷地降低元件最小尺寸而容許更多的部件可以被整合至所提供的芯片面積中。這些集成度的改善實(shí)質(zhì)上是二維(2D)空間的改善，因?yàn)榧刹考紦?jù)的是半導(dǎo)體晶片的表面。雖然光刻工藝的顯著進(jìn)步對(duì)于2D集成電路的制作有著重要的改善，然而從2D空間所能獲取的密度還是有其物理限制。而限制之一在于制作部件所需的最小尺寸。同樣地，當(dāng)更多的部件被放置于芯片時(shí)，需要更復(fù)雜的設(shè)計(jì)。另一限制來(lái)自于當(dāng)裝置數(shù)量增加時(shí)，裝置之間內(nèi)連線(interconnection)的數(shù)量及長(zhǎng)度也明顯增加。當(dāng)內(nèi)連線的數(shù)量及長(zhǎng)度增加時(shí)，電路的RC延遲及功率消耗也會(huì)增加。為了解決上述限制因素，一般常使用三維集成電路(three-dimensionalintegratedcircuit,3DIC)及疊層芯片(stackeddies)。而硅溝道(through-siliconvia，TSV)技術(shù)常使用于3DIC及疊層芯片中。圖1示出公知具有疊層芯片的半導(dǎo)體封裝，其中硅溝道4形成于芯片中。芯片10及12各包括半導(dǎo)體基底2，其上形成有集成電路(未示出)。硅溝道4穿過半導(dǎo)體基底2并連接至個(gè)別芯片中的集成電路以及接焊盤6。芯片10及12通過接焊盤6而接合在一起。再者，芯片10的接焊盤6用于將芯片10連接至凸塊8，而進(jìn)一步連接至封裝基板14。相較于公知的打線接合(wirebonding)技術(shù)，硅溝道技術(shù)對(duì)于多重芯片的連接更為有效。然而，當(dāng)使用于疊層存儲(chǔ)器芯片，硅溝道技術(shù)存在一些缺點(diǎn)。通常在形成存儲(chǔ)器芯片的過程中，較佳為存貨低、周期時(shí)間(cycletime)短、制造成本低(其意指最好只需一個(gè)掩模組)以及完全共用輸入/輸出焊盤(fullsharingofI/Opads)。因此，芯片10及12較佳為具有相同設(shè)計(jì)且可使用相同的掩模組來(lái)制造。由于存儲(chǔ)器芯片需要獨(dú)一的地址以便于彼此辨別，因此相同的存儲(chǔ)器芯片無(wú)法單純地將一個(gè)芯片疊加于另一個(gè)芯片上。傳統(tǒng)上，疊加芯片形成有重配線(redistributionline)。然而，此種方式仍需不同的掩模組來(lái)形成存儲(chǔ)器芯片的重配線。另外，也有中介層(interposer)的設(shè)計(jì)方式。此種方式將不同的中介層裝貼于芯片上來(lái)分辨相同的芯片，使存儲(chǔ)器芯片與中介層的組合得以辨別。顯然地，此種方式須有額外的成本來(lái)形成及裝貼中介層。因此，有必要尋求一種半導(dǎo)體結(jié)構(gòu)及其制造方法，其具備疊層芯片的優(yōu)勢(shì)，同時(shí)盡可能地降低成本。
發(fā)明內(nèi)容有鑒于此，本發(fā)明的目的在于提供一種半導(dǎo)體結(jié)構(gòu)及其制造方法，其無(wú)需采用重配線及中介層而具有疊加相同芯片的能力，進(jìn)而顯著地減少設(shè)計(jì)及制造成本、存貨及周期時(shí)間。本發(fā)明的一個(gè)方案提供一種半導(dǎo)體結(jié)構(gòu)，包括第一半導(dǎo)體芯片及相同于第一半導(dǎo)體芯片的第二半導(dǎo)體芯片。第一半導(dǎo)體芯片包括第一識(shí)別電路及位于第一半導(dǎo)體芯片表面的多個(gè)第一輸入/輸出焊盤。第二半導(dǎo)體芯片包括第二識(shí)別電路及位于第二半導(dǎo)體芯片表面的多個(gè)第二輸入/輸出焊盤。其中，第一及第二識(shí)別電路經(jīng)編程而彼此不同。每一第一輸入/輸出焊盤垂直對(duì)準(zhǔn)且連接于對(duì)應(yīng)的第二輸入/輸出焊盤。第二半導(dǎo)體芯片垂直對(duì)準(zhǔn)于第一半導(dǎo)體芯片且接合于其上。又根據(jù)本發(fā)明另一個(gè)方案，提供一種半導(dǎo)體結(jié)構(gòu)，包括第一存儲(chǔ)器芯片及第二存儲(chǔ)器芯片。第一存儲(chǔ)器芯片包括第一識(shí)別電路，其包括至少一第一可編程元件；至少一第一芯片選擇焊盤，位于第一存儲(chǔ)器芯片的第一側(cè)，其中第一芯片選擇焊盤連接于第一可編程元件；至少一第二芯片選擇焊盤，位于第一存儲(chǔ)器芯片的第二側(cè)，其相對(duì)于第一存儲(chǔ)器芯片的第一側(cè)，其中第二芯片選擇焊盤垂直對(duì)準(zhǔn)于第一芯片選擇焊盤且通過硅溝道而與其電性連接；多個(gè)第一輸入/輸出焊盤，位于第一存儲(chǔ)器芯片的第一側(cè)；以及多個(gè)第二輸入/輸出焊盤，位于第一存儲(chǔ)器芯片的第二側(cè)，其中每一第二輸入/輸出焊盤垂直對(duì)準(zhǔn)第一輸入/輸出焊盤且通過硅溝道而與其電性連接。第二存儲(chǔ)器芯片相同于第一存儲(chǔ)器芯片。第二存儲(chǔ)器芯片包括第二識(shí)別電路，其包括至少一第二可編程元件且與第一可編程元件具有不同的編程；至少一第三芯片選擇焊盤，位于第二存儲(chǔ)器芯片的第一側(cè)，其中第三芯片選擇焊盤連接于第二可編程元件；至少一第四芯片選擇焊盤，位于第二存儲(chǔ)器芯片的第二側(cè)，其相對(duì)于第二存儲(chǔ)器芯片的第一側(cè)，其中第四芯片選擇焊盤垂直對(duì)準(zhǔn)于第三芯片選擇焊盤且通過硅溝道而與其電性連接；多個(gè)第三輸入/輸出焊盤，位于第二存儲(chǔ)器芯片的第一側(cè)；以及多個(gè)第四輸入/輸出焊盤，位于第二存儲(chǔ)器芯片的第二側(cè)，其中每一第四輸入/輸出焊盤垂直對(duì)準(zhǔn)第三輸入/輸出焊盤且通過硅溝道而與其電性連接，每一第四輸入/輸出焊盤物理接合于對(duì)應(yīng)的第一輸入/輸出焊盤。又根據(jù)本發(fā)明另一個(gè)方案，提供一種半導(dǎo)體結(jié)構(gòu)的制造方法。形成第一半導(dǎo)體芯片及相同于第一半導(dǎo)體芯片的第二半導(dǎo)體芯片。第一及第二半導(dǎo)體芯片各包括識(shí)別電路以及多個(gè)輸入/輸出導(dǎo)電路徑。輸入/輸出導(dǎo)電路徑連接至第一及第二半導(dǎo)體芯片單獨(dú)的存儲(chǔ)器電路，其中該多個(gè)輸入/輸出導(dǎo)電路徑包括硅溝道。此方法還包括將第二半導(dǎo)體芯片的識(shí)別電路編程為不同于第一半導(dǎo)體芯片的識(shí)別電路的狀態(tài)以及將第二半導(dǎo)體芯片接合至第一半導(dǎo)體芯片上，其中第一及第二半導(dǎo)體芯片垂直對(duì)準(zhǔn)，且第一半導(dǎo)體芯片中的每一輸入/輸出導(dǎo)電路徑連接至該第二半導(dǎo)體芯片中對(duì)應(yīng)的輸入/輸出導(dǎo)電路徑。如上所述的半導(dǎo)體結(jié)構(gòu)的制造方法，其中每一輸入/輸出導(dǎo)電路徑還包括第一及第二輸入/輸出焊盤，分別位于該第一及該第二半導(dǎo)體芯片的相對(duì)側(cè)，且該第一及該第二輸入/輸出焊盤垂直對(duì)準(zhǔn)。如上所述的半導(dǎo)體結(jié)構(gòu)的制造方法，還包括在同一晶片切割出該第一及該第二半導(dǎo)體芯片。如上所述的半導(dǎo)體結(jié)構(gòu)的制造方法，還包括對(duì)該第一及該第二半導(dǎo)體芯片的其中一個(gè)進(jìn)行薄化。6如上所述的半導(dǎo)體結(jié)構(gòu)的制造方法，還包括提供相同于該第一及該第二半導(dǎo)體芯片的第三半導(dǎo)體芯片；將該第三半導(dǎo)體芯片的識(shí)別電路編程為不同于該第一及該第二半導(dǎo)體芯片的識(shí)別電路的狀態(tài)；以及將該第三半導(dǎo)體芯片接合至該第二半導(dǎo)體芯片上。如上所述的半導(dǎo)體結(jié)構(gòu)的制造方法，其中該第二半導(dǎo)體芯片的該識(shí)別電路編程包括熔絲燒斷。如上所述的半導(dǎo)體裝置的制造方法，還包括對(duì)該第一半導(dǎo)體的該識(shí)別電路進(jìn)行編程。又根據(jù)本發(fā)明另一個(gè)方案，提供一種半導(dǎo)體結(jié)構(gòu)的制造方法。形成第一存儲(chǔ)器芯片及相同于第一存儲(chǔ)器芯片的第二存儲(chǔ)器芯片，其中第一及第二存儲(chǔ)器芯片各包括識(shí)別電路以及多個(gè)導(dǎo)電路徑。導(dǎo)電路徑連接至存儲(chǔ)器電路及識(shí)別電路，其中每一導(dǎo)電路徑包括第一輸入/輸出焊盤及第二輸入/輸出焊盤，分別位于第一及第二存儲(chǔ)器芯片的相對(duì)側(cè)，且第一及第二輸入/輸出焊盤垂直對(duì)準(zhǔn)。此方法還包括對(duì)第一存儲(chǔ)器芯片的識(shí)別電路進(jìn)行編程、將第二存儲(chǔ)器芯片的識(shí)別電路編程為不同于第一存儲(chǔ)器芯片的識(shí)別電路的狀態(tài)、以及通過將第二存儲(chǔ)器芯片的第二輸入/輸出焊盤物理接合至第一存儲(chǔ)器芯片的第一輸入/輸出焊盤，而將第二存儲(chǔ)器芯片疊加于第一存儲(chǔ)器芯片上，其中第一及第二存儲(chǔ)器芯片垂直對(duì)準(zhǔn)。如上所述的半導(dǎo)體結(jié)構(gòu)的制造方法，還包括施加芯片選擇信號(hào)，以選擇該第一及該第二存儲(chǔ)器芯片的其中一個(gè)，其中該芯片選擇信號(hào)施加于部分的該多個(gè)導(dǎo)電路徑，其連接至該第一及該第二存儲(chǔ)器芯片的識(shí)別電路。如上所述的半導(dǎo)體結(jié)構(gòu)的制造方法，還包括在施加該芯片選擇信號(hào)時(shí)，讀取或?qū)懭朐摰谝患霸摰诙鎯?chǔ)器芯片的其中一個(gè)。如上所述的半導(dǎo)體結(jié)構(gòu)的制造方法，其中該第一及該第二存儲(chǔ)器芯片的識(shí)別電路包括作為編程元件的熔絲，且該第一及該第二存儲(chǔ)器芯片的識(shí)別電路的編程包括燒斷所選擇的熔絲。如上所述的半導(dǎo)體結(jié)構(gòu)的制造方法，其中該第一及該第二存儲(chǔ)器芯片的識(shí)別電路包括作為編程元件的閃存單元，且該第一及該第二存儲(chǔ)器芯片的識(shí)別電路的編程包括將數(shù)據(jù)寫入所選擇的閃存單元。本發(fā)明的實(shí)施例具有許多特點(diǎn)。由于所疊加的芯片均相同，故無(wú)須制造超過一組具有不同設(shè)計(jì)的存儲(chǔ)器芯片。制造的設(shè)備及工藝以及測(cè)試皆得以簡(jiǎn)化。此不僅僅降低成本，還可改善存貨及周期時(shí)間。另外，不需在疊層芯片中形成不同的重配線。也不需要中介層。圖1示出公知具有疊加芯片的結(jié)構(gòu)示意圖；圖2示出四個(gè)相同存儲(chǔ)器芯片示意圖；圖3示出用以辨別芯片的解碼電路，其中解碼電路包括與門(ANDgate);圖4示出具有不同編程的識(shí)別電路的四個(gè)相同的存儲(chǔ)器芯片；以及圖5示出疊加相同存儲(chǔ)器芯片的示意圖。其中，附圖標(biāo)記說明如下公知2半導(dǎo)體基底；4硅溝道；6接合焊盤；8凸塊；10、12~芯片；14封裝基底。實(shí)施例100~基底；102~與門；CE芯片啟動(dòng)信號(hào)(芯片啟動(dòng)線)；CS0、CS0.B、CS1、CS1—B信號(hào)；Dl、D2、D3、D4芯片；Fl、F2、F3、F4熔絲(可編程元件)；ID識(shí)別電路；II、12、13、14節(jié)點(diǎn)輸入；Pl、P2、P3、P4、P1_B、P2一B、P3_B、P4一B芯片選擇焊盤；PIOl、PIOn、PI01_B、PlOn—B輸入/輸出焊盤。具體實(shí)施方式以下提供許多不同的實(shí)施例用以說明本發(fā)明的制作及使用。然而，本發(fā)明提供許多可應(yīng)用的發(fā)明概念，其可實(shí)施于廣泛多樣化的特定背景中。特定的實(shí)施例僅表示以特定的方式制作及使用本發(fā)明，并非用以局限本發(fā)明的范圍。以下的說明提供一種疊加四個(gè)存儲(chǔ)器芯片的實(shí)施例，用以解釋本發(fā)明的概念。請(qǐng)參照?qǐng)D2，其示出四個(gè)相同的芯片，標(biāo)示為D1、D2、D3、及D4，其為一般所使用的存儲(chǔ)器，例如靜態(tài)隨機(jī)存取存儲(chǔ)器(staticrandomaccessmemory,SRAM)、動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(dynamicrandomaccessmemory,DRAM)、磁阻隨機(jī)存取存儲(chǔ)器(magnetoresitiverandomaccessmemory,MRAM)等等。芯片D1、D2、D3、及D4可從包括多個(gè)相同的存儲(chǔ)器芯片的同一半導(dǎo)體晶片所切割出，或是從不同半導(dǎo)體晶片所切割出。在本文中，雖然芯片D1、D2、D3、及D4等同于存儲(chǔ)器芯片D1、D2、D3、及D4，然其也可為非存儲(chǔ)器芯片。因此，本發(fā)明所揭示的可使用于疊加相同的非存儲(chǔ)器芯片。每一芯片D1、D2、D3、及D4包括基底100，其上具有集成電路(未示出)。多個(gè)輸入/輸出(I/O)焊盤PIOl至PIOn連接至集成電路。在實(shí)施例中，集成電路包括存儲(chǔ)器電路。因此，I/O焊盤PIOl至PIOn中有一部分連接至地址線(未示出)而有一部分連接至數(shù)據(jù)線。較佳的是每一I/O焊盤PIOl至PIOn通過硅溝道(TSV)對(duì)應(yīng)連接至位于具有I/O焊盤PIOl至PIOn的芯片的相對(duì)側(cè)的I/O焊盤PIOl—B至PIOi^B。再者，每一I/O焊盤PIOl至PIOn垂直對(duì)準(zhǔn)于所對(duì)應(yīng)的I/O焊盤PIOl—B至PlOn—B。每一芯片Dl、D2、D3、及D4包括可編程(programmable)的識(shí)別(identification,ID)電路(標(biāo)示為ID)，其包括一個(gè)或一個(gè)以上的可編程元件。在實(shí)施例中，可編程元件為熔絲(fUse)，例如為電子式熔絲或激光式熔絲，并標(biāo)示為F1、F2、F3、及F4，如圖2所示。在本文中，可編程元件等同于熔絲F1、F2、F3、及F4。然而，可以理解的是可編程元件也可為其他非揮發(fā)裝置，例如閃存，用以在完成芯片制作后進(jìn)行編程。通常閃存的制作成本高于電子式熔絲或激光式熔絲。然而，若芯片Dl、D2、D3、及D4以閃存作為部分的存儲(chǔ)器電路時(shí)，可編程元件則擁有不需額外制造成本的優(yōu)勢(shì)。每一可編程元件具有第一端連接至芯片選擇焊盤，其位于芯片的一側(cè)，其中連接至可編程元件F1、F2、F3、及F4的芯片選擇焊盤分別標(biāo)示為P1、P2、P3、及P4。而在芯片的相對(duì)側(cè)，形成有芯片選擇焊盤P1，B、P2_B、P3_B、及P4—B且分別通過硅溝道而與芯片選擇焊盤P1、P2、P3、及P4連接。較佳的是芯片選擇焊盤PLB、P2_B、P3_B、及P(B分別垂直對(duì)準(zhǔn)于所連接的芯片選擇焊盤P1、P2、P3、及P4?？删幊淘﨔1、F2、F3、及F4的第二端連接至解碼電路，其中解碼電路的范例示出于圖3中。解碼電路包括與門(ANDgate)102，其中解碼電路的輸入Il、12、13、及I4連接至可編程元件且與門102的輸出連接至芯片啟動(dòng)(chip-enable)線CE，用以啟動(dòng)及辨識(shí)每芯片。在每一芯片的辨識(shí)電路中的可編程元件的編程不同于其他芯片的辨識(shí)電路中的可編程元件。表1列出芯片D1、D2、D3、及D4中每一芯片的可編程元件的狀態(tài)，其中可編程元件為熔絲。字母"S"表示所對(duì)應(yīng)的熔絲為短路或未燒斷，而字母"O"表示所對(duì)應(yīng)的熔絲為開路或是燒斷。在芯片選擇焊盤P1、P2、P3、及P4分別施加信號(hào)CS0、CSO—B、CS1、及CS1—B，其中字母"H"表示高電位，而字母"L"表示低電位。信號(hào)CSO—B與信號(hào)CSO具有相反的相位，而信號(hào)CS1與信號(hào)CS1-B具有相反的相位。因此，熔絲F1、F2、F3、及F4的狀態(tài)組合成為對(duì)應(yīng)的芯片的獨(dú)一地址。信號(hào)CS0及CS1的狀態(tài)為芯片啟動(dòng)信號(hào)CE輸出高電位所需的電位。表l<table>tableseeoriginaldocumentpage10</column></row><table>請(qǐng)參照?qǐng)D3，在施加不同的信號(hào)CSO、CSO_B、CS1、及CSLB時(shí)，芯片Dl、D2、D3、及D4的與門102的輸出CE具有不同的狀態(tài)。以芯片1中的識(shí)別電路作為范例說明，若熔絲F1為開路，則在節(jié)點(diǎn)輸入Il為輸入高電位，若熔絲F1為短路，則輸入電位相同于信號(hào)CSO，然后當(dāng)信號(hào)CS0及CS1的狀態(tài)為高電位時(shí)，芯片1的芯片起動(dòng)線CE處于高電位。芯片2、3、及4的芯片起動(dòng)信號(hào)CE的狀態(tài)也可通過輸入的信號(hào)CSO及CS1來(lái)決定。在一個(gè)時(shí)間點(diǎn)，至多一個(gè)芯片通過輸入的信號(hào)CSO及CS1而啟動(dòng)。在可編程元件為閃存或其他類型時(shí)，解碼電路被設(shè)計(jì)成依據(jù)儲(chǔ)存于閃存的狀態(tài)來(lái)輸出芯片啟動(dòng)信號(hào)。請(qǐng)參照?qǐng)D4，其示出在芯片D1、D2、D3、及D4中的可編程元件F1、F2、F3、及F4的狀態(tài)，其中可編程元件F1、F2、F3、及F4依據(jù)表1進(jìn)行編程。較佳為完成芯片制作之后進(jìn)行芯片的編程，其中可在單獨(dú)的芯片切割出芯片之前或之后進(jìn)行該編程。在可編程元件為激光式熔絲或電子式熔絲時(shí)，通過激光或電流來(lái)燒斷可編程元件。在可編程元件為閃存時(shí)，可編程元件所需的狀態(tài)寫入于閃存中。請(qǐng)參照?qǐng)D5，芯片D1、D2、D3、及D4疊加在一起，對(duì)應(yīng)的芯片選擇焊盤P^B、P2—B、P3—B、及P4—B分別接合至下方芯片的芯片選擇焊盤P1、P2、P3、及P4。再者，1/0焊盤PIOLB至PIOiLB分別接合至下方芯片的I/0焊盤PIOl至PIOn。在較佳的實(shí)施例為進(jìn)行銅對(duì)銅的接合。因此單一芯片上的芯片選擇焊盤P1、P2、P3、及P4的每一個(gè)連接至其他芯片所對(duì)應(yīng)的芯片選擇焊盤，且單一芯片上的I/O焊盤PIOl至PIOn的每一個(gè)連接至其他芯片所對(duì)應(yīng)的i/o焊盤。在此疊層結(jié)構(gòu)中，即使芯片D1、D2、D3、及D4全都內(nèi)連在一起，還是可通過芯片選擇焊盤P1、P2、P3、及P4中施加不同的信號(hào)CS0、CS0—B、CS1、及CS1_B組合來(lái)進(jìn)行區(qū)分。因此，每一芯片能夠辨別I/O焊盤PIOl至PIOn上信號(hào)變換是否所指就是它本身。同樣地，連接至疊層結(jié)構(gòu)的外部電路也能夠辨別施加于I/0焊盤的信號(hào)讀取自哪一芯片的存儲(chǔ)器。因此，通過施加芯片選擇信號(hào)，任何的芯片D1、D2、D3、及D4可被讀取或?qū)懭?。在上述?shí)施例中，每一識(shí)別電路ID包括四個(gè)可編程元件，其具有疊加至16個(gè)芯片而無(wú)須變更設(shè)計(jì)的能力。本領(lǐng)域普通技術(shù)人員可以了解在辨識(shí)四個(gè)或以下的芯片時(shí)，每一芯片僅需兩個(gè)可編程元件，其中(O，O)、(0,1)、(l，O)、(1,1)狀態(tài)組合可使用于辨識(shí)四個(gè)芯片。若需疊加更多的芯片，可加入更多的可編程元件。若僅僅疊加兩個(gè)芯片，可使用一個(gè)可編程元件，其中0及1狀態(tài)(或熔絲的開路及短路狀態(tài))可用來(lái)辨識(shí)一個(gè)芯片。在上述情形中，編程操作可在疊加兩個(gè)芯片之后進(jìn)行，其中將上方芯片編程為不同于下方芯片的狀態(tài)。圖5所示的堆疊結(jié)構(gòu)為背靠前式(back-to-front)疊層，其中一個(gè)芯片的背側(cè)貼附于另一個(gè)芯片的前側(cè)。在其他的實(shí)施例中，也可使用背靠背式或前靠前式的設(shè)計(jì)。然而，此種設(shè)計(jì)中，芯片需具備對(duì)稱結(jié)構(gòu)，當(dāng)芯片翻轉(zhuǎn)時(shí)，相同I/0焊盤及芯片選擇焊盤會(huì)位于相同的位置，使一個(gè)接合焊盤(例如芯片選擇焊盤及I/0焊盤)可連接至另一芯片相同種類的接焊盤。另外，一個(gè)或一個(gè)以上的疊層芯片可予以薄化。舉例而言，芯片4的厚度可大于芯片1、2、及3。在此情形中，芯片4與芯片1、2、及3不同之處僅在于基底100的厚度(硅溝道的長(zhǎng)度)及可編程元件的編程狀態(tài)。因此，芯片4仍認(rèn)定為相同于芯片1、，2、及3。在上述的實(shí)施例中，屬芯片對(duì)芯片式的疊層。在其他實(shí)施例中，也可以是晶片對(duì)晶片式的疊層或是芯片對(duì)晶片式的疊層。在此情形中，晶片上方的芯片可先進(jìn)行編程，之后再將芯片接合至其他晶片上。芯片D1、D2、D3、及D4的接合可使用焊錫凸塊(solderbump)或是一般常用的手段。本發(fā)明的實(shí)施例具有許多特點(diǎn)。由于所疊加的芯片均相同，故無(wú)須制造超過一組具有不同設(shè)計(jì)的存儲(chǔ)器芯片。制造的設(shè)備及工藝以及測(cè)試皆得以簡(jiǎn)化。此不僅僅降低成本，還可改善存貨及周期時(shí)間。另外，不需在疊層芯片中形成不同的重配線。也不需要中介層。雖然本發(fā)明已以較佳實(shí)施例揭露如上，然其并非用以限定本發(fā)明，任何本領(lǐng)域普通技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作更動(dòng)與潤(rùn)飾，因此本發(fā)明的保護(hù)范圍當(dāng)視隨附的權(quán)利要求所界定的范圍為準(zhǔn)。權(quán)利要求1.一種半導(dǎo)體結(jié)構(gòu)的制造方法，包括形成第一半導(dǎo)體芯片及相同于該第一半導(dǎo)體芯片的第二半導(dǎo)體芯片，其中該第一及該第二半導(dǎo)體芯片各包括識(shí)別電路；以及多個(gè)輸入/輸出導(dǎo)電路徑，連接至該第一及該第二半導(dǎo)體芯片單獨(dú)的存儲(chǔ)器電路，其中該多個(gè)輸入/輸出導(dǎo)電路徑包括硅溝道；將該第二半導(dǎo)體芯片的該識(shí)別電路編程為不同于該第一半導(dǎo)體芯片的該識(shí)別電路的狀態(tài)；以及將該第二半導(dǎo)體芯片接合至該第一半導(dǎo)體芯片上，其中該第一及該第二半導(dǎo)體芯片垂直對(duì)準(zhǔn)，且該第一半導(dǎo)體芯片中的每一輸入/輸出導(dǎo)電路徑連接至該第二半導(dǎo)體芯片中對(duì)應(yīng)的輸入/輸出導(dǎo)電路徑。2.如權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)的制造方法，其中每一輸入/輸出導(dǎo)電路徑還包括第一及第二輸入/輸出焊盤，分別位于該第一及該第二半導(dǎo)體芯片的相對(duì)側(cè)，且該第一及該第二輸入/輸出焊盤垂直對(duì)準(zhǔn)。3.如權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)的制造方法，還包括在同一晶片切割出該第一及該第二半導(dǎo)體芯片。4.如權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)的制造方法，還包括對(duì)該第一及該第二半導(dǎo)體芯片的其中一個(gè)進(jìn)行薄化。5.如權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)的制造方法，還包括提供相同于該第一及該第二半導(dǎo)體芯片的第三半導(dǎo)體芯片；將該第三半導(dǎo)體芯片的識(shí)別電路編程為不同于該第一及該第二半導(dǎo)體芯片的識(shí)別電路的狀態(tài)；以及將該第三半導(dǎo)體芯片接合至該第二半導(dǎo)體芯片上。6.如權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)的制造方法，其中該第二半導(dǎo)體芯片的該識(shí)別電路編程包括熔絲燒斷。7.如權(quán)利要求1所述的半導(dǎo)體裝置的制造方法，還包括對(duì)該第一半導(dǎo)體的該識(shí)別電路進(jìn)行編程。8.—種半導(dǎo)體結(jié)構(gòu)的制造方法，包括形成第一存儲(chǔ)器芯片及相同于該第一存儲(chǔ)器芯片的第二存儲(chǔ)器芯片，其中該第一及該第二存儲(chǔ)器芯片各包括識(shí)別電路；以及多個(gè)導(dǎo)電路徑，連接至存儲(chǔ)器電路及該識(shí)別電路，其中每一導(dǎo)電路徑包括第一輸入/輸出焊盤及第二輸入/輸出焊盤，分別位于該第一及該第二存儲(chǔ)器芯片的相對(duì)側(cè)，且該第一及該第二輸入/輸出焊盤垂直對(duì)準(zhǔn)；對(duì)該第一存儲(chǔ)器芯片的該識(shí)別電路進(jìn)行編程；將該第二存儲(chǔ)器芯片的該識(shí)別電路編程為不同于該第一存儲(chǔ)器芯片的該識(shí)別電路的狀態(tài)；以及通過將該第二存儲(chǔ)器芯片的該第二輸入/輸出焊盤物理接合至該第一存儲(chǔ)器芯片的該第一輸入/輸出焊盤，而將該第二存儲(chǔ)器芯片疊加于該第一存儲(chǔ)器芯片上，其中該第一及該第二存儲(chǔ)器芯片垂直對(duì)準(zhǔn)。9.如權(quán)利要求8所述的半導(dǎo)體結(jié)構(gòu)的制造方法，還包括施加芯片選擇信號(hào)，以選擇該第一及該第二存儲(chǔ)器芯片的其中一個(gè)，其中該芯片選擇信號(hào)施加于部分的該多個(gè)導(dǎo)電路徑，其連接至該第一及該第二存儲(chǔ)器芯片的該識(shí)別電路。10.如權(quán)利要求9所述的半導(dǎo)體結(jié)構(gòu)的制造方法，還包括在施加該芯片選擇信號(hào)時(shí)，讀取或?qū)懭朐摰谝患霸摰诙鎯?chǔ)器芯片的其中一個(gè)。11.如權(quán)利要求8所述的半導(dǎo)體結(jié)構(gòu)的制造方法，其中該第一及該第二存儲(chǔ)器芯片的識(shí)別電路包括作為編程元件的熔絲，且該第一及該第二存儲(chǔ)器芯片的識(shí)別電路的編程包括燒斷所選擇的熔絲。12.如權(quán)利要求8所述的半導(dǎo)體結(jié)構(gòu)的制造方法，其中該第一及該第二存儲(chǔ)器芯片的識(shí)別電路包括作為編程元件的閃存單元，且該第一及該第二存儲(chǔ)器芯片的識(shí)別電路的編程包括將數(shù)據(jù)寫入所選擇的閃存單元。全文摘要本發(fā)明揭示一種半導(dǎo)體結(jié)構(gòu)的制造方法。形成第一半導(dǎo)體芯片及與其相同的第二半導(dǎo)體芯片，其中第一及第二半導(dǎo)體芯片各包括識(shí)別電路以及多個(gè)輸入/輸出導(dǎo)電路徑。輸入/輸出導(dǎo)電路徑連接至第一及第二半導(dǎo)體芯片單獨(dú)的存儲(chǔ)器電路，其中輸入/輸出導(dǎo)電路徑包括硅溝道。將第二半導(dǎo)體芯片的識(shí)別電路編程為不同于第一半導(dǎo)體芯片的識(shí)別電路的狀態(tài)。將第二半導(dǎo)體芯片接合至第一半導(dǎo)體芯片上，其中第一及第二半導(dǎo)體芯片垂直對(duì)準(zhǔn)，且第一半導(dǎo)體芯片中的每一輸入/輸出導(dǎo)電路徑連接至第二半導(dǎo)體芯片中對(duì)應(yīng)的輸入/輸出導(dǎo)電路徑。無(wú)須制造超過一組具有不同設(shè)計(jì)的存儲(chǔ)器芯片。制造設(shè)備及工藝以及測(cè)試皆得以簡(jiǎn)化。不僅降低成本，還可改善存貨及周期時(shí)間。文檔編號(hào)H01L25/065GK101261945SQ200710181638公開日2008年9月10日申請(qǐng)日期2007年10月22日優(yōu)先權(quán)日2007年3月9日發(fā)明者劉潮權(quán),彭邁杉,許昭順,趙智杰申請(qǐng)人:臺(tái)灣積體電路制造股份有限公司