專利名稱：一種利用外延工藝制備鰭形場(chǎng)效應(yīng)晶體管的方法
技術(shù)領(lǐng)域：
本發(fā)明屬于半導(dǎo)體集成電路及其制造技術(shù)領(lǐng)域，尤其涉及一種鰭形場(chǎng)效應(yīng)晶體管 (FinFET)的制備方法。
背景技術(shù)：
自集成電路發(fā)明以來(lái)，其性能一直穩(wěn)步提高。性能的提高主要是通過(guò)不斷縮小集成電 路器件的尺寸來(lái)實(shí)現(xiàn)的。目前，集成電路器件(M0SFET)的特征尺寸已縮小到納米尺度。 在此尺度下，各種基本的和實(shí)際的限制開始出現(xiàn)，使得建立在硅平面CMOS技術(shù)之上的集 成電路技術(shù)的發(fā)展正遭受前所未有的挑戰(zhàn)。 一般認(rèn)為，經(jīng)過(guò)努力，CMOS技術(shù)仍有可能推 進(jìn)到20納米甚至10納米技術(shù)節(jié)點(diǎn)，但在45納米節(jié)點(diǎn)之后，傳統(tǒng)的平面CMOS技術(shù)將很難 進(jìn)一步發(fā)展，新的技術(shù)必須適時(shí)產(chǎn)生。因此近年來(lái)，集成電路新技術(shù)的研發(fā)活動(dòng)在世界范 圍內(nèi)都非?；钴S。在所提出的各種新技術(shù)當(dāng)中，多柵MOS器件技術(shù)被認(rèn)為是最有希望在 亞45納米節(jié)點(diǎn)后得到應(yīng)用的技術(shù)。這是因?yàn)?，與傳統(tǒng)單柵器件相比，多柵器件具有更強(qiáng) 的短溝道抑制能力，更好的亞閾特性、更高的驅(qū)動(dòng)能力以及能帶來(lái)更高的電路密度。目前，F(xiàn)inFET (鰭形場(chǎng)效應(yīng)晶體管)器件因其自對(duì)準(zhǔn)結(jié)構(gòu)可由常規(guī)的平面CMOS工藝 來(lái)實(shí)現(xiàn)，從而成為最有希望的多柵器件。FinFET在結(jié)構(gòu)上可分為雙柵FinFET和三柵 FinFET。對(duì)雙柵FinFET來(lái)說(shuō)，為獲得可接受的器件性能，要求其Fin的厚度為柵長(zhǎng)的1/2 ~ 1/3，這樣，微細(xì)加工的水平必須大幅度超前發(fā)展。另一方面，就三柵FinFET而言，由 于Fin體的三個(gè)面都受到柵電極的控制，理應(yīng)具有更強(qiáng)的短溝道控制能力，因此Fin體的 厚度可以與柵長(zhǎng)相當(dāng)或更大，即器件的(最小)特征尺寸仍然為柵長(zhǎng)，對(duì)微細(xì)加工水平?jīng)] 有提出超常的要求，因而與傳統(tǒng)CMOS工藝技術(shù)更為兼容。然而，理論和實(shí)驗(yàn)研究均表明， 在溝道摻雜濃度較高的情況下，三柵FinFET的確呈現(xiàn)了更為優(yōu)良的短溝道特性，但在溝 道為輕(無(wú))摻雜的情況下，三柵結(jié)構(gòu)與雙柵結(jié)構(gòu)相比并沒(méi)有明顯的改進(jìn)。而在納米尺度 情況下，為了避免雜質(zhì)數(shù)量離散引起的器件閾值電壓的分散，MOS器件不能釆用高摻雜的 溝道，即必須采用輕(無(wú))摻雜溝道。此外，在相同溝道面積的情況下，三柵結(jié)構(gòu)的器件 比雙柵結(jié)構(gòu)，甚至單柵結(jié)構(gòu)的器件占用更多的版圖面積。因此，綜合而言，雙柵FinFET 是更可取的新器件結(jié)構(gòu)。盡管目前看來(lái)雙柵FinFET比三柵FinFET更有希望成為下一代的集成電路器件，但在進(jìn)入實(shí)用化之前，必須解決一些關(guān)鍵的技術(shù)難題。超薄Fin體的加工就是最主要的難題之
一。目前所報(bào)導(dǎo)的實(shí)驗(yàn)制備技術(shù)均不能成為大生產(chǎn)技術(shù)。迄今所演示的Fin體的制作方法 通常是在光刻的基礎(chǔ)上再通過(guò)某種手段，如對(duì)光刻圖形進(jìn)行灰化(Ashing)等區(qū)理，以達(dá) 到圖形的進(jìn)一歩縮小。這種技術(shù)由于所形成圖形幾何尺寸的均勻性和重復(fù)性很差，不能用 于電路的制作。側(cè)墻圖形轉(zhuǎn)移技術(shù)(spacer image transfer)雖然是一種簡(jiǎn)易的納米尺 度加工技術(shù)，可用來(lái)制作單個(gè)器件，但這種技術(shù)會(huì)產(chǎn)生眾多的寄生圖形，因而不能用于電 路的制作。發(fā)明內(nèi)容本發(fā)明的目的是提供一種鰭形場(chǎng)效應(yīng)晶體管的制備方法，該方法利用外延工藝形成超 薄Fin體。本發(fā)明的上述目的是通過(guò)如下技術(shù)方案來(lái)實(shí)現(xiàn)的 一種利用外延工藝制備鰭形場(chǎng)效應(yīng)晶體管的方法，包括以下步驟1) 采用SOI晶片為襯底，首先在襯底表面生長(zhǎng)一層薄介質(zhì)層，然后光刻、刻蝕薄介 質(zhì)層和SOI的半導(dǎo)體膜層形成半導(dǎo)體條，并對(duì)半導(dǎo)體的中間部分進(jìn)行重?fù)诫s；2) 以該半導(dǎo)體條為襯底選擇外延生長(zhǎng)半導(dǎo)體材料，所述半導(dǎo)體條的底部和頂部均由 介質(zhì)覆蓋，在半導(dǎo)體條的兩側(cè)形成無(wú)摻雜的半導(dǎo)體膜；3) 腐蝕掉半導(dǎo)體條頂部的薄介質(zhì)層，顯露出半導(dǎo)體條自身的頂部。利用摻雜濃度不同造成的巨大腐蝕速度差，腐蝕掉半導(dǎo)體條中間的重?fù)诫s部分，留下半導(dǎo)體條兩側(cè)的半導(dǎo) 體膜和半導(dǎo)體條兩端的未摻雜區(qū)域；4) 以半導(dǎo)體條兩側(cè)的半導(dǎo)體膜作為超薄Fin體，生長(zhǎng)柵介質(zhì)層和控制柵，接著光刻和 刻蝕控制柵以形成柵電極圖形，之后進(jìn)行控制柵和源、漏區(qū)域的摻雜；5) 最后是常規(guī)的CMOS后道工序，包括生長(zhǎng)鈍化層和形成過(guò)孔以及金屬化等。 在本制備方法中，所述歩驟l)中對(duì)半導(dǎo)體條進(jìn)行離子注入摻雜，注入能量為20KeV—50 KeV,注入劑量為(4 10) xl0'4 cm—2。在本制備方法中，在所述步驟2)中所述外延生長(zhǎng)的半導(dǎo)體膜為硅膜或鍺硅合金膜。 在本制備方法中，在所述步驟2)中所述外延生長(zhǎng)的溫度低于800"C。 在本制備方法中，在所述歩驟2)中所述外延生長(zhǎng)的半導(dǎo)體膜的厚度10 nm 50nm之間。在本制備方法中，在所述歩驟3)中腐蝕半導(dǎo)體條中間部分的重慘雜硅所采用的腐蝕 溶液為氫氟酸、硝酸和乙酸混合物，配方為40%HF: 70%,:,:薩線C00H，以體積比1:3:8混合。
在本制備方法中，在所述歩驟4)中所述生長(zhǎng)柵介質(zhì)層的厚度為0.7 2納米之間。 本發(fā)明的優(yōu)點(diǎn)和積極效果FinFET中Fin體的厚度必須是柵長(zhǎng)的1/2 1/3,但是，每一代最新推出的先進(jìn)CMOS 技術(shù)的能加工的最小特征尺寸通常是柵的長(zhǎng)度，因此是不能滿足尺寸小得多的Fin體的加 工。在本發(fā)明提出的技術(shù)方案中，F(xiàn)in體的加工不受光刻和刻蝕技術(shù)水平的限制，使得 FinFET技術(shù)與主流CMOS技術(shù)完全兼容。其次，F(xiàn)in體的厚度由外延工藝決定，因此Fin 體厚度、Fin體形貌的均勻性都會(huì)有很大的提高和改善。再者，本發(fā)明潛在地還可用來(lái)制 備各種新型器件，如SiGeFinFET，或其它化合物半導(dǎo)體FinFET等。


圖1所示本發(fā)明工藝歩驟1中襯底材料為SOI晶片。圖2為本發(fā)明工藝歩驟1中形成半導(dǎo)體條的示意圖。其中，圖的右側(cè)部分為該半導(dǎo)體條的立體圖；圖3為本發(fā)明工藝歩驟1中對(duì)半導(dǎo)體條中間部分進(jìn)行重?fù)诫s的示意圖。其中，圖的右側(cè)部分為重?fù)诫s后的半導(dǎo)體條的立體圖；圖4所示本發(fā)明的工藝歩驟2。其中，圖的右側(cè)部分為兩側(cè)形成無(wú)摻雜半導(dǎo)體外延層 的半導(dǎo)體條的立體圖；圖5所示本發(fā)明的工藝歩驟3。其中，圖的右側(cè)部分為兩側(cè)形成無(wú)摻雜半導(dǎo)體外延層 的半導(dǎo)體條的立體圖；圖6為本發(fā)明的工藝歩驟4中二氧化硅生長(zhǎng)的示意圖；圖7為本發(fā)明的工藝步驟4中柵電極和圖形加工的示意圖。其中，圖的右側(cè)部分為鰭 形場(chǎng)效應(yīng)品體管器件的平面示意圖。
具體實(shí)施例方式下面的具體實(shí)施例有助于理解本發(fā)明的特征和優(yōu)點(diǎn)，但本發(fā)明的實(shí)施決不僅局限于所 述的實(shí)施例。本發(fā)明制備方法的一具體實(shí)施例包括圖1至圖9所示的工藝步驟如圖1所示，所采用的襯底材料為硅SOI硅片。包括體硅區(qū)l、隱埋氧化層(BOX) 2和單晶硅膜3。如圖2所示，首先在表面生長(zhǎng)一層10 50 nm的薄氧化層4。生長(zhǎng)方法可以為下列方 法之一常規(guī)熱氧化、化學(xué)氣相淀積(CVD)、物理氣相淀積(PVD)等。然后進(jìn)行光刻和 干法刻蝕形成硅條5，硅條厚度可遠(yuǎn)大于柵長(zhǎng)，無(wú)需特別的微細(xì)加工技術(shù)。如圖3所示，對(duì)所形成的硅條5的中間部分，進(jìn)行氟化硼離子注入摻雜以形成犧牲層 6。注入劑量為lxl015cm-2，注入能量33KeV。然后900。C下，退火30分鐘。如圖4所示，在硅條5 (6)兩側(cè)進(jìn)行選擇外延生長(zhǎng)硅膜7。由于硅條的底部和頂部均 由介質(zhì)4和2覆蓋，因此可確保外延僅發(fā)生在硅條的兩個(gè)側(cè)面。外延層為無(wú)摻雜硅。如圖5所示，首先用BOE腐蝕掉硅條頂部的薄二氧化硅層4，然后用HF: HNO:,: CH3C00H =1: 3: 8的腐蝕液腐蝕掉硅條中間部分的高摻雜硅6，而留下外延層7和硅條5兩端的 未(輕)摻雜區(qū)域。所述外延層6的中間部分將成為器件的溝道區(qū)，所述硅條5兩端的區(qū) 域?qū)⒎謩e成為器件的源和漏區(qū)。如圖6所示，熱氧化生長(zhǎng)0.7 2納米的二氧化硅柵介質(zhì)層8，如圖7所示，淀積一 80 200納米厚的多晶硅層9,然后光刻和刻蝕形成柵電極(G 區(qū))。接著離子注入摻雜柵電極、源區(qū)和漏區(qū)。對(duì)n型器件，摻雜劑為砷、磷等V族元素， 對(duì)p型器件，摻雜劑為硼、鎵等III族元素。注入能量15 45KeV，注入劑量(1 10) xlO'W2。最后進(jìn)入常規(guī)CMOS后道工序，包括淀積一層200 500納米的磷硅玻璃層作為鈍化 層，通過(guò)光刻和刻蝕此鈍化層在源、漏和柵的接觸區(qū)丌接觸孔，以及淀積一層400 800 納米的金屬鋁膜并光刻和刻蝕形成金屬電極和互連線等，即制得FinFET晶體管。以上通過(guò)詳細(xì)實(shí)施例描述了本發(fā)明所提供的部分耗盡的SOI MOS晶體管的制備方法， 本領(lǐng)域的技術(shù)人員應(yīng)當(dāng)理解，在不脫離本發(fā)明實(shí)質(zhì)的范圍內(nèi)，可以對(duì)本發(fā)明做一定的變形 或修改；其制備方法也不限于實(shí)施例中所公開的內(nèi)容。
權(quán)利要求
1、一種利用外延工藝制備鰭形場(chǎng)效應(yīng)晶體管的方法，包括以下步驟1)采用SOI晶片為襯底，首先在襯底表面生長(zhǎng)一層薄介質(zhì)層，然后光刻、刻蝕薄介質(zhì)層和SOI的半導(dǎo)體膜層形成半導(dǎo)體條，并對(duì)半導(dǎo)體的中間部分進(jìn)行重?fù)诫s；2)以該半導(dǎo)體條為襯底選擇外延生長(zhǎng)半導(dǎo)體材料，所述半導(dǎo)體條的底部和頂部均由介質(zhì)覆蓋，在半導(dǎo)體條的兩側(cè)形成無(wú)摻雜的半導(dǎo)體膜；3)腐蝕掉半導(dǎo)體條頂部的薄介質(zhì)層，顯露出半導(dǎo)體條自身的頂部。利用摻雜濃度不同造成的巨大腐蝕速度差，腐蝕掉半導(dǎo)體條中間的重?fù)诫s部分，留下半導(dǎo)體條兩側(cè)的半導(dǎo)體膜和半導(dǎo)體條兩端的未摻雜區(qū)域；4)以半導(dǎo)體條兩側(cè)的半導(dǎo)體膜作為超薄Fin體，生長(zhǎng)柵介質(zhì)層和控制柵，接著光刻和刻蝕控制柵以形成柵電極圖形，之后進(jìn)行控制柵和源、漏區(qū)域的摻雜；5)最后是常規(guī)的CMOS后道工序，包括生長(zhǎng)鈍化層和形成過(guò)孔以及金屬化等。
2、 如權(quán)利要求1所述的利用外延工藝制備鰭形場(chǎng)效應(yīng)晶體管的方法，其特征在于在所述步驟l)中對(duì)半導(dǎo)體條進(jìn)行離子注入摻雜，注入能量為20KeV—50KeV,注入劑量 為(4 10) xlOM cm—2。
3、 如權(quán)利要求1所述的利用外延工藝制備鰭形場(chǎng)效應(yīng)晶體管的方法，其特征在于 在所述歩驟2)中所述外延生長(zhǎng)的半導(dǎo)體膜為硅膜或鍺硅合金膜。
4、 如權(quán)利要求1或3所述的利用外延工藝制備鰭形場(chǎng)效應(yīng)晶體管的方法，其特征在 于在所述步驟2)中所述外延生長(zhǎng)的溫度低于800"C。
5、 如權(quán)利要求3所述的利用外延工藝制備鰭形場(chǎng)效應(yīng)晶體管的方法，其特征在于 在所述步驟2)中所述外延生長(zhǎng)的半導(dǎo)體膜的厚度IO nm 50nm之間。
6、 如權(quán)利要求1所述的利用外延工藝制備鰭形場(chǎng)效應(yīng)晶體管的方法，其特征在于 在所述步驟3)中腐蝕半導(dǎo)體條中間部分的重?fù)诫s硅所釆用的腐蝕溶液為氫氟酸、硝酸和 乙酸混合物，配方為40。/。HF: 70%HNO:i: 100%CH3C00H，以體積比1:3:8混合。
7、 如權(quán)利要求1所述的利用外延工藝制備鰭形場(chǎng)效應(yīng)晶體管的方法，其特征在于 在所述步驟4)中所述生長(zhǎng)柵介質(zhì)層的厚度為0.7-2納米之間。
全文摘要
本發(fā)明提供一種利用選擇外延工藝制備鰭形場(chǎng)效應(yīng)晶體管的方法，屬于半導(dǎo)體集成電路制造技術(shù)領(lǐng)域。該方法采用SOI晶片為襯底，首先在襯底表面生長(zhǎng)一層薄介質(zhì)層，然后進(jìn)行光刻和刻蝕薄介質(zhì)層和SOI的半導(dǎo)體膜層形成半導(dǎo)體條，對(duì)該半導(dǎo)體條的中間部分進(jìn)行重?fù)诫s；然后以半導(dǎo)體條為襯底選擇外延生長(zhǎng)半導(dǎo)體膜，在半導(dǎo)體條的兩側(cè)形成無(wú)摻雜半導(dǎo)體膜；腐蝕掉半導(dǎo)體條頂部的薄介質(zhì)層和半導(dǎo)體條中間的重?fù)诫s部分，留下半導(dǎo)體條兩側(cè)的半導(dǎo)體膜和半導(dǎo)體條兩端的未摻雜區(qū)域，以該半導(dǎo)體膜作為超薄Fin體，生長(zhǎng)柵介質(zhì)層和柵電極材料，制得超薄Fin體的鰭形場(chǎng)效應(yīng)晶體管。本發(fā)明Fin體的厚度由外延工藝決定，因此Fin體厚度、Fin體形貌的均勻性都會(huì)有很大的提高和改善。
文檔編號(hào)H01L21/70GK101131936SQ20071012215
公開日2008年2月27日 申請(qǐng)日期2007年9月21日 優(yōu)先權(quán)日2007年9月21日
發(fā)明者張盛東, 李定宇, 陳文新, 韓汝琦 申請(qǐng)人:北京大學(xué)