專利名稱：Cmos成像器的隔離工藝和結構的制作方法
技術領域：
本發(fā)明涉及半導體裝置領域，且明確地說，涉及高量子效率CMOS圖像傳感器。
背景技術：
CMOS成像器是此項技術中已知的。圖1中說明示范性CMOS傳感器像素四晶體管 (4T)單元10的半導體晶片片段的俯視圖。如下文將描述，CMOS傳感器像素單元10 包含處于襯底的下伏部分中的光生電荷聚集區(qū)域21。此區(qū)域21形成為栓式二極管ll(圖 2)。栓式光電二極管之所以被稱為"栓式"是因為當光電二極管完全耗盡時，光電二極 管中的電位被栓在恒定值。然而，應了解，CMOS傳感器像素單元IO可包含光電門或 其它圖像到電荷轉換裝置，來代替栓式光電二極管，作為光生電荷的初始聚集區(qū)域21。
圖1的CMOS圖像傳感器10具有轉移柵極30，其用于將電荷聚集區(qū)21中產(chǎn)生的 光電電荷轉移到浮動擴散區(qū)(感應節(jié)點)25。浮動擴散區(qū)25進一步連接到源極跟隨器 晶體管的柵極50。源極跟隨器晶體管將輸出信號提供到具有柵極60的行選擇存取晶體 管，所述柵極60用于對到達端子32的輸出信號進行選擇性地門控。具有柵極40的復 位晶體管將浮動擴散區(qū)25從柵極40與50之間的源極/漏極區(qū)處施加的電源電壓復位為 每次電荷從電荷聚集區(qū)21轉移之前指定的電荷電平。
圖2中說明圖1的示范性CMOS圖像傳感器10的沿著線2-2'截取的橫截面圖。電 荷聚集區(qū)21形成為栓式光電二極管11，其具有由p型層24、 n型區(qū)26和p型襯底20 形成的光敏或p-n-p結區(qū)。栓式光電二極管11包含兩個p型區(qū)20、 24，使得n型光電 二極管區(qū)26在栓電壓下完全耗盡。優(yōu)選具有n型導電性的摻雜雜質的源極/漏極區(qū)22(圖 1)提供在晶體管柵極40、 50、 60的任一側。鄰近于轉移柵極30的浮動擴散區(qū)25優(yōu)選 也為n型。
一般來說，在例如圖1-2的CMOS圖像傳感器單元10的CMOS圖像傳感器中，入 射光促使電子聚集在區(qū)26中。由具有柵極50的源極跟隨器晶體管產(chǎn)生的最大輸出信號 與將要從區(qū)26中提取的電子數(shù)目成比例。最大輸出信號隨著電子電容或區(qū)26獲取電子 的可接受性增加而增加。栓式光電二極管的電子容量通常取決于圖像傳感器的摻雜水平 和植入到有源層中的摻雜劑。
圖2還說明形成在襯底層20中的溝渠隔離區(qū)15，在所述襯底層20中形成電荷聚集
區(qū)21。襯底層20可以是提供在硅基底層上的外延層。通常使用常規(guī)STI工藝或通過使 用硅局部氧化(LOCOS)工藝而形成溝渠隔離區(qū)15。溝渠隔離區(qū)15在鄰近的像素之間 提供物理障壁，并幫助使像素彼此光學和電隔離。舉例來說，如圖2所示，溝渠隔離區(qū) 15提供像素區(qū)A的栓式光電二極管11與鄰近的像素區(qū)B的光敏元件的表面電隔離。
與上述溝渠隔離區(qū)15的形成相關聯(lián)的另一問題是，當離子植入在襯底中，接近溝 渠的底部17和邊緣或側壁16 (圖2)時，有源裝置區(qū)與溝渠之間的結處可能發(fā)生電流 泄漏。另外，沿著溝渠隔離區(qū)15的底部17和側壁16的主導性結晶平面具有比鄰近的 硅襯底高的硅密度，且因此沿著溝渠底部17和側壁16產(chǎn)生高密度捕集點。這些捕集點 通常不帶電，但當電子和空穴被捕集在捕集點中時變得帶電。由于沿著溝渠隔離區(qū)15 的底部17和側壁16形成的這些捕集點，接近和沿著溝渠底部17和側壁16的電流產(chǎn)生 可非常高，且可減少另外可從由光電裝置俘獲的光中獲得的光生電荷。從光電二極管耗 盡區(qū)內(nèi)部或附近的捕集點產(chǎn)生的電流還導致不合需要的暗電流。
在CMOS圖像傳感器制造過程中使光電二極管中的暗電流最小化比較重要。暗電流 通常歸因于栓式光電二極管11的電荷收集區(qū)21中的泄漏，這很大程度上取決于CMOS 圖像傳感器的摻雜植入條件。另外且如上文所解釋，光電二極管耗盡區(qū)內(nèi)部或附近的缺 陷和捕集點很大程度上影響所產(chǎn)生的暗電流的量值?？傊惦娏髟醋詮墓怆姸O管 耗盡區(qū)內(nèi)部或附近的捕集點產(chǎn)生的電流、硅/表面界面處的表面泄漏、由于耗盡區(qū)中的高 電場而由帶間隧道效應引發(fā)的載流子產(chǎn)生、來自光電二極管的橫向側壁的結泄漏，以及 來自隔離角落的泄漏(例如，由應力引發(fā)且由捕集輔助的隧道效應)。
CMOS成像器通常還因為不能完全收集和儲存區(qū)26中收集的電荷而遭受不良的信 噪比和不良的動態(tài)范圍。因為像素電信號的大小會由于光電陣列中光子聚集的緣故而非 常小，所以像素的信噪比和動態(tài)范圍應盡可能地高。
因此，需要一種改進的CMOS成像器，其展現(xiàn)出以下特性鄰近的像素傳感器單元 之間的像素間隔減小、串擾和溢出效應減少，以及暗電流減少且光電二極管電容增加。 還需要一種CMOS成像器的隔離區(qū)，且其(i)具有最小寬度以增加像素填充因數(shù)(像 素密度)，同時提供CMOS成像器的鄰近的像素的光敏元件之間的電和物理分離；(ii) 防止電流產(chǎn)生或電流泄漏；和(iii)為由光電二極管中的光吸收產(chǎn)生的電子返回像素傳 感器單元的光電二極管的電荷收集區(qū)充當反射性障壁。
還需要一種制造展現(xiàn)出這些改進的有源像素光電傳感器的方法，以及一種隔離技 術，其消除暗電流并減少CMOS成像器的鄰近的像素傳感器單元之間的串擾。
發(fā)明內(nèi)容
在一個方面，本發(fā)明提供一種代替像素傳感器單元的隔離區(qū)而形成的第一導電類型 的障壁植入?yún)^(qū)，其提供CMOS成像器的鄰近的像素傳感器單元的光電傳感器的物理和電 隔離。所述障壁植入?yún)^(qū)包括具有第一寬度的第一區(qū)和位于所述第一區(qū)下方并具有大于所 述第一寬度的第二寬度的第二區(qū)。所述第一區(qū)與CMOS成像器的像素傳感器單元的鄰近 的光電二極管的第二導電類型的摻雜區(qū)橫向隔開。第一區(qū)具有小于約0.4微米，優(yōu)選小 于約0.2微米的寬度，這在鄰近的像素單元的元件之間，例如在鄰近的像素單元的光電 傳感器之間提供最小間隔，并改進CMOS成像器的像素密度。
障壁植入?yún)^(qū)的第二區(qū)位于第一區(qū)下方并與其接觸，且具有大于第一寬度的寬度，為 約0.6到約1.2微米，更優(yōu)選為約0.8微米。通過在襯底表面下方以不同能量和摻雜水平 引導第一導電類型的多個植入物而形成障壁植入?yún)^(qū)的第一和第二區(qū)。
在另一方面，本發(fā)明提供一種在CMOS成像器的襯底表面下方以及像素傳感器單元 的鄰近的光電傳感器附近形成障壁植入?yún)^(qū)的方法。所述障壁植入?yún)^(qū)是通過以下步驟而形 成(i)在襯底表面下方引導第一植入物以形成具有第一寬度的第一植入?yún)^(qū)，所述第一 寬度小于約0.4微米，優(yōu)選小于約0.2微米；以及(ii)在第一植入?yún)^(qū)下方引導第二植入 物以形成第二植入?yún)^(qū)，所述第二植入?yún)^(qū)具有第二寬度，所述第二寬度為約0.6到約1.2 微米，更優(yōu)選為約0.8微米。
從結合附圖和所說明的本發(fā)明示范性實施例提供的以下具體實施方式
中，將更加了 解本發(fā)明的這些和其它特征及優(yōu)點。
圖1是示范性常規(guī)CMOS圖像傳感器像素的俯視平面圖。 圖2是圖1的CMOS圖像傳感器沿著線2-2'截取的示意橫截面圖。 圖3是CMOS圖像傳感器像素的示意橫截面圖，其說明制造根據(jù)本發(fā)明的障壁植入 區(qū)并處于初始處理階段。
圖4是圖3的CMOS圖像傳感器片段的示意橫截面圖，其處于圖3所示的處理階段
之后的處理階段并根據(jù)本發(fā)明的一實施例。
圖5是圖3的CMOS圖像傳感器像素的示意橫截面圖，其處于圖4所示的處理階段 之后的處理階段。
圖6是圖3的CMOS圖像傳感器像素的示意橫截面圖，其處于圖5所示的處理階段 之后的處理階段。
圖7是圖3的CMOS圖像傳感器像素的示意橫截面圖，其處于圖6所示的處理階段
之后的處理階段。
圖8是圖3的CMOS圖像傳感器像素的示意橫截面圖，其處于圖7所示的處理階段 之后的處理階段。
圖9是圖3的CMOS圖像傳感器像素的示意橫截面圖，其處于圖8所示的處理階段 之后的處理階段。
圖IO是說明并入有根據(jù)本發(fā)明制造的CMOS圖像傳感器的計算機處理器系統(tǒng)的示意圖。
具體實施例方式
在以下具體實施方式
中，參看附圖，附圖形成本文的一部分且附圖中以說明的方式 展示可實施本發(fā)明的特定實施例。充分詳細地描述這些實施例以使所屬領域的技術人員 能夠實施本發(fā)明，且應了解，可利用其它實施例，且可在不脫離本發(fā)明的精神和范圍的 情況下作出結構、邏輯和電氣方面的改變。
術語"晶片"和"襯底"應理解為基于半導體的材料，其包含硅、絕緣物上硅(SOI) 或藍寶石上硅(SOS)技術、摻雜和未摻雜的半導體、由基底半導體基礎結構支撐的外
延硅層，以及其它半導體結構。此外，以下描述內(nèi)容中當參考"晶片"或"襯底"時，
可能己利用先前工藝步驟在基底半導體結構或基礎結構中或上方形成區(qū)或結。另外，半 導體不需要基于硅，而是可基于硅-鍺、絕緣物上硅、藍寶石上硅、鍺或砷化鎵，或其它
半導體材料。
術語"像素"表示含有用于將電磁輻射轉換為電信號的光電傳感器和晶體管的圖片 元素單位單元。出于說明目的，圖中以及本文的描述內(nèi)容中說明了代表性像素的若干部 分，且通常成像器中所有成像器像素的制造將以類似方式同時進行。
術語"最小程度隔開"是指根據(jù)本發(fā)明實施例彼此隔開的至少兩個鄰近的像素之間
的最小距離。出于本發(fā)明的目的，術語"最小程度隔開"是指小于約0.4微米，優(yōu)選小 于約0.2微米的距離。
現(xiàn)參看附圖，其中相似元件由相似的參考標號表示。圖3-9說明形成障壁植入?yún)^(qū)200 的方法的示范性實施例，所述障壁植入?yún)^(qū)200位于襯底110的表面下方并鄰近于鄰近的 四晶體管(4T)像素傳感器單元100、 100a (圖9)的形成為光電二極管188、 188a的 光電傳感器的電荷收集區(qū)126、 126a。如下文詳細解釋，通過在p型外延(epi)層110a 的表面下方以不同能量和/或劑量植入第一導電類型的摻雜劑以形成具有第一寬度的第 一植入?yún)^(qū)199和具有大于第一寬度的第二寬度的第二植入?yún)^(qū)299,來形成障壁植入?yún)^(qū)200。第二植入?yún)^(qū)299位于第一植入?yún)^(qū)下方并將第一植入?yún)^(qū)連接到P+襯底110b的上表面， 因此在鄰近的像素之間提供減少的串擾并提供減少的溢出效應。
應注意，盡管下文將結合在四晶體管(4T)像素單元中的使用來描述本發(fā)明，但本 發(fā)明也適用于任何CMOS成像器，包含(例如)三晶體管(3T)單元，其與4T單元的 不同之處在于省略了一個電荷轉移晶體管；且適用于具有四個以上晶體管的像素單元。
圖3-9說明沿著一橫截面圖的襯底110，所述橫截面圖是與圖2中相同的視圖。出 于示范性目的，圖3-9將襯底IIO說明為包括由基底半導體支撐的外延層。如果需要？+ 外延襯底層，那么在高度摻雜的P+襯底110b上形成p型外延(epi)層110a (圖3)， 如圖3中所說明。p型外延層110a可形成為約2微米到約12微米，更優(yōu)選為約2微米 到約7微米的厚度，且可具有每cmS約lxlO"到約5xlO"個原子，更優(yōu)選每cr^約5 xlO"到約5xlO"個原子的范圍內(nèi)的摻雜劑濃度。P+襯底110b是高度摻雜的襯底，其 電阻率為約O.OOlQ-cm到約1Q-cm，更優(yōu)選為約O.OlQ-cm到約O.lQ-cm。
圖3還說明形成在p型外延層110a上的多層轉移柵極堆疊130、 130a，每個轉移柵 極堆疊分別對應于第一和第二鄰近的像素區(qū)A和B。轉移柵極堆疊130的元件類似于轉 移柵極堆疊130a的元件，且因此為了簡單起見，下文僅提供對柵極堆疊130的元件的 描述。
轉移柵極堆疊130包括p型外延層110a上生長或沉積的硅氧化物的第一柵極氧化 物層131、摻雜的多晶硅或其它合適的導體材料的導電層132，和第二絕緣層133，所述 第二絕緣層133可由(例如)硅氧化物(二氧化硅)、氮化物(氮化硅)、氧氮化物(氧 氮化硅)、ON (氧化物-氮化物)、NO (氮化物-氧化物)或ONO (氧化物-氮化物-氧化 物)形成。第一和第二絕緣層131、 133以及導電層132可通過常規(guī)沉積和蝕刻方法形 成，例如毯覆式化學汽相沉積(CVD)或等離子增強型化學汽相沉積(PECVD)，隨后 (尤其是)進行圖案化蝕刻。
若需要，硅化物層(未圖示)也可形成在多層柵極堆疊130中，處于導電層132與 第二絕緣層133之間。有利的是，成像器電路設計中的所有其它晶體管的柵極結構可具 有這一額外形成的硅化物層。此硅化物層可以是硅化鈦、硅化鎢、硅化鈷、硅化鉬或硅 化鉭。所述硅化物層還可以是例如TiN/W或WNX/W的障壁層/耐火金屬，或者其可完 全由WNx形成。
現(xiàn)參看圖4。在形成柵極堆疊130、 130a之后，在圖3的結構上形成第一光致抗蝕
劑層167達到約l，OOO埃到約50,000埃的厚度。在鄰近像素之間的p型外延層110a的
區(qū)域IOI (圖4)(該處根據(jù)本發(fā)明實施例將形成第一植入?yún)^(qū))上，將第一光致抗蝕劑層
167圖案化以獲得第一開口 168。如圖4中所說明，將第一光致抗蝕劑層167圖案化， 使得在第一開口 168的一側，光致抗蝕劑層167在第一和第二像素區(qū)A和B中的每一者 內(nèi)延伸距離"W!/2"。優(yōu)選的是，距離W!小于約0.4微米，更優(yōu)選小于約0.2微米，其 表示第一植入?yún)^(qū)199 (圖6)的寬度W"
接著，圖4的結構經(jīng)受以第一導電類型的摻雜劑進行的第一摻雜劑植入169(圖5)， 所述第一導電類型出于示范性目的為p型。以此方式，p型離子通過開口 168被植入并 進入p型外延層110a的區(qū)域101中，以形成第一 p型阱區(qū)199 (或第一植入?yún)^(qū)199)， 如圖6中所說明。第一p型阱區(qū)199在p型外延層110a的表面llla下方延伸，并位于 襯底110的將要形成兩個鄰近的光電二極管的鄰近的有源區(qū)域A和B附近，如下文將描 述。第一p型阱區(qū)199進入襯底IIO中的深度(展示為厚度Tt (圖6))為約0.5微米到 約2微米，更優(yōu)選為約l微米。
執(zhí)行摻雜劑植入169以將p型離子(例如，硼或銦)植入到p型外延層110a的區(qū) 域101中，以形成第一p型阱區(qū)199 (圖6)?？梢?0keV到約1 MeV，更優(yōu)選為約100 keV到約500 keV的能量執(zhí)行離子植入169。第一p型阱區(qū)199中的植入物劑量在每平 方厘米約5 x 1()U到約5 x 1013個原子的范圍內(nèi)，且優(yōu)選在每平方厘米約1 x 1012到約5 x 1012個原子的范圍內(nèi)。若需要，可使用多種植入物來調整第一p型阱區(qū)199的輪廓。另 外，形成第一p型阱區(qū)199的植入物或多個植入物可成某一角度，或結合至少一個成某
一角度的植入物而使用。
形成如圖6所示的第一p型阱區(qū)199之后，通過例如氧等離子體的常規(guī)技術去除第 一圖案化光致抗蝕劑167。圖6中描繪此時的結構。
以第一導電類型(其出于示范性目的為p型)的摻雜劑進行第二掩蔽摻雜劑植入， 以將離子植入處于第一 p型阱區(qū)199正下方并與其接觸的襯底區(qū)域中，并形成第二 p型 阱區(qū)299，如圖8中所說明。為此，將具有約13,000埃到約IOO，OOO埃的厚度的第二光 致抗蝕劑層267 (圖7)形成在圖6的結構上，并經(jīng)圖案化以獲得第二開口 268，如圖7 所示。如圖7中所說明，將第二光致抗蝕劑層267圖案化，使得在第二開口 268的一個 側上，光致抗蝕劑層267在第一和第二像素區(qū)A和B中的每一者內(nèi)延伸距離"W2/2"。 優(yōu)選的是，距離W2為約0.6微米到約1.2微米，更優(yōu)選為約0.8微米，且表示第二植入 區(qū)299 (圖8)的上部寬度W2。如圖所示，開口 268的寬度\￥2寬于開口 168的寬度W"
進行第二摻雜劑植入269以將p型離子(例如，硼或銦)植入到p型外延層110a 的區(qū)域102中，以形成第二p型阱區(qū)299 (圖8)?？赏ㄟ^將襯底110放置在離子植入器
中并通過開口 268植入適當?shù)膒型摻雜劑離子來進行第二摻雜劑植入269?？梢?0keV
到約3 MeV，更優(yōu)選約200 keV到約1.5 MeV的能量進行離子植入269。第二 p型阱區(qū) 299中的植入物劑量可與第一p型阱區(qū)199中的植入物劑量相同或不同。僅出于示范性 目的，第二 p型阱區(qū)299中的植入物劑量在每平方厘米約5 x 1()H到約5 x 1013個原子的 范圍內(nèi)，且優(yōu)選在每平方厘米約1 x 1012到約5 x 1012個原子的范圍內(nèi)。如果需要，可使 用多種植入物來修整第二p型阱區(qū)299的輪廓。另外，形成第二p型阱區(qū)299的植入物 或多種植入物可成某一角度，或結合至少一個成某一角度的植入物而使用。
如圖8中所說明并根據(jù)示范性實施例，第二p型阱區(qū)299具有梯形橫截面，其上部 寬度W2為約0.6到約1.2微米，更優(yōu)選為約0.8微米，且下部寬度W3為約0.8到約1.4 微米，更優(yōu)選為約1.0微米。然而，本發(fā)明也涵蓋具有例如(尤其是)矩形形狀的其它 各種橫截面形狀的第二p型阱區(qū)299。第二p型阱區(qū)299進入襯底110中的深度(由厚 度T2指示(圖8))為約1.5到約12微米，更優(yōu)選為約5微米。
第二慘雜劑植入269 (圖7)之后，通過例如氧等離子體的常規(guī)技術去除第二光致 抗蝕劑層267。圖8中描繪此時的結構。
現(xiàn)參看圖9，接著在本發(fā)明的障壁植入隔離區(qū)200的第二 p型植入?yún)^(qū)199、 299附近 形成四晶體管(4T)像素傳感器單元100、 100a的光電二極管188、 188a的元件。盡管 下文將參看作為光敏元件的光電二極管來描述本發(fā)明，但本發(fā)明不限于此示范性實施 例，且涵蓋在例如(尤其是)光電導體和光電門的各種光敏元件鄰近處形成植入?yún)^(qū)200。
根據(jù)本發(fā)明示范性實施例，光電二極管188、 188a中的每一者分別是由區(qū)124、 124a、 p型外延層110a和區(qū)126、 126a形成的p-n-p光電二極管。通過將第二導電類型(其出 于示范性目的為n型)的摻雜劑植入處于鄰近像素單元的有源區(qū)域A和B正下方并鄰近 于障壁植入?yún)^(qū)200的襯底區(qū)域中來形成n型區(qū)126、 126a (圖9)。如圖9所示，n型區(qū) 126、 126a與第一p型阱區(qū)199在水平方向上隔開約10到約20 mn的距離"d2"。盡管 圖9說明n型區(qū)126、 126a與第一p型阱區(qū)199略微隔開，但本發(fā)明不限于此實施例， 且還涵蓋在第一p型阱區(qū)199鄰近處并至少一側接觸第一p型阱區(qū)199而形成n型區(qū)126、
126a。
此外，盡管圖9說明n型區(qū)126、 126a與第二p型阱區(qū)299在垂直方向上略微隔開 約100到約500nm，更優(yōu)選約300 nm的距離"d!"，但本發(fā)明還涵蓋第二 p型阱區(qū)299 在至少一個方向上(例如，在垂直方向上)或在垂直和水平兩個方向上接觸n型區(qū)126、 126a的實施例。
植入的n摻雜區(qū)126、 126a形成用于收集光生電子的光敏電荷儲存區(qū)。可通過將襯
底110放置在離子植入器中并以20 keV到500 keV的能量將適當?shù)膎型摻雜劑離子植入
到襯底110中以形成n摻雜區(qū)126、 126a，來執(zhí)行離子植入?？刹捎美缟?、銻或磷的 n型摻雜劑。n摻雜區(qū)126、 126a(圖9)中的摻雜劑濃度在每cn^約1 x 1015到約1 x io18 個原子的范圍內(nèi)，且優(yōu)選在每cmS約5xiO"到約5xi(^個原子的范圍內(nèi)。若需要，可 使用多種植入物來調整n摻雜區(qū)126、 126a的輪廓。形成區(qū)126、 126a的植入物也可為 成某一角度的植入物，其通過使植入物的方向朝柵極堆疊130、 130a成某一角度而形成。
以第一導電類型(其出于示范性目的為p型)的摻雜劑執(zhí)行另一摻雜劑植入，使得 將p型離子植入到處于植入的n型區(qū)126、 126a上方并在轉移柵極130、 130a與障壁植 入?yún)^(qū)200之間的襯底區(qū)域中，以形成現(xiàn)在完成的光電二極管188、 188a(圖9)的p型 栓表面層124、 124a。
也通過以第一導電類型(其出于示范性目的為p型)的摻雜劑執(zhí)行摻雜劑植入，使 得將p型離子植入到處于植入的n型區(qū)126、 126a上方并在轉移柵極130、 130a與障壁 植入?yún)^(qū)200之間的襯底區(qū)域中，來形成p型栓表面層124、 124a。
圖9還說明n型浮動擴散區(qū)129、 129a，其位于多層柵極堆疊130、 130a鄰近處并 與p-n-p光電二極管188、 188a的n型摻雜區(qū)126、 126a相對。以此方式，多層轉移柵 極堆疊130、 130a將聚集在光電二極管188、 188a的電荷收集區(qū)126、 126a中的電荷轉 移到浮動擴散區(qū)129、 129。
鄰近n型區(qū)126、 126a的圖9的障壁植入隔離區(qū)200充當由p-n-p光電二極管188、 188a的n摻雜區(qū)126、 126a中的光產(chǎn)生的電子的反射性障壁。當具有光子形式的光輻射 照射光點區(qū)126、 126a時，光子能量轉換到電子，所述電子儲存在n摻雜區(qū)126、 126a 中。光的吸收產(chǎn)生電子空穴對。對于p阱或p型外延層中的n摻雜的光點的情況來說， 儲存的是電子。對于n阱中的p慘雜的光點的情況來說，儲存的是空穴。因此，在p型 外延層110a中形成有n溝道裝置的上述示范性實施例中，儲存在n摻雜光點區(qū)126、126a 中的載流子是電子。障壁植入隔離區(qū)200的作用是通過形成修改能帶圖的濃度梯度來減 少對襯底IIO的載流子損耗，并用于使電子朝n摻雜的光點區(qū)126、 126a反射回去，借 此減少鄰近的像素傳感器單元之間的串擾。
除了提供對由電荷收集區(qū)中的光產(chǎn)生的電子的反射性障壁外，障壁植入隔離區(qū)200 還提供光電傳感器間的隔離，例如p-n-p光電二極管188與位于障壁植入?yún)^(qū)200的另一 側的鄰近光電二極管(例如，鄰近的p-n-p光電二極管188a)的隔離。
除了提供障壁區(qū)和光電傳感器間的隔離外，障壁植入隔離區(qū)200還消除淺溝渠隔離 區(qū)的形成，且因此消除沿著此類淺溝渠隔離區(qū)的底部形成捕集點。由于消除沿著溝渠隔
離區(qū)的底部形成這些捕集點，所以減少了暗電流的產(chǎn)生和泄漏。障壁植入?yún)^(qū)200還將p
型外延層110a "上鉤"到P+襯底110b以使串擾最小化，并允許改進像素比例縮放。
像素傳感器單元IOO、 100a的剩余裝置也是通過眾所周知的方法形成的，所述剩余 裝置包含與各自柵極40、 50和60以及所述柵極的任一側上的源極/漏極區(qū)相關聯(lián)的圖I 所示的復位晶體管、源極跟隨器晶體管和行選擇晶體管。也可使用常規(guī)處理步驟來形成 觸點和布線以連接柵極線，和像素單元IOO、 100a中的其它連接。舉例來說，可用(例 如)二氧化硅、BSG、 PSG或BPSG的鈍化層覆蓋整個表面，所述鈍化層經(jīng)CMP平面 化和蝕刻以形成接觸孔，所述接觸孔接著經(jīng)金屬化以(視需要)提供到達復位柵極、轉 移柵極和其它像素柵極結構的觸點。針對其它電路結構的常規(guī)多層導體和絕緣體也可用 于使像素傳感器單元的結構互連。
圖10中說明典型的具有連接的CMOS成像器642的基于處理器的系統(tǒng)600，所述 CMOS成像器642具有根據(jù)本發(fā)明構造的像素?；谔幚砥鞯南到y(tǒng)是具有可包含CMOS 圖像傳感器的數(shù)字電路的示范性系統(tǒng)。此類系統(tǒng)可包含(不限于)計算機系統(tǒng)、相機系 統(tǒng)、掃描儀、機器視覺、車輛導航、視頻電話、監(jiān)視系統(tǒng)、自動對焦系統(tǒng)、星象跟蹤儀 系統(tǒng)、運動檢測系統(tǒng)、圖像穩(wěn)定化系統(tǒng)以及用于高清晰度電視的數(shù)據(jù)壓縮系統(tǒng)，所有這 些均可利用本發(fā)明。
舉例來說，基于處理器的系統(tǒng)(例如，計算機系統(tǒng)) 一般包括中央處理單元(CPU) 644 (例如，微處理器)，其通過總線652與輸入/輸出(I/O)裝置646通信。CMOS圖 像傳感器642也通過總線652與系統(tǒng)通信。計算機系統(tǒng)600還包含隨機存取存儲器 (RAM) 648，且在計算機系統(tǒng)的情況下可包含例如軟盤驅動器654和光盤(CD) ROM 驅動器656或快閃存儲卡657的外圍裝置，其也通過總線652與CPU644通信。還可能 需要將處理器654、 CMOS圖像傳感器642和存儲器648集成在單個IC芯片上。
盡管已參考將光電傳感器形成為具有形成在p型障壁植入?yún)^(qū)200鄰近處的n型電荷 收集區(qū)126、 126a的鄰近像素單元的p-n-p光電二極管(例如，p-n-p光電二極管188、 188a (圖9))來描述以上實施例，但必須了解，本發(fā)明不限于此實施例。因此，本發(fā)明 同樣適用于包含包括形成在n型障壁植入?yún)^(qū)鄰近處的p型電荷收集區(qū)的n-p-n光電二極 管的其它光電傳感器、光電門和其它類型的光電傳感器。當然，所有結構的摻雜劑和導 電類型將隨著對應于PMOS晶體管的轉移柵極而相應地變化。此外，盡管上文已參考 p-n-p光電二極管來描述本發(fā)明實施例，但本發(fā)明也適用于n-p或p-n光電二極管。
另外且如上文所述，盡管已參考僅形成將鄰近的像素傳感器單元的光敏元件的電荷
收集區(qū)隔離的一個障壁植入隔離區(qū)200來描述本發(fā)明，但本發(fā)明還涵蓋形成位于襯底上
的各個位置以隔離像素的多個此類障壁植入?yún)^(qū)。此外，盡管上文已參考用于四晶體管
(4T)像素單元中的轉移晶體管連接部分的轉移柵極來描述本發(fā)明，但本發(fā)明也適用于 (尤其是)五晶體管(5T)像素單元、六晶體管(6T)像素單元或三晶體管(3T)單元。 以上描述和附圖僅應視為說明實現(xiàn)本發(fā)明的特征和優(yōu)點的示范性實施例?？稍诓幻?離本發(fā)明精神和范圍的情況下對特定工藝條件和結構作出修改和替代。因此，本發(fā)明不 應認為受以上描述和圖式限制，而是僅由所附權利要求書的范圍限定。
權利要求
1.一種像素結構，其包括襯底；第一導電類型的隔離區(qū)，其位于所述襯底的表面下方，所述植入?yún)^(qū)包括具有不同寬度的至少兩個植入隔離區(qū)；以及至少一個光電傳感器，其具有形成在所述植入隔離區(qū)鄰近處的第二導電類型的電荷收集區(qū)。
2. 根據(jù)權利要求l所述的像素結構，其中所述光電傳感器是光電二極管。
3. 根據(jù)權利要求l所述的像素結構，其中所述光電傳感器是光電導體。
4. 根據(jù)權利要求l所述的像素結構，其中所述光電傳感器是光電門。
5. 根據(jù)權利要求1所述的像素結構，其中所述像素包括兩個光電傳感器，每個光電傳 感器設置在所述植入?yún)^(qū)的相對側上并鄰近所述植入?yún)^(qū)。
6. 根據(jù)權利要求1所述的像素結構，其中所述襯底進一步包括襯底層上方的摻雜外延 層，且其中所述植入?yún)^(qū)提供在所述摻雜外延層內(nèi)。
7. 根據(jù)權利要求6所述的像素結構，其中所述植入?yún)^(qū)包括位于所述摻雜外延層的上表 面下方的第一植入隔離區(qū)，所述第一植入隔離區(qū)具有第一寬度，以及位于所述第一 植入隔離區(qū)下方并與其接觸的第二植入隔離區(qū)，所述第二植入隔離區(qū)具有大于所述 第一寬度的第二寬度。
8. 根據(jù)權利要求7所述的像素結構，其中所述第一寬度小于約0.4微米。
9. 根據(jù)權利要求8所述的像素結構，其中所述第一寬度小于約0.2微米。其中所述第二寬度為約0.6到約1.2微米。其中所述第二寬度為約0.8微米。 其中所述第一植入隔離區(qū)具有約0.5到約2.0微根據(jù)權利要求8所述的像素結構，
10. 根據(jù)權利要求7所述的像素結構，
11. 根據(jù)權利要求io所述的像素結構
12. 根據(jù)權利要求7所述的像素結構， 其中所述第二植入隔離區(qū)具有約1.5到約2.0微米的厚度。
13. 根據(jù)權利要求12所述的像素結構,其中所述第一植入隔離區(qū)具有約1微米的厚度。
14. 根據(jù)權利要求7所述的像素結構: 其中所述第二植入隔離區(qū)具有約1.5到約12.0微米的厚度。
15. 根據(jù)權利要求14所述的像素結構,其中所述第二植入隔離區(qū)具有約5微米的厚度。
16. 根據(jù)權利要求7所述的像素結構， 其中所述第二植入隔離區(qū)具有梯形橫截面。
17. 根據(jù)權利要求7所述的像素結構， 其中以每平方厘米約5 x 10"到約5 x 1013個原 子的摻雜劑濃度向所述第一植入隔離區(qū)摻雜p型摻雜劑。
18. 根據(jù)權利要求17所述的像素結構，其中以每平方厘米約1 x 1012到約5 x 1012個原 子的摻雜劑濃度向所述第一植入隔離區(qū)摻雜p型摻雜劑。
19. 根據(jù)權利要求7所述的像素結構，其中以每平方厘米約5 x 10"到約5 x 1013個原子的摻雜劑濃度向所述第二植入隔離區(qū)摻雜p型摻雜劑。
20. 根據(jù)權利要求19所述的像素結構，其中以每平方厘米約1 x 1(^到約5x 1012個原 子的摻雜劑濃度向所述第二植入隔離區(qū)摻雜p型摻雜劑。
21. 根據(jù)權利要求1所述的像素結構，其中所述植入隔離區(qū)位于形成在P+襯底上方的p 型外延層內(nèi)。
22. 根據(jù)權利要求21所述的像素結構，其中所述p型外延層形成為約2到約12微米的 厚度。
23. 根據(jù)權利要求22所述的像素結構，其中所述p型外延層形成為約2到約7微米的厚度。
24. 根據(jù)權利要求1所述的像素結構，其中所述第一導電類型是p型且所述第二導電類 型是n型。
25. 根據(jù)權利要求1所述的像素結構，其中所述第一導電類型是n型且所述第二導電類 型是p型。
26. 根據(jù)權利要求1所述的像素結構，其中所述光電傳感器是p-n-p光電二極管。
27. —種像素結構，其包括襯底；第一導電類型的植入?yún)^(qū)，其位于所述襯底的表面下方；以及 第一和第二光電傳感器，其形成在所述植入?yún)^(qū)鄰近處并在所述植入?yún)^(qū)的相對側 上，所述第一光電傳感器與所述第二光電傳感器隔開小于約0.4微米。
28. 根據(jù)權利要求27所述的像素結構，其中所述第一光電傳感器與所述第二光電傳感 器隔開小于約0.2微米。
29. 根據(jù)權利要求27所述的像素結構，其中所述植入?yún)^(qū)包括具有不同寬度的至少兩個 植入隔離區(qū)，所述至少兩個植入隔離區(qū)定位成彼此堆疊并彼此接觸。
30. —種形成在襯底中的隔離結構，其用于將第一像素傳感器單元與鄰近的第二像素傳 感器單元隔離，所述隔離結構包括第一導電類型的第一植入?yún)^(qū)，其在襯底的上表面下方延伸，所述第一導電類型與 第二導電類型互補，第一和第二電荷收集區(qū)分別對應于所述第一和第二像素傳感器 單元，所述第一植入?yún)^(qū)具有第一寬度；以及第二植入?yún)^(qū)，其位于所述第一植入?yún)^(qū)下方并與其接觸，所述第二植入?yún)^(qū)具有大于 所述第一寬度的第二寬度。
31. 根據(jù)權利要求30所述的隔離結構，其中所述第一寬度小于約0.4微米。
32. 根據(jù)權利要求30所述的隔離結構，其中所述第二寬度為約0.6到1.2微米。
33. 根據(jù)權利要求30所述的隔離結構，其中所述第一植入?yún)^(qū)具有約0.5到約2.0微米的 厚度。
34. 根據(jù)權利要求30所述的隔離結構，其中所述第二植入?yún)^(qū)具有約1.5到約12.0微米的厚度。
35. 根據(jù)權利要求34所述的隔離結構，其中所述摻雜外延層形成為約2到約12微米的 厚度。
36. 根據(jù)權利要求34所述的隔離結構，其中所述摻雜外延層形成為約2到約7微米的 厚度。
37. —種成像裝置，其包括第一像素單元的第一光電傳感器，所述第一光電傳感器包括形成在襯底中的第一導電類型的第一摻雜層，以及形成在所述第一摻雜層下方以用于聚集光生電荷的第 一電荷收集區(qū)，所述電荷收集區(qū)是第二導電類型；第二像素單元的第二光電傳感器，所述第二光電傳感器包括形成在所述襯底中的所述第一導電類型的第二摻雜層，以及形成在所述第二摻雜層下方以用于聚集光生 電荷的第二電荷收集區(qū)，所述電荷收集區(qū)是所述第二導電類型；以及所述第一導電類型的障壁植入?yún)^(qū)，其位于所述第一和第二光電傳感器兩者的鄰近 處，用于提供所述第一光電傳感器與所述第二光電傳感器的隔離，所述障壁植入?yún)^(qū) 包括具有不同寬度的至少兩個不同的隔離區(qū)。
38. 根據(jù)權利要求37所述的成像裝置，其中所述障壁植入隔離區(qū)包括具有小于約0.2 微米的第一寬度的第一隔離區(qū)，和位于所述第一隔離區(qū)下方并與其接觸且具有約 0.8微米的第二寬度的第二隔離區(qū)。
39. 根據(jù)權利要求38所述的成像裝置，其中以每平方厘米約5 x 1011到約5 x 1013個原 子的摻雜劑濃度向所述第一和第二隔離區(qū)中的每一者摻雜p型摻雜劑。
40. 根據(jù)權利要求39所述的成像裝置，其中以每平方厘米約1 x 1012到約5 x 1012個原 子的摻雜劑濃度向所述第一和第二隔離區(qū)中的每一者摻雜p型摻雜劑。
41. 根據(jù)權利要求38所述的成像裝置，其中所述第一和第二電荷收集區(qū)中的每一者鄰近形成在所述襯底上的轉移晶體管的各自柵極，所述轉移柵極將聚集在各自第一和 第二電荷收集區(qū)中的電荷轉移到所述第二導電類型的各自第一和第二摻雜區(qū)。
42. —種CMOS圖像傳感器，其包括p型外延層，其提供在P+襯底上；p型障壁植入隔離區(qū)，其形成在所述p型外延層內(nèi)；以及第一像素，其鄰近所述p型障壁植入?yún)^(qū)且包括第一光電傳感器；和第二像素，其 鄰近所述p型障壁植入?yún)^(qū)且包括第二光電傳感器，其中所述第一光電傳感器與所述 第二光電傳感器隔開小于約0.2微米。
43. 根據(jù)權利要求42所述的CMOS圖像傳感器，其中所述p型障壁植入?yún)^(qū)包括具有第 一寬度的第一 p型阱區(qū)和位于所述第一 p型阱區(qū)下方并與其接觸的第二 p型阱區(qū)， 所述第二p型阱區(qū)具有大于所述第一寬度的第二寬度。
44. 根據(jù)權利要求43所述的CMOS圖像傳感器，其中所述第一 p型阱區(qū)與所述p型外 延層的上表面接觸，且所述第二 p型阱區(qū)與所述P+襯底的上表面接觸。
45. 根據(jù)權利要求44所述的CMOS圖像傳感器，其中所述第一p型阱區(qū)具有約0.5到 約2.0微米的厚度。
46. 根據(jù)權利要求45所述的CMOS圖像傳感器，其中所述第二p型阱區(qū)具有約1.5到 約12.0微米的厚度。
47. —種CMOS成像器系統(tǒng)，其包括(i) 處理器；以及(ii) CMOS成像裝置，其耦合到所述處理器，所述CMOS成像裝置包括 形成在襯底中的第一導電類型的植入?yún)^(qū)，所述植入?yún)^(qū)包括具有不同寬度的至少兩個植入隔離區(qū)；以及至少兩個像素，其鄰近所述植入?yún)^(qū)，每個所述像素包括鄰近轉移晶體管的柵極的 光電二極管，每個所述光電二極管進一步包括所述第一導電類型的栓層，和位于所 述栓層下方的第二導電類型的摻雜區(qū)，所述摻雜區(qū)鄰近所述植入?yún)^(qū)。
48. 根據(jù)權利要求47所述的系統(tǒng)，其中每個所述光電二極管是p-n-p光電二極管。
49. 根據(jù)權利要求47所述的系統(tǒng)，其中所述至少兩個植入隔離區(qū)包括具有小于約0.2 微米的寬度的第一植入隔離區(qū)，和位于所述第一植入?yún)^(qū)下方并與其接觸的第二植入 隔離區(qū)。
50. 根據(jù)權利要求47所述的系統(tǒng)，其中所述至少兩個像素彼此隔開小于約0.2微米。
51. —種形成像素傳感器單元的方法，所述方法包括在襯底中提供第一導電類型的第一摻雜層；在所述摻雜層中形成至少一個障壁植入隔離區(qū)以隔離所述像素傳感器單元，所述 障壁植入隔離區(qū)包括具有第一寬度的第一阱區(qū)，和具有大于所述第一寬度的第二寬 度的第二阱區(qū)，所述第二阱區(qū)位于所述第一阱區(qū)下方并與其接觸；在所述第一摻雜層中形成第二導電類型的至少兩個電荷收集區(qū)，所述電荷收集區(qū) 鄰近所述障壁植入隔離區(qū)；以及在所述襯底中每個所述電荷收集區(qū)上方形成所述第一導電類型的至少兩個第二 摻雜層。
52. 根據(jù)權利要求51所述的方法，其中所述第一摻雜層是p型外延層。
53. 根據(jù)權利要求51所述的方法，其中所述第一阱區(qū)形成為小于約0.4微米的寬度。
54. 根據(jù)權利要求53所述的方法，其中所述第一阱區(qū)形成為小于約0.2微米的寬度。
55. 根據(jù)權利要求51所述的方法，其中所述第二阱區(qū)形成為約0.6到約1.2微米的寬度。
56. 根據(jù)權利要求55所述的方法，其中所述第二阱區(qū)形成為約0.8微米的寬度。
57. 根據(jù)權利要求51所述的方法，其中所述第一阱區(qū)形成為約0.5到約2微米的厚度。
58. 根據(jù)權利要求57所述的方法，其中所述第一阱區(qū)形成為約l微米的厚度。
59. 根據(jù)權利要求51所述的方法，其中所述第二阱區(qū)形成為約1.5到約12.0微米的厚 度。
60. 根據(jù)權利要求59所述的方法，其中所述第二阱區(qū)形成為約5微米的厚度。
61. 根據(jù)權利要求51所述的方法，其中以每平方厘米約5 x IO"到約5 x 1013個原子的 摻雜劑濃度向所述第一阱區(qū)摻雜p型摻雜劑。
62. 根據(jù)權利要求61所述的方法，其中以每平方厘米約1 x 10'2到約5 x 10'2個原子的 摻雜劑濃度向所述第一阱區(qū)摻雜p型摻雜劑。
63. 根據(jù)權利要求51所述的方法，其中以每平方厘米約5 x 1011到約5 x 1013個原子的 摻雜劑濃度向所述第二阱區(qū)摻雜p型摻雜劑。
64. 根據(jù)權利要求63所述的方法，其中以每平方厘米約1 x 1012到約5 x 1012個原子的 摻雜劑濃度向所述第二阱區(qū)摻雜摻雜劑。
65. 根據(jù)權利要求51所述的方法，其中像素傳感器單元彼此隔開小于0.4微米。
66. 根據(jù)權利要求65所述的方法，其中像素傳感器單元彼此隔開小于0.2微米。
67. —種形成成像裝置的最小程度隔開的像素單元的方法，所述方法包括通過在p型外延層內(nèi)植入p型離子而在所述p型外延層的表面下方形成植入?yún)^(qū)， 所述植入?yún)^(qū)由具有第一寬度的第一 p型阱區(qū)和具有大于所述第一寬度的第二寬度的第二p型阱區(qū)形成；以及在所述p型外延層的所述表面下方以及鄰近所述植入?yún)^(qū)處提供至少兩個像素單 元的光敏元件的至少兩個n型摻雜區(qū)。
68. 根據(jù)權利要求67所述的方法，其中所述p型外延層形成在P+襯底層上。
69. 根據(jù)權利要求68所述的方法，其中所述第一p型阱區(qū)形成在所述p型外延層的所 述表面下方，且其中所述第二 p型阱區(qū)形成在所述第一 p型阱區(qū)下方并與其接觸， 且與所述P+襯底層的上表面接觸。
70. 根據(jù)權利要求67所述的方法，其中所述第一p型阱區(qū)形成為小于約0.4微米的寬 度。
71. 根據(jù)權利要求67所述的方法，其中所述第二 p型阱區(qū)形成為約0.6到約1.2微米的寬度。
72. 根據(jù)權利要求67所述的方法，其中所述第一p型阱區(qū)形成為約0.5到約2微米的 厚度。
73. 根據(jù)權利要求67所述的方法，其中所述第二p型阱區(qū)形成為約1.5到約12.0微米的厚度。
74. —種形成用于隔離像素傳感器單元的隔離結構的方法，所述方法包括在摻雜襯底上提供外延層，所述外延層摻雜有第一導電類型的摻雜劑； 在所述外延層中用所述第一導電類型的摻雜劑進行多個植入，以形成具有至少第一摻雜隔離區(qū)和第二摻雜隔離區(qū)的植入隔離區(qū)，其中所述第二摻雜隔離區(qū)位于所述第一摻雜隔離區(qū)下方并與其接觸，所述第二摻雜隔離區(qū)具有第二寬度，所述第二寬度大于所述第一摻雜隔離區(qū)的第一寬度；以及在所述外延層中形成第二導電類型的光電傳感器的摻雜區(qū)，所述光電傳感器鄰近所述植入?yún)^(qū)。
75. 根據(jù)權利要求74所述的方法，其中所述第二摻雜隔離區(qū)的下部與所述摻雜襯底的 上表面接觸。
76. 根據(jù)權利要求74所述的方法，其中所述第一摻雜隔離區(qū)形成為小于約0.4微米的 寬度。
77. 根據(jù)權利要求74所述的方法，其中所述第一摻雜隔離區(qū)形成為小于約0.2微米的 寬度。
全文摘要
一種代替像素傳感器單元的隔離區(qū)而形成的第一導電類型的障壁植入?yún)^(qū)(199、299)，其提供CMOS成像器的鄰近像素傳感器單元的光敏元件(100、100a)的物理和電隔離。所述障壁植入?yún)^(qū)包括具有第一寬度的第一區(qū)(199)和具有大于所述第一寬度的第二寬度的第二區(qū)(299)，所述第二區(qū)(299)位于所述第一區(qū)(199)下方。所述第一區(qū)(199)與CMOS成像器的像素傳感器單元的鄰近光電二極管(100、100a)的第二導電類型的摻雜區(qū)(126、126a)橫向隔開。
文檔編號H01L27/146GK101180732SQ200680018139
公開日2008年5月14日 申請日期2006年5月24日 優(yōu)先權日2005年5月24日
發(fā)明者因納·帕特里克, 弗雷德里克·T·布雷迪 申請人:美光科技公司