專利名稱：具有不同阻擋特性的柵極電介質(zhì)的半導體器件的制作方法
具有不同阻擋特性的柵極電介質(zhì)的半導體器件
發(fā)明所屬之技術(shù)領(lǐng)域
本發(fā)明是大致有關(guān)制造包括集成電路的微結(jié)構(gòu)的領(lǐng)域，且尤有關(guān) 諸如場效應(yīng)晶體管的柵極介電層等的極薄介電層的形成。先前技術(shù)
目前，微結(jié)構(gòu)被整合到多種產(chǎn)品中。在這方面的一個例子是集成 電路的采用，而由于集成電路的較低成本及較高性能，集成電路被愈 來愈多地用于許多類型的器件，因而可對這些器件進行較佳的控制及 操作。由于經(jīng)濟上的理由，諸如集成電路等的微結(jié)構(gòu)之制造在每一代 新的微結(jié)構(gòu)出現(xiàn)在市場時，都要面對不斷地提高這些微結(jié)構(gòu)的性能之 工作。然而，這些經(jīng)濟上的限制不只要求提高器件的性能，而且也需 要縮小器件的尺寸，以便在每單位芯片面積中提供更多的集成電路功 能。因此，在半導體業(yè)中，要持續(xù)的努力，以便縮小特征組件的特征 尺寸。
在目前的技術(shù)中，這些組件的關(guān)鍵尺寸接近0. 05 ii m及甚至更小。 在制造此種數(shù)量級的電路組件時，除了尤其因特征尺寸的微縮而引起 的許多其它問題以外，工藝工程師還要面對在下方材料層上提供極薄 介電層的工作，其中必須在不犧牲下方材料層的物理特性之前提下， 改善諸如介電系數(shù)及(或)對電荷載子穿隧的抗性、以及對雜質(zhì)的阻擋 等的介電層之某些特性。
在這方面的一個重要例子是諸如金屬氧化物半導體(MOS)晶體管 等的場效應(yīng)晶體管的極薄(ultra-thim)柵極絕緣層之形成。晶體管的 柵極介電層對該晶體管的性能有很大的影響。如一般所習知的，減少 場效應(yīng)晶體管的尺寸，亦即，減少導電溝道(其中藉由將控制電壓施加 到在柵極絕緣層上形成的柵電極，而使該導電溝道構(gòu)成半導體區(qū)的一 部分，)的長度，也需要減少柵極絕緣層的厚度，以便維持自柵電極至 溝道區(qū)的必要電容耦合。目前，諸如中央處理單元(CPU)及內(nèi)存芯片等
大部分的極復雜的集成電路都系基于硅，因而因二氧化硅/硅界面的 眾所周知與較佳特性，而已偏好將二氧化硅用來作為柵極絕緣層的材
料。然而，對于為50nm及更短等級的溝道長度而言，己將柵極絕緣層 的厚度減少到大約1. 5nm或更小，以便維持對晶體管操作的必要控制 性。然而，不斷地減少二氧化硅柵極絕緣層的厚度將導致流經(jīng)該柵極 絕緣層的漏電流增加，因而將因該漏電流系隨著該柵極絕緣層厚度的 線性遞減而成指數(shù)地增加，而造成靜態(tài)電力消耗的無法接受之增加。
因此，目前正投入相當大的努力在于以一種呈現(xiàn)高出許多的介電 系數(shù)之介電材料取代二氧化硅，使得該介電材料層之厚度可比提供相 同電容耦合的對應(yīng)的二氧化硅層之厚度大許多。也將獲致指定電容耦 合的厚度稱為電容等效厚度(capacitive equivalent thickness),且 該厚度決定了二氧化硅層必須的厚度。然而，結(jié)果是難以將高k (high-k)材料加入至傳統(tǒng)的集成電路工藝中，而且更重要的是，提供 高k材料作為柵極絕緣層似乎對下方溝道區(qū)的載子移動性有很大的影 響，因而大幅降低了載子移動性，且因而減小了驅(qū)動電流能力。因此， 雖然可藉由提供較厚的高k材料而獲得靜態(tài)晶體管特性的改善，但是 于此同時，目前，動態(tài)性能(behavior)的無法接受之降低將使此種方 法較不令人滿意。
目前被贊同的一種不同之方法是采用包含某一量之氮的整合式硅 氧化物層(silicon oxide layer),而此種層可將柵極漏電流減少0. 5 至2個大小等級，且同時可維持與標準的互補金屬氧化物半導體(CMOS) 工藝技術(shù)兼容性。己發(fā)現(xiàn)柵極漏電流的減少主要系取決于藉由電漿 氮化(plasma ntridation)而被加入二氧化硅層的氮濃度。雖然此種方 法似乎減輕了這一代電路的柵極介電層漏電流之問題，但是此種方法 由于降低的P溝道晶體管可靠性及(或)N溝道晶體管中降低的電子移 動性，而似乎難以對具有柵極絕緣層厚度遠小于2nm的器件世代所需 的介電層厚度作更積極的微縮。
如下文中將參照圖la及l(fā)b所說明者，二氧化硅層中之氮也可被 用來減少因硼的高擴散系數(shù)而使硼擴散到P溝道晶體管的溝道區(qū)，這 是因為一旦硼擴散到溝道區(qū)之后，可能造成P溝道晶體管的閾值電壓 之移動，因而損及整個集成電路的性能及可靠性。 圖la示出包括諸如通常被用來形成中央處理單元(CPU)及儲存芯 片等的復雜集成電路的基體硅(bulk si 1 icon)襯底或絕緣層上覆硅 (Silicon On Insulator;簡稱SOI)襯底等的襯底(101)的半導體器件 (100)之截面圖。在襯底(101)中或襯底(101)上形成第一半導體區(qū)(102) 及第二半導體區(qū)(103)，且可由可以溝槽隔離的形式提供之隔離結(jié)構(gòu)
(104) 隔離該第一及第二半導體區(qū)。此外，在第一及第二半導體區(qū) (102)、 (103)上形成具有根據(jù)器件要求的厚度之柵極絕緣層(105)?？?針對極復雜的集成電路而以厚度為2nm或甚至更小的二氧化硅構(gòu)成柵 極絕緣層(105)。
可根據(jù)下列工藝而形成圖la所示之半導體器件(100)。在由已為 大家接受的微影、溝槽蝕刻、沉積、及平坦化技術(shù)形成了溝槽隔離結(jié) 構(gòu)(104)之后，可在第一及第二半導體區(qū)(102)、 (103)內(nèi)產(chǎn)生垂直摻雜 劑分布(dopant profile)以供先進MOS晶體管結(jié)構(gòu)所需。為了圖式的 方便，圖la中并未示出對應(yīng)的垂直摻雜劑分布。之后可藉由已為大家 接受的熱氧化工藝形成柵極絕緣層(105)，且系控制該熱氧化工藝，以 便大致得到目標厚度。然后可使半導體器件(100)接受氮化工藝(106)， 而在該工藝期間，柵極絕緣層(105)的表面暴露于含氮電漿環(huán)境中，以 便將某一量的氮加入柵極絕緣層(105)的二氧化硅中。如前文所述，二 氧化硅內(nèi)額外量的氮可減少電荷載子穿隧，且亦可影響到柵極絕緣層
(105) 的整體介電系數(shù)。此外，柵極絕緣層(105)內(nèi)的氮亦可影響到柵 極絕緣層(105)的擴散阻擋能力，尤其是硼擴散，其可能因在后續(xù)制造 步驟中將在柵極絕緣層(105)上形成的柵電極結(jié)構(gòu)以及器件操作而引 起。在柵極絕緣層(105)不斷減小的厚度下，例如在遠小于2mn的厚度 下，愈來愈難以提供必要的氮濃度且將氮大致限制在柵極絕緣層(105) 內(nèi)。某一量的氮通?？赡芗尤胫恋谝患暗诙雽w區(qū)(102)、 (103)中 位于該等區(qū)(102) 、 (103)與上方柵極絕緣層(105)間之界面附近的一些 區(qū)。然而，N溝道晶體管組件的溝道區(qū)內(nèi)之氮可能降低電子移動性，且 因而降低該晶體管的電流驅(qū)動能力，因而也損及半導體器件(IOO)的整 體性能。因此，控制氮化工藝(106)，以便取得電子移動性降低與P溝 道晶體管的硼擴散阻擋能力間之折衷。因此，可以降低的P溝道晶體 管可靠性為代價得到增加的電子 能，反之亦然。
圖lb之示意圖標出在進一步的先進制造階段中之半導體器件
(100)。在第一半導體區(qū)(102)中及第一半導體區(qū)(102)上形成的第一晶 體管(110)可代表P溝道晶體管，而在第二半導體區(qū)(103)中及第二半 導體區(qū)(103)上形成的第二晶體管(120)可代表N溝道晶體管。在硼注 入工藝(131)期間，各別的光刻膠掩模(130)可保護第二晶體管組件 (120)，而諸如第一晶體管(110)的柵電極(111)以及漏極及源極區(qū)(112) 等的各別晶體管區(qū)則根據(jù)器件要求而接收硼濃度。可以適當?shù)腘型摻 雜劑預先注入諸如第二晶體管(120)的柵電極(121)以及漏極及源極區(qū) (122)等的對應(yīng)區(qū)，其中該N型摻雜劑通常呈現(xiàn)比硼低許多的擴散系數(shù)。 在諸如用來活化被注入的摻雜劑的任何退火(anneal)步驟等的進一步 之工藝期間，可將自柵電極(111)擴散到第一半導體區(qū)(102)的硼減少 到被加入至柵極絕緣層(105)以及第一及第二半導體區(qū)(102) 、 (103)之 部分的氮之量控制的程度。另一方面，第二晶體管(120)中之柵極絕緣 層(105)內(nèi)的增加的氮量可能在操作期間因降低的電子移動性而損及 晶體管的性能。因此，當柵極絕緣層(105)內(nèi)有愈來愈高的氮濃度時， 將會愈來愈降低第二晶體管(120)的性能。
考慮到前文所述的狀況，目前需要一種可形成高度微縮的晶體管 器件且因而避免或至少減輕前文所述的一種或多種問題的影響之技 術(shù)。

發(fā)明內(nèi)容
下文中提出了本發(fā)明的簡化概要，以提供對本發(fā)明的某些觀點的 基本了解。該概要并不是本發(fā)明的徹底之概述。其目的并不是識別本 發(fā)明的關(guān)鍵或重要的組件，也不是描述本發(fā)明的范圍。其唯一目的只 是以簡化的形式提出某些觀念，作為將于后文中所討論的更詳細說明 之前言。
一般而言，本發(fā)明是有關(guān)一種可在不同的襯底位置形成呈現(xiàn)不同 擴散阻擋能力的柵極絕緣層的技術(shù)，該技術(shù)因而可根據(jù)特定晶體管要 求而特別設(shè)計用于N溝道晶體管及P溝道晶體管的柵極絕緣層。
根據(jù)本發(fā)明的一實施例， 一種方法包括下列步驟在第一半導體 區(qū)及第二半導體區(qū)上形成柵極絕緣層。此外，該方法包括下列步驟
將該柵極絕緣層的摻雜劑阻擋能力選擇性地調(diào)整成使該柵極絕緣層中 對應(yīng)于該第一半導體區(qū)的一部分與該柵極絕緣層中對應(yīng)于該第二半導 體區(qū)的一部分的摻雜劑阻擋能力不同。
根據(jù)本發(fā)明的另一實施例，半導體器件包括第一晶體管，該第一
晶體管包含第一柵電極(gate electrode)結(jié)構(gòu)，該第一柵電極結(jié)構(gòu)具 有在第一半導體區(qū)之上形成的第一柵極絕緣層。此外，該半導體器件 包括第二晶體管，該第二晶體管包含第二柵電極結(jié)構(gòu)，該第二柵電極 結(jié)構(gòu)具有在第二半導體區(qū)之上形成的第二柵極絕緣層，其中該第一柵 極絕緣層具有與該第二柵極絕緣層的第二摻雜劑擴散阻擋能力不同的 第一摻雜劑擴散阻擋能力。實施方式
下文中將說明本發(fā)明的一些實施例。為了顧及說明的清晰，在本
說明書中將不說明實際實施例的所有特征。當然，應(yīng)當了解，在任何
此種實際實施例的開發(fā)過程中，必須作出許多與實施例相關(guān)的決定，
以便達到開發(fā)者的特定目標，這些特定的目標包括諸如符合與系統(tǒng)相
關(guān)的及與商業(yè)相關(guān)的限制條件，而該等限制將隨著各實施例而有所不
同。此外，應(yīng)當了解，雖然此種開發(fā)的工作可能是復雜且耗時的，但
是此種開發(fā)工作仍然是對此項技藝具有一般知識者所從事的日常工作 而具有本發(fā)明揭示內(nèi)容的好處。
現(xiàn)在將參照各附圖
而說明本發(fā)明。只為了解說之用，而在該等圖 式中以示意圖之方式示出各種結(jié)構(gòu)、系統(tǒng)、及器件，以便不會以熟習 此項技術(shù)者習知的細節(jié)而模糊了本發(fā)明。然而，加入該等附圖，以便 描述并解說本發(fā)明之各例子。應(yīng)將本說明書所用的字及詞匯了解及詮 釋為具有與熟習相關(guān)技術(shù)者對這些字及詞匯所了解的一致之意義。不 會因持續(xù)地在本說明書中使用術(shù)語或詞匯，即意味著該術(shù)語或詞匯有 特殊的定義(亦即與熟習此項技術(shù)者所了解的一般及慣常的意義不同 之定義)。如果想要使術(shù)語或詞匯有特殊的意義(亦即與熟習此項技術(shù) 者所了解的意義不同之意義)，則將會在本說明書中以一種直接且毫不 含糊地提供該術(shù)語或詞匯的特殊定義之下定義之方式明確地述及該特 殊的定義。
本發(fā)明系根據(jù)可局部地調(diào)整柵極絕緣層的擴散阻擋能力以對應(yīng)于
所需的晶體管特性之觀念。為達到此一目的，可將結(jié)合介電基料(base material)而呈現(xiàn)擴散阻擋效應(yīng)的介電摻雜劑加入柵極絕緣層，使該柵 極絕緣層的指定第一部分，與該柵極絕緣層的指定第二部分比較，接 受不同濃度的介電摻雜劑材料及(或)接受不同種類的慘雜劑材料。
請參閱圖2a至21，現(xiàn)在將更詳細地說明本發(fā)明之進一步的實施 例。圖2a以示意圖標出包括襯底(201)的半導體器件(200)，該襯底(201) 可代表基體硅襯底及SOI襯底等的襯底。襯底(201)可于其上形成有由 諸如硅以及硅/鍺等的任何適當?shù)陌雽w材料所構(gòu)成之第一半導體區(qū) (202)及第二半導體區(qū)(203)。此外，第一及第二半導體區(qū)(202)、 (203) 可在這些區(qū)中普遍的或可在進一步的制造工藝中建立的晶向 (crystalline orientation)及(或)本質(zhì)應(yīng)變(intrinsic strain)上有 所不同?？山逵赡壳拜^佳用于高度先進半導體器件的溝槽隔離之形式 提供的隔離結(jié)構(gòu)(204)而隔離第一及第二半導體區(qū)(202)、 (203)。半導 體器件(200)進一步包括柵極絕緣層(205)的第一部分(205a)，其中第 一部分(205a)系形成在第一半導體區(qū)(202)上。同樣地，系在第二半導 體區(qū)(203)上形成柵極絕緣層(205)的第二部分(205b)。在一實施例中， 開始時可由下方半導體材料的氧化物形成第一及第二部分(205a)、 (205b)，且因而可在復雜的CMOS器件中以二氧化硅之形式形成該第一 及第二部分(205a)、 (205b)。在某些實施例中，半導體器件(200)可包 含具有大約50nm或甚至更小的柵極長度之晶體管組件(請參閱圖21)。 因此，柵極絕緣層(205)的厚度可因而小于大約20 A，且在某些特定 實施例中可大約為12 A及甚至更小。因為二氧化硅可能無法對諸如通 常在P溝道晶體管中遭遇的硼擴散提供必要的擴散阻擋特性，所以系 將適當大量的介電摻雜劑種類(species) (207a)加入至第一部分 (205a)，以便在一實施例中結(jié)合后續(xù)步驟中將介電摻雜劑導入至部分 (205b)，而得到部分(205a)的所需之最終擴散阻擋性能(behavior)， 且將在下文中參照圖2b而說明其中之情形。
圖2a所示的用來形成半導體器件(200)之典型流程可包括下列工 藝。在由已為大家接受的微影、溝槽蝕刻、沉積、及平坦化技術(shù)形成 隔離結(jié)構(gòu)(204)之后，可執(zhí)行先進注入工藝序列，以在第一及第二半導 體區(qū)(202)、 (203)內(nèi)產(chǎn)生所需的摻雜劑分布。在一特定實施例中，可
形成第一半導體區(qū)(202)以便可形成P溝道晶體管，而第二半導體區(qū) (203)可接受適當?shù)膿诫s劑分布以便在其中及其上形成N溝道晶體管。 為達到此一目的，可以各別的光刻膠掩模執(zhí)行己為大家接受的注入工 藝序列，以在區(qū)(202)及(203)內(nèi)得到適當?shù)膿诫s劑分布。為了方便， 圖中并未示出任何此種摻雜劑分布。之后可形成柵極絕緣層(205)，其 在一實施例中可藉由熱氧化工藝而完成，其中控制諸如氧化時間以及 氧化環(huán)境之成分等的工藝參數(shù)，以得到層(205)的所需厚度，而該厚度 如前文所述可小于大約20nm，或甚至大約為12 A或甚至更小。在其它 的實施例中，可藉由諸如化學氣相沉積(Chemical Vapor D印osition; 簡稱CVD)及原子層沉積(Atomic Layer D印osition;簡稱ALD)等的先 進沉積技術(shù)而形成柵極絕緣層(205)。在其它的實施例中，可根據(jù)采用 適當化學作用的化學氧化法而形成柵極絕緣層(205)，以得到在區(qū)(202) 及(203)上的半導體氧化物的受控制之生長。應(yīng)當了解，可根據(jù)情況而 以任何適當?shù)姆绞浇Y(jié)合前文所述的用來形成柵極絕緣層(205)之各種 技術(shù)。
之后可在柵極絕緣層(205)之上形成一掩模(233)，使至少第一部 分(205a)露出而覆蓋第二部分(205b)。例如，也可用于在區(qū)(202)及 (203)內(nèi)產(chǎn)生不同的垂直慘雜劑分布大致相同的微影工藝形成掩模 (233)。半導體器件(200)可根據(jù)掩模(233)而接受將介電摻雜劑種類 (207a)加入至第一部分(205a)的工藝(206)。在一實施例中，工藝(206) 可代表氮化工藝，其中建立了包含種類(207a)的電漿環(huán)境。在該氮化 工藝期間，可調(diào)整諸如被施加于電漿與襯底(201)之間的偏壓等的工藝 參數(shù)，以便大致避免種類(207a)過度滲透到區(qū)(202)。此外，可調(diào)整被 加入至該部分(205a)的種類(207a)之量，以便結(jié)合將要被加入至該部 分(205b)的另一摻雜劑種類而實現(xiàn)該部分(205a)中之所需的擴散阻擋 能力。在其它的實施例中，當在第一部分(205a)被各別的掩模(圖中未 示出)覆蓋的情形下執(zhí)行將另一摻雜劑種類加入至該部分(205b)時，可 控制氮化工藝(206)，以便將適于得到指定的擴散阻擋能力的之種類 (207a)之量加入至該部分(205a)。
在一特定實施例中，可由氮構(gòu)成種類(207a)，這是因為氮結(jié)合二 氧化硅時大幅減少硼擴散以及電荷載子穿隧等的效應(yīng)。在某些實施例
中，當需要修改該部分(205a)的厚度時，可至少部分地在氧化環(huán)境中 執(zhí)行工藝(206)，因而增加該部分(205a)的厚度，且同時也加入種類 (207a)。在完成了氮化工藝(206)之后，可諸如以已為大家接受的光刻 膠灰化工藝(resist ashing process)去除設(shè)置作為光刻膠掩模的掩模 (233)，然后執(zhí)行已為大家接受的清洗工藝。
圖2b以示意圖標出在完成了前文所述的工藝之后的半導體器件 (200)。此外，器件(200)接受另一工藝(208)，以將在某些實施例中可 與種類(207a)不同的摻雜劑種類(207b)至少導入至該部分(205b)中。 在所示之實施例中，系針對部分(205a)、 (205b)兩者同時執(zhí)行工藝 (208)，因而增加了該部分(205a)內(nèi)的介電摻雜劑之濃度，而得到該部 分(205b)內(nèi)以及鄰近半導體區(qū)(203)內(nèi)的所需之降低的介電摻雜劑濃 度。在一實施例中，可將工藝(208)執(zhí)行為氮化工藝，因而亦將氮加入 為種類(207b)。在其它的實施例中，種類(207b)可代表諸如碳等的另 一材料。因此，當在沒有用來覆蓋該部分(205a)的掩模之情形下執(zhí)行 工藝(208)時，選擇藉由具有某一程度穿透到區(qū)(202)之藉由工藝(206) 及(208)而于層部分(205a)中接受的介電慘雜劑之結(jié)合濃度(也標示為 207a)，以得到目標濃度以及因而將在區(qū)(202)中及區(qū)(202)上形成的高 度先進P溝道晶體管所需之目標擴散阻擋能力。在此同時，可選擇該 部分(205b)中之介電摻雜劑濃度，以得到必要的介電系數(shù)以及對電子 穿隧的阻擋效果，而將區(qū)(203)內(nèi)的諸如氮等的種類(207b)之整體介電 摻雜劑濃度維持在所需的低程度，以便不會過度損及電子移動性。
在完成了前文所述的工藝序列之后，可執(zhí)行熱處理，以將種類 (207a)及(207b)更均勻地分布在各別的部分(205b)及(205a)內(nèi)。例如， 時間期間在5至60秒且溫度范圍大約在60(TC至IOOO'C的快速熱退火 (rapid thermal anneal)工藝可適于增強部分(205a)及(205b)內(nèi)的介 電摻雜劑均勻性。
在其它的實施例中，可易于顛倒圖2a及2b所示之工藝順序，亦 即，可諸如在沒有任何掩模的情形下將工藝(208)施加在最初形成的柵 極絕緣層(205b)，因而大致在該等部分(205a)及(205b)內(nèi)提供了相同 的介電摻雜劑分布。之后可形成掩模(233)，并可執(zhí)行工藝(206)，因 而將該部分(205a)內(nèi)的介電摻雜劑濃度增加到所需的程度。在去除了
掩模(233)之后，然后可執(zhí)行對應(yīng)的熱處理，以增強該等部分(205a)及 (205b)內(nèi)的介電摻雜劑均勻性。
圖2c以示意圖標出根據(jù)本發(fā)明的進一步實施例之半導體器件 (200)。在此種情形中，系在半導體區(qū)(203)之上形成掩模(233)，可設(shè) 有任何中間屏蔽層(screening layer)(圖中未示出)等的層，而露出可 被任何屏蔽層等的層(為了便利，圖2c中并未示出該等層)覆蓋的區(qū)
(202) 。因此，尚未形成圖2a及2b所示之柵極絕緣層(205)。半導體 器件(200)接受工藝(206)，以將介電摻雜劑加入至露出的區(qū)(202)，其 中工藝(206)可代表諸如基于氮離子的離子注入工藝。因此，器件(200) 包括在半導體區(qū)(202)的表面部分的種類(207a)，其中藉由工藝(206) 的工藝參數(shù)控制種類(207a)的平均穿透深度。例如，如果工藝(206)代 表離子注入工藝，則可相應(yīng)地選擇注入能量，以得到所需的穿透深度。 例如，可針對為仍待形成的柵極絕緣層(205)的厚度之數(shù)量級之平均穿 透深度，而使用數(shù)千伏特(kV)的注入能量。因此，當選擇適當?shù)淖⑷?能量時，可考慮到諸如氧化物層等的任何屏蔽層之存在。已有一些用 來估計各種離子進入各種材料的穿透深度之適用的仿真程序，且可使 用這些仿真程序來選擇適當?shù)墓に噮?shù)。在工藝(206)之后，可去除掩 模(233)，且半導體器件(200)可接受氧化工藝，以在半導體區(qū)(202)及
(203) 上形成柵極絕緣層。
圖2d以示意圖標出具有柵極絕緣層(205)之器件(200)，而柵極絕 緣層(205)具有部分(205a)及(205b)，其中該部分(205a)額外地包括介 電摻雜劑種類(207a)。在一實施例中，可由熱氧化工藝形成該等層部 分(205a)、 (205b)，而在該熱氧化工藝期間，諸如包括氮的介電摻雜 劑種類(207a)之擴散比氧及硅之擴散大幅減少，因而確保介電摻雜劑 種類(207a)被大致局限在該層部分(205a)，尤其在工藝(206)期間平均 穿透深度大致對應(yīng)于該層(205)的厚度時。
圖2e以示意圖標出在用來將第二摻雜劑種類(207b)至少導入至該 部分(205b)的工藝(208)期間之半導體器件(200)。在所示之實施例中， 種類(207b)也被導入至該層部分(205a)，因而在該層部分(205a)中及 附近處得到最終所需之介電摻雜劑濃度。可將工藝(208)執(zhí)行為前文中 參照圖2a及2b所述的氮化工藝。應(yīng)當進一步了解，亦可利用掩模來
執(zhí)行工藝(208)，以便大致避免將介電摻雜劑加入至該層部分(205a)。 在此種情形中，亦如同參照圖2a及2b所述者，藉由工藝(206)可完全 調(diào)整種類(207a)的必須介電摻雜劑濃度，因而在獨立地調(diào)整該等部分 (205a)及(205b)的特性上提供了增強的彈性。此外，也可根據(jù)兩個掩 模遮蔽步驟(masking step)而執(zhí)行參照圖2a及2b所述的工藝序列， 以便在各別的其它層部分被覆蓋的情形下，個別地加入種類(207a)及 (207b)。
圖2f以示意圖標出根據(jù)本發(fā)明的進一步實施例之半導體器件 (200)。在該實施例中，半導體器件(200)接受工藝(206)，以在沒有任 何掩模的情形下，將諸如種類(207b)等的可包括氮之介電摻雜劑種類 加入至區(qū)(202)及(203)。應(yīng)當了解，雖然尚未形成柵極絕緣層(205)， 但是可在區(qū)(202)及(203)上形成諸如屏蔽層等的任何其它犧牲層。為 了便利起見，圖2f中并未示出任何此種視需要的犧牲層?？蓪⒐に?206) 執(zhí)行為離子注入工藝，其中亦如前文所述，可適當?shù)剡x擇諸如注入能 量及劑量等的工藝參數(shù)。
圖2g以示意圖標出具有分別在區(qū)(202)及(203)之上形成的柵極絕 緣層(205)的部分(205a)及(205b)之器件(200)?？捎蔁嵫趸饔眉?或) 化學氧化作用形成柵極絕緣層(205)，其中亦如參照圖2b所述者，種 類(207b)的降低之擴散系數(shù)確保該等介電摻雜劑被局限在該等部分 (205a)及(205b)內(nèi)及接近該等部分處。
圖2h以示意圖標出在形成覆蓋該部分(205b)的掩模(233)之后而 露出該部分(205a)之器件(200)。此外，器件(200)接受用來加入種類 (207a)的工藝(208)，因而增加了該部分(205a)中及其附近的整體介電 摻雜劑濃度。工藝(208)可以是前文所述之氮化工藝，或者可以是具有 適當工藝參數(shù)的離子注入工藝。
圖2i以示意圖標出根據(jù)本發(fā)明的另一實施例之半導體器件(200)。 在此種情形中，形成掩模(233)以覆蓋區(qū)(203)，而露出區(qū)(202)，其中 仍未形成柵極絕緣層(205)。此外，有關(guān)在區(qū)(203)及(202)上形成的任 何犧牲層，適用前文所述的相同準則。此外，器件(200)接受工藝(206)， 以將介電摻雜劑種類(207a)加入至區(qū)(202)。例如，工藝(206)可以是 基于氮離子的離子注入工藝，其中可根據(jù)將要形成的柵極絕緣層(205)
之目標厚度而使用適當?shù)墓に噮?shù)以控制平均穿透深度。
圖2j以示意圖標出在去除掩模(233)之后且正在接受用來加入第 二種類(207b)的工藝(208)之器件(200)。同樣地，如前文所述，亦可 根據(jù)一掩模(圖中未示出)而執(zhí)行工藝(208)，以大致避免將種類(207b) 加入至區(qū)(202)，因而需要由工藝(206)完成區(qū)(202)中之最終預期的介 電摻雜劑濃度。在所示之實施例中，在工藝(206)及(208)期間的結(jié)合 之種類加入提供了區(qū)(202)內(nèi)之所需整體介電摻雜劑濃度，使得在工藝 (208)期間不需要任何其它的掩模。工藝(208)可代表基于諸如氮離子 的離子注入工藝，可為該離子注入工藝選擇諸如能量及劑量等的適當 之注入?yún)?shù)，以便大致實現(xiàn)區(qū)(202)及(203)內(nèi)之目標濃度?？筛鶕?jù)測 試襯底而自仿真及(或)實驗容易地得到對應(yīng)的工藝參數(shù)。在工藝(208) 之后，可執(zhí)行視需要的熱處理，以增強種類(207a)及(207b)在深度方 向及硬化注入引發(fā)的損害上之均勻性，其中當將氮用于第一及第二種 類(207a)、 (207b)時，諸如在15至60秒的一段時間以及在大約在700 "C至100(TC范圍內(nèi)的溫度可為適當。在其它的實施例中，可在沒有施 加先前的熱處理之情形下，以熱氧化工藝形成柵極絕緣層(205)，其中 在該氧化工藝的起始階段期間，可減少或防止氧的施加，以便在實際 的氧化之前增強介電摻雜劑的均勻性。因此，可大致將區(qū)(202)及(203) 中由注入引發(fā)的損害重新結(jié)晶(re-crystallized),而增強介電摻雜劑 的均勻性。然而，在其它的實施例中，可在沒有任何先前的熱處理或 非氧化期間之情形下，對圖2j所示之器件(200)執(zhí)行受控制的熱氧化 工藝。
圖2k以示意圖標出在形成包含區(qū)(202)上形成的部分(205a)以及 區(qū)(203)上形成的部分(205b)的柵極絕緣層(205)之后的半導體器件 (200)，其中當將相同的摻雜劑種類用于工藝(206)及(208)時，該等部 分(205a)及(205b)具有不同濃度的介電摻雜劑種類(207a)或(207b)， 及(或)其中當將不同的摻雜劑種類用于工藝(206)及(208)時，該等部 分(205a)及(205b)可具有不同類型的摻雜劑種類。此外，如前文中參 照圖2j所述者，在特定實施例中，可由熱氧化工藝形成柵極絕緣層 (205)，因而可采用已為大家贊同的受控制之熱氧化配方。在其它的實 施例中，在工藝(208)之后，可執(zhí)行諸如快速熱退火工藝等的熱處理、
以及后續(xù)的化學氧化工藝，以形成部分(205a)及(205b)。
如前文中參照圖2a至2k所述者，本發(fā)明之實施例可形成柵極絕 緣層部分(205a)、 (205b)，由于在該等柵極絕緣層部分(205a)及(205b) 中加入不同濃度之擴散阻擋介電摻雜劑及(或)不同類型之介電摻雜 劑，使該等柵極絕緣層部分(205a)、 (205b)具有經(jīng)過局部調(diào)整的且不 同的擴散阻擋能力。在特定實施例中，用來調(diào)整該等層部分(205a)及 (205b)的阻擋能力之介電摻雜劑種類包括氮，而藉由氮化工藝及(或) 離子注入工藝可將氮加入至該等各別部分，其中通常可將掩模遮蔽步 驟用來提供局部改變的氮濃度。因此，可在部分(205a)內(nèi)及部分(205a) 的附近提供增加的氮濃度，以增強對硼擴散的阻擋效果，因而使具有 柵極絕緣層部分(205a)的區(qū)(202)極有利于形成P溝道晶體管，而可特 別調(diào)整該部分(205b)的特性，以不會過度損及區(qū)(203)中之電子移動 性，其中傳統(tǒng)上可能因該層部分(205b)的附近有過高的氮濃度而造成 損及區(qū)(203)中之電子移動性。應(yīng)當進一步了解，用來形成該等部分 (205a)及(205b)的前文所述之實施例可極為有利于形成互補晶體管 對，以大幅增強器件(200)的整體性能。在其它的實施例中，該等部分 (205a)及(205b)可代表需要不同特性的柵極絕緣層的特定晶粒區(qū)之非 鄰近區(qū)域。此外，前文所述之工藝序列并不限于形成兩個不同的部分 (205a)、 (205b)，而是可藉由導入另外的掩模遮蔽歩驟而重復該等工 藝序列，以產(chǎn)生三個或更多個具有不同的阻擋能力之層部分。例如， 需要極快速開關(guān)時間(switching time)的晶體管組件在其柵極絕緣層 部分可能需要比部分(205b)中降低的氮濃度甚至更低的氮濃度。在此 種情形中，在諸如圖2a至2j所示的兩個先前介電摻雜劑導入步驟期 間，可用掩模遮蔽對應(yīng)的半導體區(qū)，而在最終步驟中，可將適當?shù)慕?電摻雜劑濃度導入至這些半導體區(qū)。然后可因此重新設(shè)計用來將介電 摻雜劑導入至該等部分(205b)及(205a)的該等先前步驟，以便考慮到 導入介電摻雜劑的該第三步驟。對于三個以上的不同之阻擋能力而言， 可根據(jù)器件要求而重復該程序。
基于具有不同阻擋能力的層部分(205a)及(205b)之襯底(201)，可 根據(jù)傳統(tǒng)的技術(shù)而繼續(xù)對器件(200)的進一步處理。亦即，可在具有其 特別設(shè)計的柵極絕緣層(205a)及(205b)之區(qū)(202)及(203)中及該等區(qū)
上形成晶體管組件。
圖21以示意圖標出在進一步的先進制造階段中之器件(200)?？?br> 在區(qū)(202)中及區(qū)(202)上形成第一晶體管組件(210)，且該第一晶體管 組件(210)可代表具有諸如硼摻雜的P摻雜漏極/源極區(qū)(212)以及包 含柵極絕緣層(205a)的柵電極結(jié)構(gòu)(211)之P溝道晶體管，其中可由與 漏極/源極區(qū)(212)相同的材料摻雜該柵電極結(jié)構(gòu)的至少大部分，其中 抑制了通過柵極絕緣層(205a)的過度摻雜劑擴散。同樣地，器件(200) 包括第二晶體管組件(220)，該第二晶體管組件(220)可以是具有重濃 度N摻雜源極/漏極區(qū)(222)以及柵電極結(jié)構(gòu)(221)之N溝道晶體管， 其中也系以N型摻雜劑摻雜該柵電極結(jié)構(gòu)(221)的大部分。由于柵電極 結(jié)構(gòu)(221)的特別設(shè)計之柵極絕緣層(205b)，所以不會因?qū)艠O絕緣層 (205a)的擴散阻擋能力的要求，而如同圖lb所示傳統(tǒng)晶體管組件(120) 的情形般地大幅影響到溝道區(qū)(203c)內(nèi)之電子移動性。晶體管(210)及 (220)可代表分別具有大約為50nm或甚至更小的柵極長度(211L)、 (221L)之高度先進的晶體管器件。然而，應(yīng)當了解，可將本發(fā)明的原 理容易地應(yīng)用于具有更長柵極長度之晶體管組件。
可藉由己為大家接受的微影、蝕刻、及間隔物(spacer)形成技術(shù) 結(jié)合精密的注入及退火周期，根據(jù)包含柵電極結(jié)構(gòu)(211)、 (221)之沉 積與圖案化(patterning)之已為大家接受的工藝，而形成晶體管組件 (210)及(220)。此外，可使用諸如具有提高的(raised)源極/漏極區(qū) 的晶體管、及(或)需要在區(qū)(202)及/或(203)中形成內(nèi)應(yīng)變(internal strain)的晶體管架構(gòu)等的其它之晶體管架構(gòu)。此外，區(qū)(202)及(203) 可代表具有相同材料但不同晶向的半導體區(qū)。應(yīng)當進一步了解，雖然 系將器件(200)示為基體器件，但是亦可在區(qū)(202)及(203)內(nèi)形成埋入 絕緣層，以提供大致完成的被隔離之晶體管結(jié)構(gòu)。
因此，本發(fā)明提供了一種用來形成特別設(shè)計的柵極絕緣層之強化 技術(shù)，其中尤其可個別地調(diào)整有關(guān)硼穿透下方半導體區(qū)的阻擋能力， 以符合特定的晶體管要求。因此，可藉由在各別的柵極絕緣層中提供 諸如增加濃度的氮，而增強P溝道晶體管的阻擋能力，而可大致避免N 溝道晶體管的性能降低，這是因為系針對高電子移動性而特別地設(shè)計 了對應(yīng)的柵極絕緣層。因此，可增強P溝道晶體管的可靠性及閾穩(wěn)定
性，而仍然可將N溝道晶體管的電子移動性保持在高程度。
前文所揭示的特定實施例只是供舉例之用，這是因為熟悉此項技 術(shù)者將可易于以不同但等效之方式修改及實施本發(fā)明而具有本發(fā)明揭 示內(nèi)容的好處。例如，可按照不同的順序執(zhí)行前文所述之工藝步驟。 此外，除了在最后的權(quán)利要求書中所述者之外，本發(fā)明將不受本說明 書中示出的結(jié)構(gòu)或設(shè)計細節(jié)之限制。因而顯然可改變或修改前文揭示 的特定實施例，且將所有此類的變化視為在本發(fā)明的范圍及精神內(nèi)。 因此，最后的權(quán)利要求書將述及本發(fā)明所尋求的保護。圖式簡單說明
若參閱前文中之說明，并配合各附圖，將可了解本發(fā)明，而在該 等附圖中，類似的組件符號標示類似的組件，且其中
圖la至lb示意地示出在根據(jù)傳統(tǒng)工藝技術(shù)的制造期間的具有極 薄柵極絕緣層的互補晶體管對之截面圖；以及
圖2a至21示意地示出在根據(jù)本發(fā)明的實施例的各制造階段期間
的具有極薄柵極絕緣層的互補晶體管對之截面圖。
雖然本發(fā)明易于作出各種修改及替代形式，但是該等圖式中系以 舉例方式示出本發(fā)明的一些特定實施例，且已在本說明書中詳細說明 了這些特定實施例。然而，應(yīng)當了解，本說明書對這些特定實施例的 說明之用意并非將本發(fā)明限制在所揭示的該等特定形式，相反地，本 發(fā)明將涵蓋附加的權(quán)利要求書所界定的本發(fā)明的精神及范圍內(nèi)之所有 的修改、等效、及替代。
主要組件符號說明
100 半導體器件
102、 202第一半導體區(qū)、區(qū)
103、 203第二半導體區(qū)、區(qū)
104、 204隔離結(jié)構(gòu) 106 氮化工藝 111、 121柵電極 120 第二晶體管 131 硼注入工藝 203c 溝道區(qū)
101、 201襯底
105
110
112-
130
200
205
-曰-體管
'曲
122漏極及源極區(qū) 光刻膠掩模 半導體器件、器件 層、杉
205a 第一部分、部分 205b 第二部分、部分 206、 208工藝
207a、 207b介電摻雜劑種類、種類
210 第一晶體管組件 211、221柵電極結(jié)構(gòu)
211L、 221L柵極長度 212漏極/源極區(qū)
220 第二晶體管組件 222 源極/漏極區(qū)
233 掩模
權(quán)利要求
1.一種方法，包括下列步驟在第一半導體區(qū)202及第二半導體區(qū)203上形成柵極絕緣層205；以及選擇性地調(diào)整該柵極絕緣層205的摻雜劑阻擋能力，使該柵極絕緣層205中對應(yīng)于該第一半導體區(qū)202的第一部分205A的摻雜劑在阻擋能力上、與該柵極絕緣層205中對應(yīng)于該第二半導體區(qū)203的第二部分205B不同。
2. 如權(quán)利要求1所述的方法，其中選擇性地調(diào)整該柵極絕緣層的阻擋 能力的該步驟包括下列步驟將第一濃度的第一種類的介電摻雜劑導入至該第一部分205A;以及將第二濃度的第二種類的介電摻雜劑導入至該第二部分205B,該 第一及第二部分在介電摻雜劑的濃度及種類中的至少一個是不同的。
3. 如權(quán)利要求2所述的方法，其中將該第一種類選擇性地導入至該第 一部分205A，且將該第二種類共同地導入至該第一及第二部分205A, 205B。
4. 如權(quán)利要求3所述的方法，其中選擇性地導入該第一種類的該步驟 包括下列步驟在該柵極絕緣層之上形成掩模233，該掩模露出該第一 部分205A且覆蓋該第二部分205B。
5. 如權(quán)利要求2所述的方法，其中該第一及第二種類的介電摻雜劑中 的至少一個是氮。
6. 如權(quán)利要求2所述的方法，其中該第一及第二種類包括氮。
7. 如權(quán)利要求3所述的方法，其中在導入該第二種類之前，導入該第 一種類。
8. 如權(quán)利要求3所述的方法，其中在導入該第一種類之前，導入該第 二種類。
9. 如權(quán)利要求3所述的方法，進一步包括下列步驟在導入該第一及 第二種類之后，執(zhí)行熱處理。
10. 如權(quán)利要求2所述的方法，其中在形成該柵極絕緣層205之前，將 該第一種類導入到至少該第一半導體區(qū)202。
11. 如權(quán)利要求10所述的方法，其中在形成該柵極絕緣層205之后， 將該第二種類導入至該第一及第二部分205A, 205B。
12. 如權(quán)利要求10所述的方法，其中在形成該柵極絕緣層205之前， 將該第一種類導入至該第一及第二半導體區(qū)202， 203。
13. 如權(quán)利要求12所述的方法，其中在形成該柵極絕緣層205之后， 將該第二種類導入至該第一及第二部分205A， 205B中的一個。
14. 如權(quán)利要求2所述的方法，其中在形成該柵極絕緣層205之前，將 該第一及第二種類導入至該第一及第二半導體區(qū)202， 203。
15. 如權(quán)利要求1所述的方法，進一步包括下列步驟在該第一半導體 區(qū)202之上形成第一晶體管210的第一柵電極結(jié)構(gòu)211;以及在該第二 半導體區(qū)203之上形成第二晶體管220的第二柵電極結(jié)構(gòu)221 。
16. —種半導體器件，包括第一晶體管210，該第一晶體管包含第一柵電極結(jié)構(gòu)211，該第一 柵電極結(jié)構(gòu)具有在第一半導體區(qū)202之上形成的第一柵極絕緣層 205A;以及第二晶體管220，該第二晶體管包含第二柵電極結(jié)構(gòu)221，該第二 柵電極結(jié)構(gòu)具有在第二半導體區(qū)203之上形成的第二柵極絕緣層 205B，該第一柵極絕緣層205A具有第一摻雜劑擴散阻擋能力，該第一摻 雜劑擴散阻擋能力與該第二柵極絕緣層205B的第二摻雜劑擴散阻擋 能力不同。
17. 如權(quán)利要求16所述的半導體器件，其中該第一及第二晶體管代表 互補晶體管對。
全文摘要
通過局部地調(diào)整N溝道晶體管及P溝道晶體管的柵極絕緣層205A，205B的阻擋能力，可增強P溝道晶體管的可靠性及閾穩(wěn)定性(threshold stability)，而仍然可將N溝道晶體管的電子移動性(electron mobility)保持在高程度?？赏ㄟ^將不同量的介電摻雜劑加入至各別的柵極絕緣層部分205A，205B，而達到該目的。
文檔編號H01L21/70GK101167178SQ200680014504
公開日2008年4月23日 申請日期2006年4月19日 優(yōu)先權(quán)日2005年4月29日
發(fā)明者K·維克措雷克, K·羅梅羅, M·拉布 申請人:先進微裝置公司