專利名稱：具有臺(tái)階型源/漏區(qū)的器件的制作方法
具有臺(tái)階型源/漏區(qū)的器件背景技術(shù)集成電路在硅晶片和其它半導(dǎo)體晶片中/上制造。這樣的集成電路包含數(shù)以百萬(wàn)計(jì)的金屬氧化物半導(dǎo)體(MOS)場(chǎng)效應(yīng)晶體管。這 樣的MOS晶體管可包括p-溝道MOS (PMOS)晶體管以及n-溝道 MOS (NMOS)晶體管，這取決于它們摻雜物導(dǎo)電類型。晶片可通過(guò)從液態(tài)硅浴拉制硅棒料來(lái)獲得。棒料可由單晶 (single-crystal)硅產(chǎn)生，并隨后鋸割成單獨(dú)的晶片。然后可在各晶 片上淀積硅層。因?yàn)榫捎蓡尉Ч柚瞥?，所以淀積條件可控制成 可使硅淀積層在晶片上"外延地"生長(zhǎng)。"外延"指一種晶片上淀積硅 層的方式，該硅層的晶格具有與晶片的單晶硅晶格結(jié)構(gòu)相同的晶格。 該硅層還可為與晶片的單晶硅基本相同的材料，使得該硅層的晶格 也具有與晶片的單晶硅的晶格間距基本相同的間距。接著，在該硅層上形成柵介質(zhì)層、柵電極和隔層。還將離子注 入該硅層，在柵電極的兩端形成源區(qū)和漏區(qū)。電壓可^支加到源區(qū)和 漏區(qū)上。當(dāng)對(duì)柵電極施加電壓時(shí)，電流通過(guò)柵介質(zhì)層下的溝道從源 區(qū)流到漏區(qū)。已經(jīng)發(fā)現(xiàn)對(duì)溝道施加應(yīng)變可提高晶體管的功能。施加這樣的應(yīng) 變的一種方法是淀積具有不同于晶片上的單晶硅的晶格間距的材 料。根據(jù)晶格間距的不同，可導(dǎo)致溝道中的拉伸應(yīng)變或壓縮應(yīng)變。


圖la是說(shuō)明具有臺(tái)階源/漏區(qū)的一般晶體管的橫截面?zhèn)纫晥D。 圖lb是說(shuō)明晶體管的溝道中的拉伸應(yīng)變的橫截面?zhèn)纫晥D。
圖1C是說(shuō)明晶體管的溝道中的壓縮應(yīng)變的對(duì)黃截面?zhèn)纫晥D。 圖2是更詳細(xì)說(shuō)明具有臺(tái)階源/漏區(qū)的一般晶體管的一部分的橫 截面?zhèn)纫晥D。圖3是表示根據(jù)本發(fā)明一實(shí)施例的晶體管如何制作的流程圖。 圖4a到4g是說(shuō)明根據(jù)圖3的流程圖所示的過(guò)程制作晶體管的各階段的橫截面?zhèn)纫晥D。圖5是表示根據(jù)本發(fā)明另一實(shí)施例的晶體管如何制作的流程圖。 圖6a到6f是說(shuō)明根據(jù)圖5的流程圖所示的過(guò)程制作晶體管的各階段的橫截面?zhèn)纫晥D。圖7是表示根據(jù)本發(fā)明再一實(shí)施例的晶體管如何制作的流程圖。 圖8a到8f是說(shuō)明根據(jù)圖7的流程圖所示的過(guò)程制作晶體管的各階段的橫截面?zhèn)纫晥D。圖9是說(shuō)明可包含晶體管的集成電路的示意圖。 圖10是"i兌明才艮據(jù)本發(fā)明一實(shí)施例的系統(tǒng)的框圖。
具體實(shí)施方式
在各實(shí)施例中，描述了有關(guān)襯底形成的裝置和方法。在如下描 述中，將說(shuō)明各實(shí)施例。但是，相關(guān)領(lǐng)域技術(shù)人員會(huì)認(rèn)識(shí)到，各實(shí) 施例可在沒(méi)有特定細(xì)節(jié)中的一種或多種的條件下實(shí)施，或者用其它 方法、材料或部件來(lái)實(shí)施。在另一些實(shí)例中，沒(méi)有詳細(xì)示出或描述 公知的結(jié)構(gòu)、材料或操作，以避免使本發(fā)明的不同實(shí)施例的形態(tài)變 得不清晰。同樣，為了解釋目的，說(shuō)明了特定的數(shù)量、材料和結(jié)構(gòu) 以提供對(duì)本發(fā)明的充分理解。然而，本發(fā)明可在沒(méi)有這些特定細(xì)節(jié) 的條件下實(shí)施。此外，要理解，圖中示出的各實(shí)施例是解釋性表現(xiàn) 而不一定按比例繪制。整個(gè)說(shuō)明書中提到的"一個(gè)實(shí)施例"或"一實(shí)施例"意味著結(jié) 合改實(shí)施例描述的特征、結(jié)構(gòu)、材料或特性包含在本發(fā)明的至少一 個(gè)實(shí)施例中。因此，整個(gè)說(shuō)明書中各個(gè)位置出現(xiàn)的短語(yǔ)"在一個(gè)實(shí)
施例中"或"在一實(shí)施例中"不一定指本發(fā)明的同一個(gè)實(shí)施例。此 外，特定特征、結(jié)構(gòu)、材料或特性可按任何適合的方式結(jié)合到一個(gè) 或多個(gè)實(shí)施例中。在另一些實(shí)施例中，可包括各種另外的層和/結(jié)構(gòu) 和/或省略描述過(guò)的特征。各個(gè)操作將作為多個(gè)不連續(xù)的操作以最有助于理解本發(fā)明的方 式依次描述。但是，描述的順序不應(yīng)解釋成暗示這些操作一定是順 序依賴的。具體地說(shuō)，這些操作不一定以所描述的順序進(jìn)行。所描 述的操作可按不同于所描述的實(shí)施例的順序進(jìn)行。在另 一些實(shí)施例 中，可進(jìn)行各種另外的操作和/或省略描述過(guò)的操作。圖la是說(shuō)明根據(jù)本發(fā)明一實(shí)施例具有臺(tái)階源/漏區(qū)108、 110的 一般晶體管100的橫截面?zhèn)纫晥D。下面描述主要針對(duì)形成PMOS晶 體管100的實(shí)施例。但是，本領(lǐng)域技術(shù)人員會(huì)理解到，NMOS100晶 體管按類似的方式制造，只是要進(jìn)行一些改變。例如，PMOS晶體 管100的摻雜導(dǎo)電類型、晶格間距和源/漏區(qū)108、 110的成分可被改 變以形成NMOS晶體管100。晶體管100可包含村底102。襯底102可包含一塊材料，例如一 塊硅或其它材料。襯底102可以是一種物理結(jié)構(gòu)；通過(guò)各種處理而 轉(zhuǎn)換到或加到所要求的微電子配置的基本工件的層；或者另 一或另 一些材料。村底102可包含導(dǎo)電材料、絕緣材料、半導(dǎo)體材料和其 它材料或材料組合。在一些實(shí)施例中，村底102可以是多層結(jié)構(gòu)并 可包含有源和/或無(wú)源器件。作為可選的方案，村底102可包含沒(méi)有 附加器件或結(jié)構(gòu)的基本均質(zhì)的材料。在一實(shí)施例中，襯底102可包含單晶晶片層和可在單晶晶片村 底上外延形成的外延硅層。因?yàn)檫@樣的硅層可外延形成，所以它可 依從晶片襯底的單晶結(jié)構(gòu)。從而村底102的上表面處硅層的硅也可 以是單晶的。硅層可包含n-型摻雜物，可通過(guò)注入磷和砷離子以產(chǎn) 生具有約5.0x 1018/cm3的n-型摻雜物濃度的n-阱來(lái)形成。(從而產(chǎn) 生N+膜。)在另一些實(shí)施例中也可采用其它摻雜物和摻雜濃度。圖 la只示出襯底102頂端處的外延硅層，沒(méi)有示出襯底102的非-外延 層部分。襯底102中可有多個(gè)場(chǎng)隔離區(qū)122。場(chǎng)隔離區(qū)122可將不同導(dǎo)電 類型的阱隔離，并隔離鄰近的晶體管。場(chǎng)隔離區(qū)122可以是例如淺 溝槽隔離(STI)區(qū)122并可通過(guò)在村底102中蝕刻一溝槽然后用淀 積氧化物填充該溝槽來(lái)形成。柵區(qū)104可設(shè)在襯底102的上表面112上。柵區(qū)104可包含柵 介質(zhì)層，它可以例如是一層氧4匕氮層。柵區(qū)104還可包含柵介質(zhì)層 上的柵電極。通過(guò)等厚淀積多晶硅并利用已知的光刻工藝將多晶硅 圖案化成柵電極。柵介質(zhì)層和4冊(cè)電極也可包含其它材料并用其它方 法形成。在柵區(qū)104的邊上可存在纟冊(cè)隔層106。可存在鄰近柵隔層106并 遠(yuǎn)離柵區(qū)104延伸的第一和第二臺(tái)階源/漏區(qū)108、 110。這些臺(tái)階源/ 漏區(qū)108、 110可在村底102的臺(tái)階凹槽內(nèi)。臺(tái)階源/漏區(qū)108、 110 可在凹槽中外延形成。臺(tái)階源/漏區(qū)108、 110可包含硅、鍺和硼，但 在另 一些實(shí)施例中它們可包含其它材料。在一實(shí)施例中，源/漏區(qū)108、 110的硅和鍺形成具有晶格的合金， 該晶格具有與襯底102的外延硅的晶格結(jié)構(gòu)相同的結(jié)構(gòu)。但是，硅 和鍺的合金的晶格，具有比襯底102的外延珪的晶格間距大的間距， 至少在松弛狀態(tài)是這樣。因?yàn)楹辖鸬木Ц窬哂信c襯底102相同的結(jié) 構(gòu)，所以臺(tái)階源/漏區(qū)108、 110在襯底102上外延形成。但是，合金 的晶格間距較大時(shí)，會(huì)使臺(tái)階源/漏區(qū)108、 110在臺(tái)階源/漏區(qū)108、 110之間的溝道114中產(chǎn)生壓應(yīng)力(及應(yīng)變)。鍺可按約15原子百 分比出現(xiàn)在硅和鍺的結(jié)合中，但在另 一些實(shí)施例中可使用其它濃度。 專交大的硼濃度也可包含在臺(tái)階源/漏區(qū)108、 110中。在一實(shí)施例中， 硼濃度可以是約3xl0，cm3，《旦在另一些實(shí)施例中可使用其它濃度。 (臺(tái)階源/漏區(qū)108、 110從而可被摻雜成P+。)較大的硼濃度可產(chǎn) 生約0.9mOhm-cm的較低電阻，但在另一些實(shí)施例中，硼或其它摻 雜物的濃度可產(chǎn)生不同的電阻。導(dǎo)電p-摻雜膜還可在柵電極表面上淀積并形成4冊(cè)區(qū)104的一部分。臺(tái)階源/漏區(qū)108、 110各可包括較淺的第一臺(tái)階116和較深的第 二臺(tái)階118。臺(tái)階源/漏區(qū)108、 110的第一臺(tái)階116之間的距離可小 于第二臺(tái)階118之間的距離。在一實(shí)施例中，與深的非臺(tái)階源/漏區(qū) 的情形相比，較深的第二臺(tái)階118可在溝道114內(nèi)提供所要求量的 應(yīng)變，而相隔較近的較淺第一臺(tái)階116可在不產(chǎn)生大量電流泄漏的 條件下提供所要求的短溝道效應(yīng)(SCE)。在這樣的無(wú)臺(tái)階器件中， 為提供所要求的應(yīng)變，源/漏區(qū)形成于其中的凹槽互相之間可能太深 或太近，而導(dǎo)致較差的SCE和^^多的電流泄漏。另一些實(shí)施例可作 為源漏區(qū)108、 110的一部分而包含多于兩個(gè)臺(tái)階。在一些實(shí)施例中，臺(tái)階源/漏區(qū)108、 110的底120可低于場(chǎng)隔離 區(qū)122的頂124。所進(jìn)行的蝕刻和/或清除過(guò)程可導(dǎo)致場(chǎng)隔離區(qū)122 的上表面124低于襯底102的上表面112。通過(guò)提供足夠深的臺(tái)階源 /漏區(qū)108、 110,它們的底120 #^于場(chǎng)隔離區(qū)122的頂124，可防止 加在晶體管100和村底102材料上的后續(xù)層之間的"l妄觸。還可防止 不希望有的源于這樣的直接接觸的效應(yīng)(例如鎳尖峰缺陷(spike defects)，它可能在含鎳的層直接與硅襯底102接觸時(shí)發(fā)生)。在臺(tái) 階源/漏區(qū)108、 110的底120低于場(chǎng)隔離區(qū)122的頂124的實(shí)施例中， 臺(tái)階源/漏區(qū)108、 IIO和場(chǎng)隔離區(qū)122之間的重疊可防止這樣的直接 接觸，從而防止這樣的鎳尖峰缺陷或其它問(wèn)題。因此，第二臺(tái)階118 的深度還可提供提供溝道114中所要求的應(yīng)變之外的附加好處。在 另一些實(shí)施例中，臺(tái)階源/漏區(qū)108、 110的底120可超出或與場(chǎng)隔離 區(qū)122的頂124在同一高度上。圖lb是說(shuō)明晶體管100的溝道114中的拉伸應(yīng)變130的^f黃截面 側(cè)視圖，類似于前面參照?qǐng)Dla所描述的。拉伸應(yīng)變130可由臺(tái)階源/ 漏區(qū)108、 110所包含的材料和襯底102所包含的材料之間的晶格間 距的不同而產(chǎn)生。可選擇這樣的材料來(lái)產(chǎn)生所要求的應(yīng)變130。在一 實(shí)施例中，源/漏區(qū)108、 110可包含硅和碳。拉伸應(yīng)變130可以是例 如當(dāng)形成NMOS晶體管100時(shí)所要求的。圖lc是il明晶體管100的溝道114中的壓縮應(yīng)變140的^f黃截面 側(cè)視圖，類似于前面參照?qǐng)Dla所描述的。壓縮應(yīng)變140可由臺(tái)階源/ 漏區(qū)108、 110所包含的材料和襯底102所包含的材料之間的晶格間 距的不同而產(chǎn)生?？蛇x擇這樣的材料來(lái)產(chǎn)生所要求的應(yīng)變140。在一 實(shí)施例中，源/漏區(qū)108、 IIO可包含硅和鍺。壓縮應(yīng)變140可以是例 如當(dāng)形成PMOS晶體管100時(shí)所要求的。圖2是更詳細(xì)說(shuō)明本發(fā)明一實(shí)施例的具有臺(tái)階源/漏區(qū)108、 110 的一般晶體管100的一部分的的橫截面?zhèn)纫晥D。柵區(qū)104可具有寬 度202。該寬度202在各實(shí)施例可以不同。在一實(shí)施例中，柵區(qū)104 可具有約40nm到約60nm之間的寬度202,而在另 一些實(shí)施例中， 寬度202可更大或更小。在臺(tái)階源/漏區(qū)108、 110的第一臺(tái)階116之 間可存在最小距離204。在一實(shí)施例中，距離204可約等于或小于柵 區(qū)104的寬度202。在另一實(shí)施例中，距離204可大約在柵區(qū)104的 寬度202和柵區(qū)104的一半寬度202之間。另 一些實(shí)施例中的距離204 可相對(duì)于柵區(qū)104的寬度202有不同的比率。晶體管100還可具有臺(tái)階源/漏區(qū)108、 110的第二臺(tái)階118之間 的最小距離206。第二臺(tái)階118之間的最小距離206可大于第一臺(tái)階 116之間的最小距離204。在一實(shí)施例中，距離206可在約2倍的柵 區(qū)104寬度202和約1.5倍的柵區(qū)104寬度202之間。在一實(shí)施例中， 距離206可在約1.5倍的柵區(qū)104寬度202和約1倍的柵區(qū)104的寬 度202之間。另一些實(shí)施例中的距離206可相對(duì)于柵區(qū)104的寬度202 有不同的比率。臺(tái)階源/漏區(qū)108、110的第一臺(tái)階116可在襯底102的上表面112 之下具有第一深度208。第一深度208可在比率上與柵極寬度202相 關(guān)。在一實(shí)施例中，第一深度208可在柵區(qū)104的寬度202的約四 分之一和柵區(qū)104的寬度202的約四分之三之間。在另一些實(shí)施例
中，在柵區(qū)104的寬度202和第一臺(tái)階116的第一深度208之間可 存在不同的關(guān)系。臺(tái)階源/漏區(qū)108、 110的第二臺(tái)階118可具有在襯底102的上表 面112之下的第二深度210。第二深度210可與柵極寬度202具有比 率關(guān)系。在一實(shí)施例中，第二深度210可在約三倍的柵區(qū)104寬度202 和約6倍的柵區(qū)104寬度202之間。在另一些實(shí)施例中，在柵區(qū)104 的寬度202和第二臺(tái)階118的第二深度210之間可存在不同的關(guān)系。 可選擇第二臺(tái)階118的第二深度210，以在溝道114中產(chǎn)生所要求的 應(yīng)變。如前面參照?qǐng)Dla所描述的，在柵區(qū)104的側(cè)壁212上可有第一 隔層106。這些隔層106可覆蓋柵區(qū)104的邊并覆蓋襯底102的表面 的部分和/或臺(tái)階源/漏區(qū)108、 110的表面的部分。在一些實(shí)施例中， 還可有第二隔層214。第二隔層214可在第一隔層106上，使得第一 隔層106在第二隔層214和柵區(qū)104之間，第二隔層214可覆蓋襯 底102的部分和/或臺(tái)階源/漏區(qū)108、 110的表面的部分，它們與柵 區(qū)104的距離大于笫一隔層106所覆蓋的部分與柵區(qū)104的距離。 在一些實(shí)施例中，隔層106、 214可包含氧化硅、氮化硅或氮氧化硅 中的一種或多種，但也可使用其它材料。第一隔層106可包含與第 二隔層214相同的材料，或可包含與第二隔層214不同的材料。圖3是表示本發(fā)明一實(shí)施例的晶體管100如何制作的流程圖 300。圖4a到4g是說(shuō)明根據(jù)圖3的流程圖300所示的過(guò)程制作晶體 管100中的各階段的橫截面?zhèn)纫晥D。參照?qǐng)D3，第一和第二隔層106、 214可在襯底102上以及在柵 區(qū)104的側(cè)壁上形成302。圖4a是說(shuō)明在襯底102上形成302第一 和第二隔層106、 214的^t截面?zhèn)?阮圖。第一和笫二隔層106、 214 的形成302可通過(guò)任何合適的工藝來(lái)完成。圖4b是說(shuō)明村底102的摻雜區(qū)402的橫截面?zhèn)纫晥D，包括在一 些實(shí)施例中可任選地形成的村底102的摻雜尖端結(jié)區(qū)404。這樣的摻
雜區(qū)402和摻雜尖端結(jié)區(qū)404可在第一和第二隔層106、 214形成之 前和/或期間形成。例如，在一實(shí)施例中，在形成笫一隔層106之前， 可將摻雜物(例如硼或其它離子)注入村底102外露的上表面，以 形成約為摻雜尖端結(jié)區(qū)404深度的淺摻雜區(qū)。然后可形成第一隔層 106。在形成第一隔層106之后，可再將摻雜物離子注入到襯底102 外露的上表面，以形成襯底102的較深摻雜區(qū)402。然后可進(jìn)行熱處 理，以將摻雜區(qū)402、 404退火并通過(guò)擴(kuò)散使區(qū)402、 404進(jìn)一步延 伸到襯底102中。然后可形成第二隔層214。為簡(jiǎn)明起見(jiàn)，其他圖多 數(shù)未示出或討論摻雜區(qū)402、 404。雖然沒(méi)有針對(duì)每個(gè)實(shí)施例進(jìn)行討 論，但是這樣的摻雜區(qū)402、 404可在本文描述的本發(fā)明的另一些實(shí) 施例中形成。然而，實(shí)施例可能沒(méi)有摻雜區(qū)402、 404。在再一些實(shí) 施例中，可只對(duì)較淺尖端結(jié)區(qū)進(jìn)行摻雜，而不對(duì)較深摻雜區(qū)402進(jìn) 行摻雜。再看圖3，形成304第一底割(undercut)源/漏區(qū)凹槽。圖4c 是說(shuō)明第一底割源/漏區(qū)凹槽410的橫截面?zhèn)纫晥D。第一底割源/漏區(qū) 凹槽410可通過(guò)適合的蝕刻加工來(lái)形成。第一底割源/漏區(qū)凹槽410 可形成到所要求的第二臺(tái)階118的深度210?？蛇x擇該深度210,以 提供溝道114中所要求的應(yīng)變和/或在一些實(shí)施例中提供源/漏區(qū)108、 110和場(chǎng)隔離區(qū)122之間的重疊。第二隔層214可在某種程度上保護(hù) 下部村底102免于蝕刻加工。但是，蝕刻加工可底割隔層214,從而 第二臺(tái)階118之間的最小距離206可小于第二隔層214的外邊緣之 間的距離。第二隔層214可防止第一底割源/漏區(qū)凹槽410彼此太接 近而因此產(chǎn)生過(guò)多的泄漏電流。在一實(shí)施例中，第一底割源/漏區(qū)凹 槽410的底割可延伸經(jīng)過(guò)第二隔層214的邊界。在另一實(shí)施例中， 產(chǎn)生第一底割源/漏區(qū)凹槽410的蝕刻可以是各向異性的，從而可避 免底割第二隔層214;第一底割源/漏區(qū)凹槽410實(shí)際上可不底割隔 層106、 214,而是只沿著第二隔層214的邊界向下延伸到村底102 中，從而可保護(hù)被第二隔層214覆蓋的襯底102材料免于被蝕刻。 再參照?qǐng)D3,去除306第二隔層214。圖4d是說(shuō)明在去除306 第二隔層214之后的晶體管100的橫截面?zhèn)纫晥D。在一實(shí)施例中， 通過(guò)形成410第一底割源/漏區(qū)凹槽，留下的襯底102表面可超出第 一隔層106,但在另一些實(shí)施例中可能不超出第一隔層106。再看圖3，形成308第二底割源/漏區(qū)凹槽。圖4e是說(shuō)明第二底 割源/漏區(qū)凹槽412的橫截面?zhèn)?f見(jiàn)圖。第二底割源/漏區(qū)凹槽412可通 過(guò)任何適合的蝕刻加工來(lái)形成。第二底割源/漏區(qū)凹槽412可形成到 第一臺(tái)階116所要求的深度208。在一些實(shí)施例中，可選擇該深度 208,以在沒(méi)有過(guò)多電流泄漏的條件下提供溝道114中所要求的短溝 道效應(yīng)。第一隔層106可在某種程度上保護(hù)村底102下部免于被蝕 刻加工。但是，蝕刻加工可底割第一隔層106,從而第一臺(tái)階116之 間的最小距離204可小于第一隔層106的外邊緣之間的距離，以及 可小于柵區(qū)104的寬度202。在一實(shí)施例中，第二底割源/漏區(qū)凹槽412 的底割可延伸經(jīng)過(guò)第一隔層106的邊界。在另一實(shí)施例中，產(chǎn)生第 二底割源/漏區(qū)凹槽412的蝕刻可以是各向異性的，從而避免底割第 一隔層106;笫二底割源/漏區(qū)凹槽412可只沿著第一隔層106的邊 界向下延伸到村底102中，從而保護(hù)被第一隔層106覆蓋的襯底102 材料免于被蝕刻。因此，通過(guò)產(chǎn)生包含第一凹槽和第二凹槽410、 412這二者的臺(tái) 階源漏凹槽，本發(fā)明的一些實(shí)施例考慮到深源/漏區(qū)108、 110,它們 將提供所要求的應(yīng)變和/或與場(chǎng)隔離區(qū)122重疊，并提供源/漏區(qū)108、 110的小間隔淺臺(tái)階116，從而產(chǎn)生有益的短溝道效應(yīng)。在一些實(shí)施 例中，通過(guò)保持深凹槽410之間較大的距離206,使得只有淺凹槽412 以小距離204互相4妄近地延伸，可避免深凹槽互相4妄近地延伸導(dǎo)致 的過(guò)多電流泄漏。再參照?qǐng)D3,形成310第一和第二臺(tái)階源/漏區(qū)108、 110。圖4f 是說(shuō)明本發(fā)明一實(shí)施例的笫一和笫二臺(tái)階源/漏區(qū)108、 110的橫截面 側(cè)視圖。作為共形地形成以填充臺(tái)階凹槽410、 412的結(jié)果，形成第 一和第二臺(tái)階源/漏區(qū)108、 110的臺(tái)階。第一和第二臺(tái)階源/漏區(qū)108、 110可具有在襯底102的上表面112之上延伸的上表面。在另一些實(shí) 施例中，臺(tái)階源/漏區(qū)108、 110可具有低于或與襯底102的上表面112 等高的上表面。第一和第二臺(tái)階源/漏區(qū)108、 110可在凹槽410、 412中外延形 成，但也可使用其它方法來(lái)形成310臺(tái)階源/漏區(qū)108、 110。在一實(shí) 施例中，第一和第二臺(tái)階源/漏區(qū)108、 110包含硅、鍺和硼，不過(guò)在 另一些實(shí)施例中，第一和第二臺(tái)階源/漏區(qū)108、 110可包含其它材料。 在一實(shí)施例中，第一和第二臺(tái)階源/漏區(qū)108、 110可在化學(xué)氣相淀積 室中以下列加工條件來(lái)形成20sccm的二氯硅烷，1%濃度的70sccm 的乙硼烷，以及50sccm的鍺烷，在74(TC的溫度上，但也可使用其 它加工條件。在一實(shí)施例中，硅和鍺可形成其晶格結(jié)構(gòu)與村底102的外延硅 的晶格結(jié)構(gòu)相同的合金。但是，臺(tái)階源/漏區(qū)108、 110中的硅鍺合金 的晶格間距大于村底102的外延硅的晶格間距，至少在松弛狀態(tài)下 是如此。因?yàn)榕_(tái)階源/漏區(qū)108、 110中的合金晶格與襯底102中的合 金晶格結(jié)構(gòu)相同，所以臺(tái)階源/漏區(qū)108、 110可在襯底102上外延形 成。但是，因?yàn)楹辖鸬木Ц耖g距較大，所以臺(tái)階源/漏區(qū)108、 110在 溝道114中產(chǎn)生壓應(yīng)力。在一實(shí)施例中，硅和鍺的結(jié)合中鍺的含量 約為15原子百分比，但在另一些實(shí)施例中，它可具有不同的含量。 臺(tái)階源/漏區(qū)108、 110中還可包含較大的硼濃度。(從而在該實(shí)施例 中，臺(tái)階源/漏區(qū)108、 110 ^皮摻雜成P+。)在一實(shí)施例中，硼濃度 可以是約3xl027cm3。在另一實(shí)施例中，硼或另一摻雜物的濃度可以 是約0.5 x l02Q/cm3或更高，但在其他實(shí)施例中，可包含不同的摻雜 物量。在一實(shí)施例中，較大的硼濃度可產(chǎn)生約0.9mOhm-cm的較低 電阻。在另一些實(shí)施例中，例如當(dāng)制造NMOS晶體管100時(shí)，可使 用硅和鍺之外的材料，這些材料具有不同的晶格間距以在溝道114 中產(chǎn)生不同的應(yīng)變。例如，硅和爿碳可代替硅和鍺使用。
圖4g是說(shuō)明其中如參照?qǐng)D4b所描述的形成任選摻雜區(qū)402、 404 的一實(shí)施例的橫截面?zhèn)纫晥D。在該實(shí)施例中，可形成凹槽410、 412, 不去除襯底102的摻雜區(qū)402、 404的全部。更確切地說(shuō)，在形成凹 槽410、 412之后，可留下?lián)诫s區(qū)402、 404的部分。這可產(chǎn)生鄰近 凹槽410、 412和臺(tái)階源/漏區(qū)108、 110的剩余摻雜區(qū)414的薄層。 該實(shí)施例是任選的，而在一些實(shí)施例中可能沒(méi)有這樣的摻雜區(qū)402、 404，這樣在一些實(shí)施例中，就可能沒(méi)有剩余摻雜區(qū)414。下面描述 的其余實(shí)施例將不包含對(duì)這樣的摻雜區(qū)402、 404、 414的描述，但 本領(lǐng)域技術(shù)人員可將下面描述的其余實(shí)施例修改成包括這樣的摻雜 區(qū)402、 404、 414。在另一些其中只摻雜尖端結(jié)區(qū)而不摻雜較深區(qū)402 的實(shí)施例中，在臺(tái)階源/漏區(qū)108、 110的內(nèi)部可能只有摻雜尖端結(jié)區(qū)； 剩余摻雜區(qū)可不在第一臺(tái)階412之下延伸和/或不沿著第二臺(tái)階410 的周邊延伸。圖5是表示本發(fā)明另一實(shí)施例的晶體管100如何制作的流程圖 500。圖6a到6f是說(shuō)明根據(jù)圖5的流程圖500所示的過(guò)程制作晶體 管100中的各階段的橫截面?zhèn)?見(jiàn)圖。參照?qǐng)D5,在襯底102上形成502第一和第二隔層106、 214。 圖6a是說(shuō)明在襯底102上和在4冊(cè)區(qū)104的側(cè)壁上形成502的笫一和 第二隔層106、 214的橫截面?zhèn)?脫圖。第一和第二隔層106、 214的 形成502可通過(guò)任何合適的工藝來(lái)完成。再看圖5，形成504第一底割源/漏區(qū)凹槽。圖6b是說(shuō)明第一底 割源/漏區(qū)凹槽610的橫截面?zhèn)纫晥D。第一底割源/漏區(qū)凹槽610可類 似于前面參照?qǐng)D3和圖4描述的第一底割源/漏區(qū)凹槽410，并可按 類似的方式形成。再看圖5，形成506第一源/漏層。圖6c是說(shuō)明根據(jù)本發(fā)明一實(shí) 施例在第一底割源/漏區(qū)凹槽610中形成的第一源/漏層611橫截面?zhèn)?視圖。第一源/漏層611可形成第一和第二臺(tái)階源/漏區(qū)108、 110的 第二臺(tái)階118。第一源/漏層611可按類似的方式形成，并可包含與
形成如前面參照?qǐng)D3和圖4描述的第一和第二臺(tái)階源/漏區(qū)108、 110 的單層類似的材料。再看圖5，去除508笫二隔層214。圖6d是說(shuō)明在去除了 508 第二隔層214之后的晶體管100的橫截面?zhèn)纫晥D。在一實(shí)施例中， 通過(guò)形成第一底割源/漏區(qū)凹槽610留下的襯底102表面可超出第一 隔層106,但在另一些實(shí)施例中可不超出第一隔層106。在去除第二 隔層214之后，可暴露原來(lái)^f皮第二隔層214覆蓋的第一源/漏層611 的表面的一些部分。再看圖5,形成510第二底割源/漏區(qū)凹槽。圖6e是說(shuō)明第二底 割源/漏區(qū)凹槽612的橫截面?zhèn)纫晥D。第二底割源/漏區(qū)凹槽612可類 似于前面參照?qǐng)D3和圖4描述的第二底割源/漏區(qū)凹槽412,并可按 類似的方式形成。第二底割源/漏區(qū)凹槽612的形成510中，去除第 一源/漏層611的一些材料。再看圖5,形成512第二源/漏層。圖6f是說(shuō)明根據(jù)本發(fā)明一實(shí) 施例在第二底割源/漏區(qū)凹槽612中以及部分在第一源/漏層611上形 成的第二源/漏層613的橫截面?zhèn)纫晥D。第二源/漏層613可形成第一 和第二臺(tái)階源/漏區(qū)108、 110中的第一臺(tái)階116。笫二源/漏層613可 按類似的方式形成，并可包含與形成如前面參照?qǐng)D3和圖4描述的 第一和第二臺(tái)階源/漏區(qū)108、 110的單層類似的材料。如此，通過(guò)產(chǎn)生包含第一凹槽和第二凹槽610、 612這二者的臺(tái) 階源漏凹槽，以及形成第一和第二源/漏層611、 613，本發(fā)明的一些 實(shí)施例考慮到具有可提供所要求的應(yīng)變和/或與場(chǎng)隔離區(qū)122重疊的 深臺(tái)階118 (笫一源/漏層611的)的源/漏區(qū)108、 110，還提供源/漏 區(qū)108、 110的小間隔淺臺(tái)階116 (第二源/漏層613的)來(lái)獲得有益 的短溝道效應(yīng)。在一些實(shí)施例中，通過(guò)保持深凹槽610之間較大的 距離206，使得只有淺凹槽612 (以及淺第二源/漏層613)以小距離 204彼此接近，可避免深凹槽610 (及第一源/漏層611 )延伸而彼此 接近所導(dǎo)致的過(guò)多電流泄漏。
圖7是表示根據(jù)本發(fā)明再一實(shí)施例的晶體管100如何制作的流程圖700。圖8a到8f是說(shuō)明根4^圖7的流程圖700所示的過(guò)程制作 晶體管100中的各階段的橫截面?zhèn)纫晥D。參照?qǐng)D7，在襯底102上形成702第一隔層106。圖8a是說(shuō)明在 襯底102上以及在柵區(qū)104的側(cè)壁上形成702的第一隔層106的橫 截面?zhèn)纫晥D。第一隔層106的形成702可通過(guò)任何適當(dāng)?shù)墓に噥?lái)完 成。再看圖7,形成704第二底割源/漏區(qū)凹槽。圖8b是說(shuō)明第二底 割源/漏區(qū)凹槽812的4黃截面?zhèn)萟L圖。第二底割源/漏區(qū)凹槽812可類 似于前面參照?qǐng)D3和圖4描述的第二底割源/漏區(qū)凹槽412，并可按 類似的方式形成。但是，它們?cè)谳^深的第一底割源/漏區(qū)凹槽之前形 成。第二底割源/漏區(qū)凹槽812可確定第一臺(tái)階116的深度208以及 兩個(gè)第一臺(tái)階116之間的最小距離204。再看圖7，形成806第二源/漏層。圖8c是說(shuō)明根據(jù)本發(fā)明一實(shí) 施例在第二底割源/漏區(qū)凹槽812中形成的第二源/漏層813的橫截面 側(cè)-脫圖。第二源/漏層813可形成第一和第二臺(tái)階源/漏區(qū)108、 110 中的笫一臺(tái)階116。第二源/漏層813可按類似的方式形成并可包含 與形成如前面參照?qǐng)D3和圖4描述的第一和第二臺(tái)階源/漏區(qū)108、110 的單層類似的材料。同樣，如圖8c所示，在一些實(shí)施例中，第二源/ 漏層813的上表面可高出襯底102的上表面。再參照?qǐng)D7，形成708第二隔層214。圖8d是說(shuō)明在形成808 第二隔層214之后的晶體管100的橫截面?zhèn)纫晥D。第二隔層214可 鄰近第一隔層106并覆蓋第二源/漏層813的表面的一部分。第二隔 層214的形成708可通過(guò)任何合適的工藝來(lái)完成。再看圖7,形成710笫一底割源/漏區(qū)凹槽。圖8e是說(shuō)明第一底 割源/漏區(qū)凹槽810的4黃截面?zhèn)萟L圖。第一底割源/漏區(qū)凹槽810可類 似于前面參照?qǐng)D3和圖4描述的第一底割源/漏區(qū)凹槽410,并可按
類似的方式形成。第一底割源/漏區(qū)凹槽810的形成710會(huì)去除第二 源/漏層813的一些材料。
再看圖7，形成712第一源/漏層。圖8f是說(shuō)明根據(jù)本發(fā)明一實(shí) 施例在第一底割源/漏區(qū)凹槽810中形成的第一源/漏層811的橫截面 側(cè)視圖。第一源/漏層811可形成第一和第二臺(tái)階源/漏區(qū)108、 110 中的第丄臺(tái)階118。第一源/漏層811可按類似的方式形成并可包含 與形成如前面參照?qǐng)D3和圖4描述的第一和第二臺(tái)階源/漏區(qū)108、110 的單層類似的材料。同樣，如圖8f所示，在一些實(shí)施例中，第一源/ 漏層811具有在襯底102的上表面之上且在第二源/漏層813的上表 面之上的上表面。在一些實(shí)施例中，然后可去除第二隔層214，但在 一些實(shí)施例中，第二隔層214可留在最終產(chǎn)品中。
因此，通過(guò)產(chǎn)生包含第一凹槽和第二凹槽810、 812這二者的臺(tái) 階源漏凹槽，并形成第一和第二源/漏層811、 813,本發(fā)明的一些實(shí) 施例考慮到實(shí)現(xiàn)具有可提供所要求的應(yīng)變和/或與場(chǎng)隔離區(qū)122重疊 的深臺(tái)階118 (第一源/漏層811的)的源/漏區(qū)108、 110,還提供源/ 漏區(qū)108、 110的小間隔淺臺(tái)階116 (第二源/漏層813的)，以獲得 有益的短溝道效應(yīng)。在一些實(shí)施例中，通過(guò)保持深凹槽810之間較 大的距離206，使得只有淺凹槽812 (以及淺第二源/漏層813)延伸 到以小距離204彼此接近，可避免深凹槽810 (以及第一源/漏層811 ) 延伸而彼此接近所導(dǎo)致的過(guò)多電流泄漏。
圖9是說(shuō)明可包含如圖所示和前述的晶體管100的集成電路900 的示意圖。集成電路900可以是任何類型的集成電路900。例如，集 成電路900可以是微處理器。在一實(shí)施例中，晶體管100可用在集 成電路900中以提供晶體管100，晶體管100具有較深的第二臺(tái)階U8 導(dǎo)致的所要求的溝道區(qū)114中的應(yīng)變以及較淺且較近的第一臺(tái)階116 產(chǎn)生的經(jīng)改善的短溝道效應(yīng)。雖然作為集成電路900的構(gòu)成部分來(lái) 進(jìn)行說(shuō)明，但是晶體管100不限于包含在這樣的器件中。集成電路900
的類型也不限于微處理器；其它類型的電路也可從本文描述的晶體管的使用中獲益。圖10是說(shuō)明本發(fā)明一實(shí)施例的系統(tǒng)1000的框圖。如圖所示， 對(duì)于該實(shí)施例，系統(tǒng)1000包含用于處理數(shù)據(jù)的計(jì)算設(shè)備1002。計(jì)算 設(shè)備1002可包含母板1004。具體地說(shuō)，母板1004可包含處理器1006, 以及連接到總線1010的網(wǎng)絡(luò)接口 1008。網(wǎng)絡(luò)接口 1008可將計(jì)算設(shè) 備1002連接到其它器件1008,例如其它計(jì)算設(shè)備1002。根據(jù)應(yīng)用的需要，系統(tǒng)IOOO可包括其它部件，這些部件包括(但 不限于)易失性和非易失性存儲(chǔ)器1012;圖形處理器(它可沿著 芯片組集成到母板上，或作為可選的方案，它可以是擴(kuò)展卡，例如 AGP、 PCI Express或其它類型，可移動(dòng)地插入母板上的插座，或另 一類型的圖形處理器)；數(shù)字信號(hào)處理器；密碼處理器；芯片組； 海量存儲(chǔ)器1014(例如硬盤、光盤(CD)、數(shù)字通用盤(DVD)等)； 以及輸入和/或輸出設(shè)備1016等。在各實(shí)施例中，系統(tǒng)1000可以是個(gè)人數(shù)字助理(PDA)、移動(dòng) 電話、平板式計(jì)算設(shè)備、膝上型計(jì)算設(shè)備、桌上型計(jì)算設(shè)備、機(jī)頂 盒、娛樂(lè)控制裝置、數(shù)碼相機(jī)、數(shù)字視頻記錄器、CD播放器、DVD 播放器或其它類似的數(shù)字設(shè)備。前述的晶體管100的一個(gè)或多個(gè)可作為許多電路的任何一個(gè)的 構(gòu)成部分包含在圖IO的系統(tǒng)1000中。例如，晶體管IOO可以是CPU 1006、母板1004或其它設(shè)備的構(gòu)成部分。以上為說(shuō)明和描述的目的，提供了本發(fā)明實(shí)施例的描述。但這 不是要窮舉本發(fā)明的范圍或?qū)⒈景l(fā)明限制為所公開的精確形式。該 描述和之后的權(quán)利要求包含各種術(shù)語(yǔ)，例如左、右、上、下、在... 之上、在..,之下、上部、下部、第一、第二等，這些術(shù)語(yǔ)只用于描 述性目的而不應(yīng)解釋成限制性的。例如，襯底的"上"表面是指襯 底或集成電路的器件側(cè)(或有效面)，它是表示相對(duì)垂直位置的術(shù) 語(yǔ)；襯底實(shí)際上可處于標(biāo)準(zhǔn)地球參照框架中的任何方向上，即使村200680006841.7說(shuō)明書第16/16頁(yè)底的"上"側(cè)低于"下"側(cè)，仍落入術(shù)語(yǔ)"上"的意義范圍內(nèi)。本 文使用的(包括權(quán)利要求中使用的)術(shù)語(yǔ)"在...上"不表示第一層直接在第二層上并與第二層直^妾接觸，除非特別作這樣的規(guī)定；在第一層和第一層上的第二層之間可存在笫三層或其它結(jié)構(gòu)。根據(jù)本 文描述的實(shí)施例的器件或物品可按很多的位置和方位進(jìn)行制造、使 用或封裝出廠。相關(guān)領(lǐng)域技術(shù)人員能理解到，根據(jù)上述教導(dǎo)，可對(duì) 本發(fā)明進(jìn)行許多修改和改變。本領(lǐng)域技術(shù)人員會(huì)認(rèn)識(shí)到，可對(duì)圖中 所示的各個(gè)部件進(jìn)行各種等同的組合和代替。所以本發(fā)明的范圍不 是由該詳細(xì)描述限定，而是由附加于此的權(quán)利要求來(lái)限定。2權(quán)利要求
1.一種器件，包括襯底，具有上表面及第一和第二臺(tái)階源/漏區(qū)凹槽；第一臺(tái)階源/漏區(qū)凹槽中的第一臺(tái)階源/漏區(qū)；第二臺(tái)階源/漏區(qū)凹槽中的第二臺(tái)階源/漏區(qū)；其中，第一和第二臺(tái)階源/漏區(qū)凹槽各有延伸到所述襯底的上表面之下第一深度的第一臺(tái)階和延伸到所述襯底的上表面之下的第二深度的第二臺(tái)階，第二深度大于第一深度；并且其中，第一臺(tái)階源/漏區(qū)凹槽的第一臺(tái)階和第二臺(tái)階源/漏區(qū)凹槽的第一臺(tái)階之間的最小距離小于第一臺(tái)階源/漏區(qū)凹槽的第二臺(tái)階和第二臺(tái)階源/漏區(qū)凹槽的第二臺(tái)階之間的最小距離。
2. 如權(quán)利要求l所述的器件，其中，所述村底包含具有第一晶格 間距的第一半導(dǎo)體材料，第一和笫二臺(tái)階源/漏區(qū)包含具有第二晶格間 距的第二半導(dǎo)體材料，第一晶格間距與第二晶格間距不同，以在鄰近 襯底的上表面且位于第 一和第二臺(tái)階源/漏區(qū)之間的村底的溝道中產(chǎn) 生應(yīng)變。
3. 如權(quán)利要求2所述的器件，其中，所述襯底包含硅，第一和第 二臺(tái)階源/漏區(qū)包含珪鍺。
4. 如權(quán)利要求l所述的器件，還包括鄰近襯底的上表面且位于 第一和第二臺(tái)階源/漏區(qū)之間的襯底的溝道；以及在所述溝道之上的村 底上的柵部，所述柵部具有寬度，其中第一臺(tái)階源/漏區(qū)凹槽的第一臺(tái) 階和第二臺(tái)階源/漏區(qū)凹槽的第 一臺(tái)階之間的最小距離約等于或小于 所述柵部的寬度。
5. 如權(quán)利要求4所述的器件，其中，第一臺(tái)階源/漏區(qū)凹槽的第 一臺(tái)階和第二臺(tái)階源/漏區(qū)凹槽的第一臺(tái)階之間的最小距離，在所述柵 部的約一個(gè)寬度和所述柵部的約半個(gè)寬度之間。
6. 如權(quán)利要求4所述的器件，其中，第一深度在所述柵部的約四 分之一寬度和所述柵部的約四分之三寬度之間。
7. 如權(quán)利要求4所述的器件，其中，笫二深度在第一深度的約三 倍和第 一深度的約六倍之間。
8. 如權(quán)利要求4所述的器件，其中，第一臺(tái)階源/漏區(qū)凹槽的第 二臺(tái)階和第二臺(tái)階源/漏區(qū)凹槽的第二臺(tái)階之間的最小距離，在所述柵 部寬度的約1.5倍和所述柵部寬度的約1倍之間。
9. 如權(quán)利要求4所述的器件，還包括所述柵部?jī)蓚?cè)的第一隔層， 所述柵部在兩個(gè)第一隔層之間；以及各第一隔層上的第二隔層，各第 一隔層在第二隔層和所述柵部之間。
10. —種器件，包括 襯底；具有第一臺(tái)階和第二臺(tái)階的第一臺(tái)階源/漏區(qū)； 具有第一臺(tái)階和笫二臺(tái)階的第二臺(tái)階源/漏區(qū)；并且 其中，在第一和第二源/漏區(qū)的第一臺(tái)階之間存在第一寬度，在第 一和第二源/漏區(qū)的第二臺(tái)階之間存在不同于第一寬度的第二寬度。
11. 如權(quán)利要求10所述的器件，其中，所述第一臺(tái)階源/漏區(qū)和 第二臺(tái)階源/漏區(qū)至少部分地在所述襯底中的第一和笫二臺(tái)階凹槽 內(nèi)。
12. 如權(quán)利要求IO所述的器件，其中，所述襯底包含具有第一晶 格間距的第一半導(dǎo)體材料，第一和第二臺(tái)階源/漏區(qū)包含具有第二晶格 間距的第二半導(dǎo)體材料，第一晶格間距與第二晶格間距不同，以在第 一和第二源/漏區(qū)之間的溝道中產(chǎn)生應(yīng)變。
13. 如權(quán)利要求12所述的器件，還包括所述溝道之上的襯底的上 表面上的柵部，所述柵部具有寬度，其中第一臺(tái)階源/漏區(qū)的第一臺(tái)階 和笫二臺(tái)階源/漏區(qū)的第一臺(tái)階之間的最小距離約等于或小于所述柵 部的寬度。
14. 如權(quán)利要求13所述的器件，其中，第一臺(tái)階具有第一深度， 該第 一深度等于所述柵部的約四分之一寬度和所述柵部的約四分之三 寬度之間的距離。
15. 如權(quán)利要求14所述的器件，其中，第二臺(tái)階具有第二深度， 該第二深度等于第一深度的約三倍和第一深度的約六倍之間的距離。
16. 如權(quán)利要求13所述的器件，其中，所述襯底的上表面低于第 一和第二源/漏區(qū)的上表面。
17. 如權(quán)利要求13所述的器件，還包括所述柵部?jī)蓚?cè)的第一隔 層，所述柵部在兩個(gè)第一隔層之間；以及各第一隔層上的第二隔層， 各第 一 隔層在笫二隔層和所述^t冊(cè)部之間。
18. 如權(quán)利要求12所述的器件，其中，第一和第二臺(tái)階源/漏區(qū) 各自只包含單層第二半導(dǎo)體材料。
19. 如權(quán)利要求12所述的器件，其中，第一和第二臺(tái)階源/漏區(qū)各自包含兩層第二半導(dǎo)體材料，第一層第二半導(dǎo)體材料在第二層第二 半導(dǎo)體材料上。
20. 如權(quán)利要求12所述的器件，其中，第一和第二臺(tái)階源/漏區(qū) 各自包含兩個(gè)不連續(xù)的第二半導(dǎo)體材料區(qū)，第一個(gè)第二半導(dǎo)體材料區(qū) 接近所述溝道而第二個(gè)第二半導(dǎo)體材料區(qū)遠(yuǎn)離所述溝道。
21. 如權(quán)利要求10所述的器件，其中，第一和第二源/漏區(qū)各自 包含兩個(gè)材料外延層。
22. 如權(quán)利要求IO所述的器件，其中，所述襯底及第一和第二臺(tái) 階源/漏區(qū)是晶體管的構(gòu)成部分，該晶體管是附著于母板的微處理器的 構(gòu)成部分，還包括與所述母板集成的圖形處理器。
23. —種方法，包括在襯底上形成柵部，所述4冊(cè)部具有從襯底的上表面向上延伸的第 一側(cè)和第二側(cè)；在所述柵部的兩側(cè)形成第 一組隔層；接近所述柵部的兩側(cè)而形成第 一組凹槽，第 一組凹槽具有在所述襯底的上表面下的第一深度并在所述柵部下被隔開第一距離；以及接近所述柵部的兩側(cè)而形成第二組凹槽，第二組凹槽具有在所述 襯底的上表面下的第二深度并在所述柵部下凈皮隔開第二距離，第二深 度淺于第一深度，第二距離小于第一距離。
24. 如權(quán)利要求23所述的方法，還包括在第一和第二組凹槽中形 成第一和第二源/漏區(qū)。
25. 如權(quán)利要求24所述的方法，其中，形成第一和第二源/漏區(qū) 包括外延生長(zhǎng)第一和第二源/漏區(qū)。
26. 如權(quán)利要求24所述的方法，其中，所述襯底包含具有笫一晶 格間距的第一半導(dǎo)體材料，笫一和第二臺(tái)階源/漏區(qū)包含具有第二晶格 間距的第二半導(dǎo)體材料，第一晶格間距與第二晶格間距不同，以在第 一和第二源/漏區(qū)之間的溝道中產(chǎn)生應(yīng)變。
27. 如權(quán)利要求24所述的方法，還包括在第一組隔層上形成第二組隔層，其中，在形成第一組隔層和第 二組隔層之后，形成第一組凹槽；在形成第一組凹槽之后去除第二組隔層；其中，在去除第二組隔層之后形成第二組凹槽；以及其中，在形成第二組凹槽之后，形成第一和第二源/漏區(qū)。
28. 如權(quán)利要求23所述的方法，還包括在第一組隔層上形成第二組隔層，其中，在形成第一組隔層和第 二組隔層之后，形成第一組凹槽；在第一組凹槽的各凹槽中形成第一外延源/漏層；在形成第一外延源/漏層之后去除第二組隔層；其中，在去除第二組隔層之后形成第二組凹槽；以及在第二組凹槽的各凹槽中形成笫二外延源/漏層。
29. 如權(quán)利要求23所述的方法，還包括 在形成第一組凹槽之前，在第二組凹槽的各凹槽中形成第一外延源/漏層；在形成第 一外延源/漏層之后，在第 一組隔層上形成第二組隔層， 其中，在形成第一和第二組隔層之后形成第一組凹槽；以及 在第 一組凹槽的各凹槽中形成第二外延源/漏層。
全文摘要
本發(fā)明的實(shí)施例提供了具有臺(tái)階源/漏區(qū)的晶體管。臺(tái)階源/漏區(qū)可在溝道區(qū)中實(shí)現(xiàn)顯著的應(yīng)變并使電流泄漏最小化。通過(guò)在襯底中形成兩個(gè)凹槽來(lái)產(chǎn)生臺(tái)階凹槽并在凹槽中形成源/漏區(qū)，從而形成臺(tái)階源/漏區(qū)。
文檔編號(hào)H01L29/78GK101133482SQ200680006841
公開日2008年2月27日 申請(qǐng)日期2006年1月5日 優(yōu)先權(quán)日2005年1月6日
發(fā)明者B·澤爾, C·奧思, G·庫(kù)爾洛, S·泰亞吉 申請(qǐng)人:英特爾公司