專利名稱：在cmosfet中最優(yōu)化應(yīng)變的結(jié)構(gòu)與方法
技術(shù)領(lǐng)域：
本發(fā)明通常涉及應(yīng)變互補(bǔ)金屬氧化物半導(dǎo)體場效應(yīng)晶體管 (CMOSFET)的半導(dǎo)體結(jié)構(gòu)以及用于制造在MOSFET中最優(yōu)化應(yīng)變的 應(yīng)變CMOSFET的方法，更具體地說，涉及最大化MOSFET的一種類型 /種類(N或P)中的應(yīng)變和最小化并且馳豫MOSFET的另一種類型/種類 (P或N)中的應(yīng)變的結(jié)構(gòu)和方法。
背景技術(shù)：
因為應(yīng)變可以提高M(jìn)OSFET溝道中的栽流子遷移率，所以最近引起 應(yīng)變的工藝吸引了大量的注意力。在向MOSFET的溝道中傳遞應(yīng)變時， 接觸阻擋(CA)氮化物應(yīng)力工程特別有效。另外，該工藝與現(xiàn)有制造工藝 兼容并且可以在現(xiàn)有制造工藝中容易地執(zhí)行。MOSFET的溝道中的應(yīng)變與 接觸阻擋(CA)氮化物的厚度成比例，在MOSFET溝道中較厚的接觸阻 擋氮化物引起較高的應(yīng)力。壓縮CA氮化物或者拉伸CA氮化物可以提高 一類MOSFET的性能并且降低另一類MOSFET的性能。更具體地i兌，壓 縮CA氮化物提高PMOSFET的性能同時降低NMOSFET的性能，而拉 伸CA氮化物提高NMOSFET的性能同時降低PMOSFET的性能。如技 術(shù)上公知的，可以通過改變等離子體沉積功率選擇性沉積壓縮氮化物膜或 者拉伸氮化物膜。
執(zhí)行掩蔽(阻擋PFET或者阻擋NFET ) Ge或者As注入以馳豫一類 (N或者P) MOSFET中的應(yīng)力，從而減少性能降低，同時保留另一類(P 或者N )MOSFET中的應(yīng)變，厚CA氮化物可以在一類(N或者P )MOSFET 的溝道中引起更高的應(yīng)力。但是厚CA氮化物使得用Ge或者As的注入馳豫應(yīng)力以提高另一類(P或者N) MOSFET的性能的變得困難。

發(fā)明內(nèi)容
本發(fā)明提供了一種結(jié)構(gòu)和方法，以在諸如CMOSFET的半導(dǎo)體器件中 最優(yōu)化應(yīng)變并且廣泛應(yīng)用于常用半導(dǎo)體器件。本發(fā)明提供包括PMOSFET
方法，該方法最大化一種類型/種類(N或P)MOSFET的應(yīng)變同時最小化 和馳豫另一種類型/種類(N或P) MOSFET中的應(yīng)變。
在所述PMOSFET和所述NMOSFET的其中之一上形成具有初始全 厚度的應(yīng)變引起CA氮化物覆層，其中,應(yīng)變引^層在一種半導(dǎo)體器件中 產(chǎn)生最優(yōu)化全應(yīng)變。在PMOSFET和NMOSFET的另一個上形成具有小 于全厚度的蝕刻減小的厚度的應(yīng)變引起CA氮化物覆層，其中，應(yīng)變引起 覆層減小的厚度在另一個MOSFET中馳豫并產(chǎn)生較小的應(yīng)變.


通過參考隨后聯(lián)系附圖對其幾個實施例的詳細(xì)描述，本領(lǐng)域的技術(shù)人 員可以更容易地理解用于在MOSFET中最優(yōu)化應(yīng)變的結(jié)構(gòu)和方法的本發(fā) 明的前述方面和優(yōu)點，在所有附圖中，相似的元件用相似的標(biāo)號標(biāo)記，其 中
圖1示出了 MOSFET結(jié)構(gòu)，其在PMOSFET上具有最大化PMOSFET 中的應(yīng)變的CA壓縮氮化物的較大厚度并且在NMOSFET上具有最小化并 馳豫NMOSFET中的應(yīng)變的CA拉伸氮化物的較小厚度。
圖2示出了 MOSFET結(jié)構(gòu)，其在NMOSFET上具有最大化NMOSFET 中的應(yīng)變的CA拉伸氮化物的較大厚度并且在PMOSFET上具有最小化并 馳豫PMOSFET中的應(yīng)變的CA拉伸氮化物的較小厚度。
具體實施例方式
本發(fā)明提供了在NMOSFET和PMOSFET上具有不同厚度的接觸阻擋(CA)氮化物，其用來最大化一種類型/種類(P或N) MOSFET的應(yīng) 變并且最小化和馳豫另一種類型/種類(N或P) MOSFET的應(yīng)變，的 MOSFET結(jié)構(gòu)。
圖1示出了在具有被隔離區(qū)域34分開的PMOSFET 30和NMOSFET 32兩者的半導(dǎo)體晶片之上的本發(fā)明的第一和第二代表性實施例。在本發(fā)明 的第一和第二代表性實施例中，壓縮CA氮化物被用來最大化PMOSFET 30中的應(yīng)變以及最小化并馳豫NMOSFET32中的應(yīng)變。
總之，在PMOSFET 30和NMOSFET 32兩者上沉積厚(700-1000A) 壓縮CA氮化物36后，用光致抗蝕劑構(gòu)圖晶片以便用光致抗蝕劑覆蓋 PMOSFET 30并且暴露NMOSFET 32并且沒有用光致抗蝕劑覆蓋 NMOSFET 32。 NMOSFET 32處的CA氮化物在38處被蝕刻到更薄 (300-500A)，同時光致抗蝕劑保護(hù)PMOSFET 30不^皮蝕刻，因此， NMOSFET 32處更薄的CA氮化物38導(dǎo)致在NMOSFET 32處的壓縮應(yīng)變 低于PMOSFET 30處的壓縮應(yīng)變，并且減少了 NMOSFET 32的性能降低。
圖1還示出可以應(yīng)用Ge或者As注入40以進(jìn)一步馳豫應(yīng)變并提高 NMOSFET 32的性能。
在第一步中，在晶片上的PMOSFET30和NMOSFET 32兩者之上沉 積壓縮CA氮化物36的厚(700-1000A)層。
然后，在晶片上沉積光致抗蝕劑的覆蓋層，通過使用掩模構(gòu)圖光致抗 蝕劑以便用光致抗蝕劑覆蓋PMOSFET 30，同時NMOSFET 32保持暴露 并且沒有用光致抗蝕劑覆蓋NMOSFET 32.
然后蝕刻N(yùn)MOSFET 32處的CA氮化物，在38處薄到(300-500A)， 同時光致抗蝕劑保護(hù)PMOSFET 30處的CA氮化物不被蝕刻，以便 PMOSFET 30頂上的CA氮化物36保持全沉積厚度。因此，NMOSFET 32 頂上的38處更薄的CA氮化物導(dǎo)致在NMOSFET 32處的壓縮應(yīng)變^f氐于 PMOSFET 30處的壓縮應(yīng)變，并且減少由壓縮CA氮化物引起的 NMOSFET 32的性能降低。
隨著以上步驟的完成，完成了本發(fā)明的第一實施例。圖l還示出了第二實施例，其中在完成以上步驟后，通過在40處將Ge或者As注入到 NMOSFET 32中，進(jìn)一步減少了 NMOSFET 32的性能降低。當(dāng)PMOSFET 30被掩模阻擋時執(zhí)行注入40,(圖中通過+B (阻擋)P ( PFET) Ge/As 注入40表明)，該掩模與構(gòu)圖光致抗蝕劑的掩模是同一個，以進(jìn)一步馳豫 應(yīng)變并且提高NMOSFET 32的性能。
圖2示出了本發(fā)明的第三和第四代表性實施例，其說明圖1中的相同 的結(jié)構(gòu)和方法可以應(yīng)用于拉伸CA氮化物?？傊赑MOSFET 30和 NMOSFET 32兩者之上沉積厚(700-lOOOA)拉伸CA氮化物42后，用光 致抗蝕劑構(gòu)圖晶片以便用光致抗蝕劑覆蓋NMOSFET 32,同時PMOSFET 30保持暴露并且沒有用光致抗蝕劑覆蓋PMOSFET 30。 PMOSFET 30處 的CA氮化物在44處被蝕刻減薄到(300-500A)，同時光致抗蝕劑保護(hù) NMOSFET 32不被蝕刻。因此，PMOSFET 30處的薄CA氮化物44導(dǎo)致 在PMOSFET 30處的壓縮應(yīng)變低于NMOSFET 32處的壓縮應(yīng)變，并且減 少了 PMOSFET 30的性能降低。圖2還示出了在46處可以應(yīng)用Ge或者 As注入以進(jìn)一步馳豫應(yīng)變并且提高PMOSFET 30的性能'
在第一步中，在晶片上的PMOSFET30和NMOSFET32兩者之上沉 積拉伸CA氮化物42的厚(700-lOOOA)層。
然后，通過4吏用掩模用光致抗蝕劑構(gòu)圖晶片，以便用光致抗蝕劑覆蓋 NMOSFET 32并且PMOSFET 30保持暴露而沒有用光致抗蝕劑覆蓋 PMOSFET 30.
然后，PMOSFET 30處的CA氮化物在44處被蝕刻減薄到 (300-500A),同時光致抗蝕劑保護(hù)NMOSFET 32處的CA氮化物42不 被蝕刻，以便CA氮化物36保持在初始全厚度。因此，PMOSFET 30處 的薄CA氮化物44導(dǎo)致在PMOSFET 30處的拉伸應(yīng)變低于NMOSFET 32 處的拉伸應(yīng)變，并且減少由拉伸CA氮化物引起的PMOSFET 30的性能降 低。
隨著以上步驟的完成，完成了本發(fā)明的笫三實施例。圖2還示出了第 四實施例，其中，在完成以上步驟之后，通過在46處向PMOSFET 30注入Ge或者As,進(jìn)一步減小了 PMOSFET 30的性能降低。當(dāng)NMOSFET 32 被掩模阻擋時執(zhí)行注入46，(圖中通過+B (阻擋)P (PFET) Ge/As注 入表明)，該掩模與構(gòu)圖光致抗蝕劑的掩模可以是同一個，以進(jìn)一步馳豫 應(yīng)變并且提高PMOSFET30的性能.
用于在氮化物膜中馳豫應(yīng)變的注入工藝條件可以是
As或者Ge
劑量5el4到2e15
能量20K到50K
精確的注入M依賴于膜的厚度和膜中的應(yīng)力。
如技術(shù)上公知的，可以通過改變等離子體沉積的功率，選擇性沉積壓 縮氮化物膜或者拉伸氮化物膜。
在可選實施例中，其它的應(yīng)力材料可以用在本發(fā)明中代替氮化物膜， 但是氮化物膜在一致性上具有優(yōu)勢。本發(fā)明的應(yīng)力引起膜可以包括優(yōu)選 SbN4或者TiN的氮化物、氧化物、諸如硼磷珪酸鹽玻璃、A1203、 Hf02、 Zr02、 HfSiO的摻雜氧化物和對半導(dǎo)體工藝較普通的其它介質(zhì)材料或者其 任意組合。應(yīng)力引^M的厚度范圍從大約10nm到大約lOOnm.應(yīng)力引起 膜在器件溝道中提供壓縮應(yīng)力以提高pFET的性能或者在器件溝道中提供 拉伸應(yīng)力以提高nFET的性能。
附圖示出了在單個半導(dǎo)體襯底上形成的具有兩個MOSFET器件區(qū)域 的IC結(jié)構(gòu)IO 。雖然對這樣的實施例進(jìn)行了說明，但是本發(fā)明不限制在半 導(dǎo)體結(jié)構(gòu)的表面上形成的MOSFET器件的任何具體數(shù)量.
在制造工藝的更詳細(xì)說明中，IC結(jié)構(gòu)10包括半導(dǎo)>^#底12、位于半 導(dǎo)體襯底12中的源^l/漏極區(qū)域14、位于半導(dǎo),底12的表面上的左右兩 個柵極區(qū)域16L和16R。柵極區(qū)域16L和16R的每一個都包括柵極介質(zhì) 18、多晶硅導(dǎo)體20、介質(zhì)覆層22、介質(zhì)襯里23、隔離物24和位于半導(dǎo)體 襯底12中的源;fel/漏極區(qū)域14。
結(jié)構(gòu)10的半導(dǎo)體襯底12可以包括任意半導(dǎo)體材料，該半導(dǎo)體材料包 括但不限于Si、 Ge、 SiGe、 SiC、 SiGeC、 Ga、 GaAs、 InAs、 InP和所有其它m/v族化合物半導(dǎo)體。半導(dǎo)體襯底12還可以包括有機(jī)半導(dǎo)體或者
諸如Si/SiGe、絕緣體上硅(SOI)或者絕緣體上SiGe (SGOI)的分層半 導(dǎo)體。在本發(fā)明的一些實施例中，優(yōu)選半導(dǎo)體襯底12由含硅半導(dǎo)體材料， 即包括硅元素的半導(dǎo)體材料構(gòu)成。半導(dǎo)體襯底12可以摻雜、未摻雜、或者 其中包括摻雜和未摻雜區(qū)域。
半導(dǎo)體村底12還包括第一摻雜(n-或p-)區(qū)域和第二摻雜(n-或p-) 區(qū)域。這些摻雜區(qū)域公知為"阱"。第一摻雜區(qū)域和第二摻雜區(qū)域可以相同， 或者它們可以具有不同的導(dǎo)電率和/或摻雜濃度。
優(yōu)選利用本領(lǐng)域的技術(shù)人員公知的常規(guī)工藝，在本發(fā)明此處的在半導(dǎo) 體村底中已經(jīng)形成溝槽隔離區(qū)域34。溝槽隔離區(qū)域位于本發(fā)明的附圖所示 的區(qū)域的左右外圍以及兩個柵極區(qū)域之間。
如果存在介質(zhì)并且如果其為沉積介質(zhì)，則在包括半導(dǎo)^底12的結(jié)構(gòu) IO的整個表面上和隔離區(qū)域頂上形成柵極介質(zhì)18。通過諸如氧化、氮化、 氧氮化的熱生長工藝形成柵極介質(zhì)18?？蛇x地，可以利用如化學(xué)氣相沉積 (CVD)、等離子體輔助CVD、原子層沉積(ALD)、蒸鍍、反應(yīng)'減射、 化學(xué)溶液沉積以及其它類似沉積工藝的沉積工藝形成柵極介質(zhì)18。還可以 利用以上工藝的任意組合形成柵極介質(zhì)18.
柵極介質(zhì)18由絕,料構(gòu)成，該絕緣材料包括但不限于氧化物、氮化 物、氧氮化物和/或包括金屬硅酸鹽和氮化金屬硅酸鹽的硅酸鹽。在一個實 施例中，優(yōu)選柵極介質(zhì)18由諸如Si02、 Hf02、 Zr02、 A1203、 Ti02、 La203、 SrTi03、 LaA103及其混合的氧化物構(gòu)成。
柵極介質(zhì)18的物理厚度可以改變，但優(yōu)選柵極介質(zhì)18具有從大約0.5 到大約10nm的厚度，更優(yōu)選具有從大約0.5到大約3nm的厚度。
柵極介質(zhì)18形成之后，利用諸如物理氣相沉積、CVD或者蒸鍍的公 知的沉積工藝，在柵極介質(zhì)18之上形成圖中所示的變?yōu)槎嗑Ч钖艠O導(dǎo)體 20的多晶硅(即多晶Si)覆層。多晶^層可以摻雜或未摻雜。如果摻雜， 可以在形成摻雜多晶珪覆層時使用原位摻雜沉積工藝.可選地，可以通過 沉積、離子注入和退火形成摻雜多晶珪層。多晶硅層的摻雜將改變形成的金屬硅化物柵極的功函數(shù)。摻雜劑離子的示意性實例包括As、 P、 B、 Sb、 Bi、 In、 Al、 Ga、 Tl或其混合。優(yōu)選離子注入的劑量為1E14 (=1x10") 到1E16(-lxl0")原子/cm2，或者更優(yōu)選離子注入的劑量為1E15到5E15 原子/ cm2。本發(fā)明此處沉積的多晶珪層的厚度即高度可以依賴于所使用的 沉積工藝改變。優(yōu)選，多晶硅層具有從大約20到大約180nm的垂直厚度， 更優(yōu)選具有從大約40到大約150nm的厚度。
在沉積多晶^A層之后，利用諸如物理氣相沉積或者化學(xué)氣相沉積的 沉積工藝在多晶珪柵極導(dǎo)體20的覆層之上形成介質(zhì)覆層22。介質(zhì)覆層22 可以是氧化物、氮化物、氧氮化物或其任意組合.介質(zhì)覆層22可以包括將 在下面詳細(xì)限定的不同于隔離物24的介質(zhì)材料。在一個實施例中，諸如 Si3N4的氮化物被用作介質(zhì)覆層22。而在優(yōu)選的另一個實施例中，介質(zhì)覆 層22為諸如Si02的氧化物.介質(zhì)覆層22的厚度即高度從大約20到大約 180nm，更優(yōu)選具有從大約30到大約140nm的厚度。
然后利用光刻和蝕刻構(gòu)圖覆蓋多晶硅層和介質(zhì)覆層以提供構(gòu)圖柵極疊 層。構(gòu)圖柵極疊層可以具有相同的尺寸即長度，或者它們可以具有不同的 尺寸以提高器件性能。本發(fā)明此處的每一個構(gòu)圖柵極疊層都包括多晶硅柵 極導(dǎo)體20和介質(zhì)覆層22。光刻步驟包括向介質(zhì)覆層的上表面施加光致抗 蝕劑，在期望的輻射圖形中曝光光致抗蝕劑并且利用常規(guī)抗蝕劑顯影劑顯 影曝光的光致抗蝕劑。然后利用一個或者多個干蝕刻步驟，將光致抗蝕劑 中的圖形轉(zhuǎn)移到介質(zhì)覆層和多晶M蓋層。在一些實施例中，在圖形轉(zhuǎn)移 到介質(zhì)覆層之后可以除去構(gòu)圖的光致抗蝕劑.在其它實施例中，在完成蝕 刻之后，除去構(gòu)圖的光致抗蝕劑。
可以用于在本發(fā)明中形成構(gòu)圖柵極疊層的合適的干蝕刻工藝包括但不 限于反應(yīng)離子蝕刻、離子束蝕刻、等離子體蝕刻或者激光燒蝕。優(yōu)選所 用的干蝕刻工藝對下面的柵極介質(zhì)18具有選擇性，因此這個蝕刻步驟沒有 典型地除去柵極介質(zhì)。然而，在一些實施例中，此蝕刻步驟可以用來除去 柵極介質(zhì)18沒有被柵極疊層保護(hù)的部分。也可以使用濕蝕刻工藝除去柵極 介質(zhì)18沒有被柵極疊層保護(hù)的部分。下一步，在所有含硅的暴露表面上，包括至少多晶硅柵極導(dǎo)體20上， 形成介質(zhì)襯里23,介質(zhì)襯里23還可以延伸到半導(dǎo)體襯底12的水平表面上。 介質(zhì)襯里23可以包括任意介質(zhì)材料，包含氧化物、氮化物、氧氮化物或其 任意組合。通過諸如氧化、氮化、氮氧化的熱生長工藝形成介質(zhì)襯里23。 介質(zhì)襯里23為厚度優(yōu)選從大約1到大約10nm的薄層。
在每個構(gòu)圖柵極疊層的暴露側(cè)壁上以及介質(zhì)襯里的頂部形成至少一個 隔離物24。至少一個隔離物24由如氧化物，氮化物，氧氮化物和/或其任 意組合的絕緣體構(gòu)成，并且優(yōu)選由不同于介質(zhì)襯里23和介質(zhì)覆層22的材 料構(gòu)成。優(yōu)選形成氮化物隔離物。通過沉積和蝕刻形成至少一個隔離物24。 注意，用來形成隔離物24的蝕刻步驟還可以從襯底頂部除去介質(zhì)襯里23， 以便暴露半導(dǎo)體襯底12的一部分。
隔離物24的寬度必須足夠?qū)捯员阍礃O和漏極硅化物接觸(隨后形成) 不會侵入到柵極疊層的邊緣下面。典型地，從底部測量，當(dāng)隔離物具有從 大約15到大約80nm的寬度時，源^l/漏極珪化物不會^A到柵極疊層的 邊緣下面。
隔離物形成之后，在襯底12的暴露部分中形成源^漏極擴(kuò)散區(qū)域14。 利用離子注入和退火步驟形成源^l/漏極擴(kuò)散區(qū)域14。退火步驟用于激活通 過前面的注入步驟注入的摻雜劑。本領(lǐng)域的技術(shù)人員已公知用于離子注入 和退火的條件。
下一步，如圖1和2所示，在圖1和2所示的整個結(jié)構(gòu)上形成厚壓縮 或者拉伸CA氮化物膜30或者42并且進(jìn)行如上面詳細(xì)描述的進(jìn)一步的制 造和處理以形成薄壓縮或者拉伸CA氮化物膜36或44以及可能地Ge/As 注入40或46.
在制造圖1和2所示結(jié)構(gòu)之后，可以形成平整化介質(zhì)層(未示出)。 平整化介質(zhì)層包括諸如高密度氧化物或者從TEOS沉積的氧化物的氧化 物。可選地，平整化介質(zhì)層可以包括諸如硼摻雜硅酸鹽玻璃(BSG)、磷 摻雜硅酸鹽玻璃(PSG)的摻雜硅酸鹽玻璃，諸如氫倍半硅氧烷(HSQ) 的旋涂聚合物材料，或光致抗蝕劑。通過本領(lǐng)域的技術(shù)人員公知的常規(guī)技術(shù)形成平整化介質(zhì)層。在此處形成的平整化介質(zhì)層的厚度可以依賴于所用
材料的類型改變。優(yōu)選平整化介質(zhì)層具有從大約50到大約lOOnm的厚度。 雖然這里詳細(xì)描述了用于最優(yōu)化CMOSFET中的應(yīng)變的結(jié)構(gòu)和方法 的本發(fā)明的幾個實施例和變化，但是應(yīng)該明白，對本領(lǐng)域的技術(shù)人員，本 發(fā)明的/>開和教導(dǎo)旨在多種可選設(shè)計。
權(quán)利要求
1.一種制造具有p型半導(dǎo)體器件和n型半導(dǎo)體器件的半導(dǎo)體結(jié)構(gòu)的方法，所述p型半導(dǎo)體器件和n型半導(dǎo)體器件中具有不同的應(yīng)變量，所述方法包括如下步驟在襯底上形成p型半導(dǎo)體器件和n型半導(dǎo)體器件；在所述p型半導(dǎo)體器件和所述n型半導(dǎo)體器件上形成具有初始厚度的應(yīng)變引起覆層，其中所述應(yīng)變引起覆層在所述p型半導(dǎo)體器件和所述n型半導(dǎo)體器件中產(chǎn)生應(yīng)變；保護(hù)應(yīng)變引起覆層覆蓋的p型半導(dǎo)體器件和n型半導(dǎo)體器件的一個，而另一個應(yīng)變引起覆層覆蓋的半導(dǎo)體器件保持暴露；蝕刻所述暴露的應(yīng)變引起覆層以減少應(yīng)變引起覆層的厚度，從而馳豫在所述暴露的半導(dǎo)體器件中的應(yīng)變，而被保護(hù)的半導(dǎo)體器件上的應(yīng)變引起覆層仍被保護(hù)，以便所述被保護(hù)的半導(dǎo)體器件中的所述應(yīng)變保持不變。
2. 根據(jù)權(quán)利l的方法，其中在蝕刻之后，向暴露的半導(dǎo)體器件中注入 應(yīng)變減小摻雜劑以進(jìn)一步馳豫在所it^露的半導(dǎo)體器件中的應(yīng)變。
3. 根據(jù)權(quán)利要求2的方法，包括注入包括As或者Ge的應(yīng)變減小摻 雜劑。
4. 根據(jù)權(quán)利要求3的方法，包括以大約5el4原子/ 112到大約2el5原 子/ cm2的劑量，以大約20KeV到大約50KeV的注入能量注入As或者Ge。
5. 根據(jù)權(quán)利要求l的方法，其中所述保護(hù)步驟包括 在所述村底上的所述p型半導(dǎo)體器件和所述n型半導(dǎo)體器件上覆蓋沉積光致抗蝕劑層；將所述光致抗蝕劑層暴露于輻射圖形并且將所述圖形顯影到所述光致 抗蝕劑層中，以在所述被保護(hù)的半導(dǎo)體器件上提供阻擋掩模，
6. 根據(jù)權(quán)利要求l的方法，其中所述應(yīng)變引^A層提供壓縮應(yīng)變以提 高被保護(hù)的p型半導(dǎo)體器件的性能并且在暴露的n型半導(dǎo)體器件中馳豫所 述壓縮應(yīng)變.
7. 根據(jù)權(quán)利要求6的方法，其中所述p型半導(dǎo)體器件是p型MOSFET 并且所述n型半導(dǎo)體器件是n型MOSFET。
8. 根據(jù)權(quán)利要求l的方法，其中所述應(yīng)變引起覆層提供拉伸應(yīng)變以提 高被保護(hù)的n型半導(dǎo)體器件的性能并且在暴露的p型半導(dǎo)體器件中馳豫所 述壓縮應(yīng)變。
9. 根據(jù)權(quán)利要求8的方法，其中所述p型半導(dǎo)體器件是p型MOSFET 并且所述n型半導(dǎo)體器件是n型MOSFET。
10. 根據(jù)權(quán)利要求l的方法，其中所述應(yīng)變引起覆層包括Si3JNU。
11. 一種半導(dǎo)體結(jié)構(gòu)，包括p型半導(dǎo)體器件和n型半導(dǎo)體器件，所述 p型半導(dǎo)體器件和n型半導(dǎo)體器件中具有不同的應(yīng)變量，所述結(jié)構(gòu)包括所述半導(dǎo)體結(jié)構(gòu)包括在襯底上形成的p型半導(dǎo)體器件和ii型半導(dǎo)體器件；在所述p型半導(dǎo)體器件和n型半導(dǎo)體器件的一個上形成具有初始全厚 度的應(yīng)變引起覆層，其中所述應(yīng)變引起覆層在一個半導(dǎo)體器件中產(chǎn)生最優(yōu) 化全應(yīng)變；在所述p型半導(dǎo)體器件和所述n型半導(dǎo)體器件的另一個上形成具有小 于全厚度的蝕刻減小的厚度的應(yīng)變引起覆層，其中所述應(yīng)變引M層的減 小的厚度在另 一個半導(dǎo)體器件中馳豫并產(chǎn)生比在所述一個半導(dǎo)體器件中更 小的應(yīng)變。
12. 根據(jù)權(quán)利11的半導(dǎo)體結(jié)構(gòu)，其中所述另一個半導(dǎo)體器件還具有注 入的應(yīng)變減小摻雜劑以進(jìn)一步馳豫在所述另一個半導(dǎo)體器件中的應(yīng)變。
13. 根據(jù)權(quán)利要求12的半導(dǎo)體結(jié)構(gòu)，其中所述注入的應(yīng)變減小摻雜劑 包括As或者Ge以進(jìn)一步馳豫在所述另一個半導(dǎo)體器件中的應(yīng)變，
14. 根據(jù)權(quán)利要求ll的半導(dǎo)體結(jié)構(gòu)，其中所述應(yīng)變引起覆層提供壓縮 應(yīng)變以提高所述一個p型半導(dǎo)體器件的性能并且所述壓縮應(yīng)變在另一個n 型半導(dǎo)體器件中馳豫，
15. 根據(jù)權(quán)利要求11的半導(dǎo)體結(jié)構(gòu)，其中所述p型半導(dǎo)體器件是p 型MOSFET并且所述n型半導(dǎo)體器件是n型MOSFET。
16. 根據(jù)權(quán)利要求ll的半導(dǎo)體結(jié)構(gòu)，其中所述應(yīng)變引M層提供拉伸應(yīng)變以提高所述一個n型半導(dǎo)體器件的性能并且所述壓縮應(yīng)變在另一個p 型半導(dǎo)體器件中馳豫。
17. 根據(jù)權(quán)利要求11的半導(dǎo)體結(jié)構(gòu)，其中所述p型半導(dǎo)體器件是p 型MOSFET并且所述n型半導(dǎo)體器件是n型MOSFET。
18. 根據(jù)權(quán)利要求11的半導(dǎo)體結(jié)構(gòu)，其中所述應(yīng)變《I M層包括Si3N4。
全文摘要
本發(fā)明公開了一種包括PMOSFET和NMOSFET的應(yīng)變MOSFET半導(dǎo)體結(jié)構(gòu)，以及用于制造應(yīng)變MOSFET的方法，該方法最優(yōu)化MOSFET中的應(yīng)變，更具體地說，最大化在一類(P或N)MOSFET中的應(yīng)變并且最小化并馳豫在另一類(N或P)MOSFET中的應(yīng)變。在所述PMOSFET和所述NMOSFET兩者上形成具有初始全厚度的應(yīng)變引起CA氮化物覆層，其中應(yīng)變引起覆層在一類半導(dǎo)體器件中產(chǎn)生最優(yōu)化的全應(yīng)變并且降低另一類半導(dǎo)體器件的性能。蝕刻應(yīng)變引起CA氮化物覆層，以減小在另一類半導(dǎo)體器件上的厚度，其中，應(yīng)變引起覆層的減小厚度在另一MOSFET中馳豫并產(chǎn)生較小的應(yīng)變。
文檔編號H01L29/78GK101496176SQ200680002466
公開日2009年7月29日 申請日期2006年1月19日 優(yōu)先權(quán)日2005年1月19日
發(fā)明者楊海寧, 陳向東 申請人:國際商業(yè)機(jī)器公司