專利名稱：升壓電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及在硅基板上形成的升壓電路，更詳細(xì)地說(shuō)，涉及可以混載到標(biāo)準(zhǔn)COMS工藝的LSI的升壓電路。
背景技術(shù)：
在1976年的論文中，講述了可以在硅基板上形成的科克羅夫特·沃統(tǒng)(Cockcroft-Walton)型的升壓電路。它是用連接漏極和柵極的驅(qū)動(dòng)MOS晶體管和電容器，構(gòu)成各級(jí)的升壓?jiǎn)卧?，按?相的時(shí)鐘脈沖信號(hào)，依次將前級(jí)的電壓重疊到后級(jí)的升壓?jiǎn)卧?，在最終級(jí)的升壓?jiǎn)卧@得所需的電壓(參照非專利文獻(xiàn)1)。
在上述的科克羅夫特·沃統(tǒng)型的升壓電路中，隨著升壓電位的增大，反偏置效應(yīng)的影響變大，驅(qū)動(dòng)晶體管的閾值電壓上升，因此存在著升壓效率下降的問(wèn)題。
因此，有一種現(xiàn)有技術(shù)中，為了減小反偏置效應(yīng)的影響，在P型硅基板上，將形成各驅(qū)動(dòng)PMOS晶體管的N型阱區(qū)，相互電性地分離，而且在各級(jí)中，將基板電位固定成各驅(qū)動(dòng)PMOS晶體管的源極電位(參照專利文獻(xiàn)1)。
另一種現(xiàn)有技術(shù)中，在P型硅基板上，采用三重阱結(jié)構(gòu)，為了減小反偏置效應(yīng)的影響，將形成各驅(qū)動(dòng)NMOS晶體管的P型阱區(qū)，相互電性地分離，而且在各級(jí)中，將基板電位固定成各驅(qū)動(dòng)PMOS晶體管的漏極電位(參照專利文獻(xiàn)1)。另外，還介紹了4相時(shí)鐘脈沖信號(hào)型的升壓電路(參照專利文獻(xiàn)2)。
非專利文獻(xiàn)1J.F.Dickson，“On-Chip High-Voltage Generation inMNOS Integrated Circuits Using an Improved Voltage Multiplier Technique，”IEEE J.S)lid-state Circuits，Vol.SC-11，No.3，pp.374-378，June 1976.
專利文獻(xiàn)1美國(guó)專利6603346號(hào)說(shuō)明書(shū)專利文獻(xiàn)2美國(guó)專利6121821號(hào)說(shuō)明書(shū)在快速存儲(chǔ)器、EEPROM等非易失性半導(dǎo)體記憶裝置中，在信號(hào)的寫(xiě)入及消去時(shí)，需要比電源電壓高的電壓。快速存儲(chǔ)器時(shí)，在升壓電路中，可以在專用工藝中使用高偏壓對(duì)策用的高耐壓晶體管?？墒牵瑢⑸龎弘娐反钶d到尖端標(biāo)準(zhǔn)CMOS工藝的LSI中之際，不能使用專用工藝的高耐壓晶體管。這樣，用一個(gè)MOS晶體管構(gòu)成升壓電路的電容器后，在柵極與基板之間就被外加高電壓，由于經(jīng)時(shí)絕緣破壞(Time Dependent DielectricBreakdownTDDB)，存在著不能保證電容器的耐壓等問(wèn)題，難以將升壓電路搭載到尖端標(biāo)準(zhǔn)CMOS工藝的LSI中。
另外，如上所述，由于作為反偏置效應(yīng)的對(duì)策，將形成各驅(qū)動(dòng)MOS晶體管的阱區(qū)相互電性地分離后，需要在各級(jí)之間形成分離層，所以存在著升壓電路的布局面積增加等問(wèn)題。

發(fā)明內(nèi)容
采用本發(fā)明后，提供的升壓電路，其特征在于各級(jí)由MOS晶體管和一端與所述MOS晶體管的漏極或源極中的一方連接的電容器構(gòu)成；所述MOS晶體管縱列連接后，從而將各級(jí)連接；各級(jí)中的所述MOS晶體管的柵極和漏極或源極中的一個(gè)互相電連接的同時(shí)，至少一組相鄰的MOS晶體管的基板，與其中的一個(gè)漏極或源極中的一個(gè)互相電連接。
采用上述的結(jié)構(gòu)的升壓電路后，由于至少一組相鄰的MOS晶體管的基板，與其中的一個(gè)漏極或源極中的一個(gè)互相電連接，所以能夠抑制反偏置效應(yīng)，抑制升壓效率的下降。而且，至少一組相鄰的MOS晶體管的基板是共同的后，從而能夠削減基板分離區(qū)域，能夠縮小布局面積。
另外，采用本發(fā)明后，用升壓電路的各級(jí)，將電容器串聯(lián)，從而將外加給各電容器的兩端的電壓分壓，能夠抑制電容器的耐壓劣化，所以能夠?qū)⑸龎弘娐反钶d到標(biāo)準(zhǔn)COMS工藝的LSI中。
本發(fā)明之1、2所述的發(fā)明，提供的升壓電路，其特征在于各級(jí)由MOS晶體管和一端與所述MOS晶體管的漏極或源極中的一方連接的電容器構(gòu)成；所述MOS晶體管縱列連接后，從而將各級(jí)連接；各級(jí)中的所述MOS晶體管的柵極和漏極或源極中的一個(gè)互相電連接的同時(shí)，至少一組相鄰的MOS晶體管的基板，與其中的一個(gè)漏極或源極中的一個(gè)互相電連接。該升壓電路，具有能夠緩和MOS晶體管的基板的反偏置效應(yīng)，抑制升壓效率的下降，而且縮小布局面積的效果。
本發(fā)明之3所述的發(fā)明，是以所述MOS晶體管是在N型阱區(qū)形成的PMOS晶體管為特征的本發(fā)明之1所述的升壓電路；本發(fā)明之4所述的發(fā)明，是以所述MOS晶體管是在P型阱區(qū)形成的NMOS晶體管為特征的本發(fā)明之1所述的升壓電路；在阱上形成驅(qū)動(dòng)MOS晶體管后，能夠在鄰接驅(qū)動(dòng)MOS晶體管的基板的驅(qū)動(dòng)MOS晶體管中作為共同的，具有能夠緩和MOS晶體管的基板的反偏置效應(yīng)，抑制升壓效率的下降，而且縮小布局面積的效果。
本發(fā)明之5所述的發(fā)明，是以至少一級(jí)的電容器由多個(gè)串聯(lián)的電容器構(gòu)成為特征的本發(fā)明之1所述的升壓電路；具有將外加給各電容器的兩端的電壓分壓，能夠抑制電容器的耐壓劣化的效果。
本發(fā)明之6所述的發(fā)明，提供的升壓電路，其特征在于各級(jí)由MOS晶體管和一端與所述MOS晶體管的漏極或源極中的一方連接的電容器構(gòu)成；至少一級(jí)的電容器，由多個(gè)串聯(lián)的電容器構(gòu)成。具有將外加給各電容器的兩端的電壓分壓，能夠抑制電容器的耐壓劣化的效果。
本發(fā)明之7所述的發(fā)明，是以所述電容器，由N型的減壓(Depleing)MOS晶體管構(gòu)成為特征的本發(fā)明之6所述的升壓電路；本發(fā)明之8所述的發(fā)明，是以所述電容器，由PMOS晶體管構(gòu)成為特征的本發(fā)明之6所述的升壓電路；由于可以阱分離，所以可以串聯(lián)多個(gè)電容器，具有能夠抑制電容器的耐壓劣化的效果。
本發(fā)明之9所述的發(fā)明，是以用和形成LSI的輸出入電路的MOS晶體管同一工藝制造的MOS晶體管構(gòu)成各級(jí)為特征的本發(fā)明之1或6所述的升壓電路；具有能夠?qū)崿F(xiàn)可以混載到尖端標(biāo)準(zhǔn)CMOS工藝的LSI中的升壓電路的效果。


圖1是表示本發(fā)明的第1實(shí)施方式中的升壓電路的結(jié)構(gòu)的電路圖。
圖2是表示本發(fā)明的第1實(shí)施方式中的升壓電路的元件構(gòu)造的剖面圖。
圖3是表示本發(fā)明的第1實(shí)施方式中的升壓電路的時(shí)鐘脈沖信號(hào)時(shí)刻的圖形。
圖4是本發(fā)明的第1實(shí)施方式中的升壓電路(N型DMOS電容器)的布局圖。
圖5是表示本發(fā)明的第2實(shí)施方式中的升壓電路的結(jié)構(gòu)的電路圖。
圖6是表示本發(fā)明的第2實(shí)施方式中的升壓電路的元件構(gòu)造的剖面圖。
圖7是表示本發(fā)明的第3實(shí)施方式中的升壓電路的結(jié)構(gòu)的電路圖。
圖8是表示本發(fā)明的第4實(shí)施方式中的升壓電路的元件構(gòu)造的剖面圖。
圖9是表示本發(fā)明的第4實(shí)施方式中的升壓電路的N型DMOS電容器的剖面圖。
圖10是表示本發(fā)明的第4實(shí)施方式中的升壓電路(N型DMOS電容器)的布局圖。
圖11是表示本發(fā)明的第5實(shí)施方式中的升壓電路的結(jié)構(gòu)的電路圖。
具體實(shí)施例方式
下面，參照附圖，講述本發(fā)明涉及的實(shí)施方式。
圖1是表示本發(fā)明的第1實(shí)施方式中的升壓電路的結(jié)構(gòu)的電路圖。圖2是表示本發(fā)明的第1實(shí)施方式中的升壓電路的元件構(gòu)造的剖面圖。1～4是柵極，5、6是N型阱區(qū)，7是P型硅基板。如圖2所示，利用在N型阱區(qū)上形成的PMOS晶體管，構(gòu)成升壓電路。是2相時(shí)鐘脈沖信號(hào)的升壓電路，由電容器Cp(C11、C21、C31)和驅(qū)動(dòng)晶體管M(M01、M11、M21、M31)構(gòu)成，旨在驅(qū)動(dòng)它的時(shí)鐘脈沖信號(hào)CLKA和將該CLKA反轉(zhuǎn)的反轉(zhuǎn)時(shí)鐘脈沖信號(hào)CLKB，被外加給電容器的一端。在這里，表示出驅(qū)動(dòng)晶體管為PMOS晶體管(M01、M11、M21、M31)等4個(gè)、電容器(C11、C21、C31)是3級(jí)時(shí)的情況。將驅(qū)動(dòng)晶體管M01、M11、M21、M31串聯(lián)，再將升壓用的電容器Cp的一端，與該晶體管之間的擴(kuò)散層連接，另一端外加時(shí)鐘脈沖信號(hào)。時(shí)鐘脈沖信號(hào)，將圖3所示的CLKA和CLKB的2相的組合外加。驅(qū)動(dòng)晶體管(M01、M11、M21、M31)，采用將漏極和柵極連接的MOS的結(jié)構(gòu)。在該升壓電路中，按照時(shí)鐘脈沖信號(hào)CLKA和CLKB，依次將前級(jí)的電壓重疊到后級(jí)的升壓?jiǎn)卧虾笊龎海軌蛟谧罱K級(jí)的升壓?jiǎn)卧@得所需的電壓。
接著，講述升壓電壓。令圖1中的驅(qū)動(dòng)晶體管(M01、M11、M21、M31)的閾值電壓分別為Vt0、Vt1、Vt2、Vt3。令電源電壓為VDD，外加給電容器的時(shí)鐘脈沖信號(hào)的電壓振幅為VDD。開(kāi)始升壓動(dòng)作后，在節(jié)點(diǎn)V11處，被給予(VDD-Vt0+VDD)的電位；在節(jié)點(diǎn)V21處，被給予(VDD-Vt0+VDD-Vt1+VDD)的電位；在節(jié)點(diǎn)V31處，被給予(VDD-Vt0+VDD-Vt1+VDD-Vt2+VDD)的電位；最終驅(qū)動(dòng)晶體管M31的漏極電位——升壓電壓VPP1，被升壓到VPP1＝(VDD-Vt0)+VDD×3-(Vt1+Vt2+Vt3)的電位為止。
驅(qū)動(dòng)晶體管為n級(jí)時(shí)，第n級(jí)的漏極電位——升壓電壓VPP1，就被升壓到VPP1＝(VDD-Vt0)+VDD×n-(Vt1+Vt2+Vt3+…+Vtn)的電位為止。
圖4是在本發(fā)明的第1實(shí)施方式中的圖1的升壓電路中，用N型的耗盡型(depletion)MOS(DMOS)構(gòu)成電容器時(shí)的布局圖。在這里，11是給予驅(qū)動(dòng)PMOS晶體管的阱電位的阱接觸區(qū)，12是N性DMOS的電容器，13是驅(qū)動(dòng)PMOS晶體管。在本發(fā)明的升壓電路中，由于能夠?qū)Ⅱ?qū)動(dòng)PMOS晶體管M01和M11、M21和M31的阱接觸區(qū)共同化，所以能夠縮小布局面積。
綜上所述，本發(fā)明的第1實(shí)施方式中的升壓電路，各級(jí)由PMOS晶體管和一端與所述PMOS晶體管的漏極或源極中的一方連接的電容器構(gòu)成；所述PMOS晶體管縱列連接后，從而將各級(jí)連接；各級(jí)中的所述MOS晶體管的柵極和漏極或源極中的一個(gè)互相電連接的同時(shí)，至少一組相鄰的PMOS晶體管的基板，與其中的一個(gè)漏極或源極中的一個(gè)互相電連接。所以即使升壓電位變大，也能夠減小反偏置效應(yīng)，抑制驅(qū)動(dòng)晶體管的閾值電壓上升。這樣，圖1所示的本發(fā)明的升壓電路，升壓效率就不會(huì)劣化。另外，由于該升壓電路至少一組相鄰的MOS晶體管的基板是共同的后，從而能夠削減基板分離區(qū)域(阱分離)，所以能夠縮小布局面積。
圖5是表示本發(fā)明的第2實(shí)施方式中的升壓電路的結(jié)構(gòu)的電路圖。圖6是表示本發(fā)明的第2實(shí)施方式中的升壓電路的元件構(gòu)造的剖面圖。在這里，14、15、16、17是柵極，18、20是P型阱區(qū)，19、21是N型阱區(qū)，22是P型硅基板。如圖6所示，利用在三重的阱(N型阱上的P型阱)上形成的NMOS晶體管，構(gòu)成升壓電路。在本發(fā)明的升壓電路中，在驅(qū)動(dòng)MOS晶體管(M02、M12、M22、M32)中使用NMOS時(shí)，需要三重的阱工藝。是2相時(shí)鐘脈沖信號(hào)的升壓電路，由電容器Cp(C12、C22、C32)和驅(qū)動(dòng)晶體管M(M02、M12、M22、M32)構(gòu)成，旨在驅(qū)動(dòng)它的時(shí)鐘脈沖信號(hào)CLKA和將該CLKA反轉(zhuǎn)的反轉(zhuǎn)時(shí)鐘脈沖信號(hào)CLKB，被外加給電容器的一端。在這里，表示出驅(qū)動(dòng)晶體管為PMOS晶體管為M02、M12、M21、M32等4個(gè)、電容器是3級(jí)時(shí)的情況。將驅(qū)動(dòng)晶體管(M02、M12、M22、M32)串聯(lián)，再將升壓用的電容器Cp的一端，與該晶體管之間的擴(kuò)散層連接，另一端外加時(shí)鐘脈沖信號(hào)。如圖3所示，時(shí)鐘脈沖信號(hào)，以CLKA和CLKB的2相的組合外加。驅(qū)動(dòng)晶體管(M02、M12、M22、M32)，采用將漏極和柵極連接的MOS的結(jié)構(gòu)。
在該升壓電路中，按照時(shí)鐘脈沖信號(hào)CLKA和CLKB，依次將前級(jí)的電壓重疊到后級(jí)的升壓?jiǎn)卧虾笊龎?，能夠在最終級(jí)的升壓?jiǎn)卧@得所需的電壓。
是和圖1所示的第1實(shí)施方式的升壓電路相同的結(jié)構(gòu)，各級(jí)由NMOS晶體管和一端與所述NMOS晶體管的源極連接的電容器構(gòu)成；所述NMOS晶體管(M02、M12、M22、M32)縱列連接后，從而將各級(jí)連接；各級(jí)中的所述NMOS晶體管(M02、M12、M22、M32)的柵極和漏極或源極中的一個(gè)互相電連接的同時(shí)，至少一組相鄰的NMOS晶體管的基板，與其中的一個(gè)漏極或源極中的一個(gè)互相電連接。所以即使升壓電位變大，也能夠減小反偏置效應(yīng)，抑制驅(qū)動(dòng)NMOS晶體管(M02、M12、M22、M32)的閾值電壓的上升。這樣，圖5所示的本發(fā)明的第2實(shí)施方式中的升壓電路，升壓效率就不會(huì)劣化。另外，由于該升壓電路至少一組相鄰的NMOS晶體管(M02、M12、M22、M32)的基板是共同的，從而能夠削減基板分離區(qū)域，所以能夠縮小布局面積。
圖7是表示本發(fā)明的第3實(shí)施方式中的升壓電路的構(gòu)造的電路圖。各級(jí)由PMOS晶體管(M03、M13、M23、M33)和一端與所述PMOS晶體管(M03、M13、M23、M33)的漏極或源極中的一個(gè)連接的電容器構(gòu)成；第1級(jí)的電容器C11由1個(gè)構(gòu)成，第2級(jí)的電容器由2個(gè)電容器C23a、C23b的串聯(lián)構(gòu)成，第3級(jí)的電容器是3個(gè)電容器C33a、C33b、C33c的串聯(lián)構(gòu)成。
如上所述，開(kāi)始升壓動(dòng)作后，在節(jié)點(diǎn)V13處，被給予(VDD-Vt0+VDD)的電位；在節(jié)點(diǎn)V23處，被給予(VDD-Vt0+VDD-Vt1+VDD)的電位；在節(jié)點(diǎn)V33處，被給予(VDD-Vt0+VDD-Vt1+VDD-Vt2+VDD)的電位。由于越是后級(jí)的節(jié)點(diǎn)電壓越高，所以在這里采用第1級(jí)的電容器C11由1個(gè)構(gòu)成，第2級(jí)的電容器由2個(gè)電容器C23a、C23b的串聯(lián)構(gòu)成，第3級(jí)的電容器是3個(gè)電容器C33a、C33b、C33c的串聯(lián)構(gòu)成，將外加給各電容器兩端的電壓分壓，能夠抑制電容器的耐壓。各級(jí)中的電容器的串聯(lián)數(shù)，考慮外加給各級(jí)的節(jié)點(diǎn)的最大電壓及電容器的TDDB特性等后決定。采用以上那種電容器結(jié)構(gòu)后，能夠在尖端標(biāo)準(zhǔn)CMOS工藝中不追加掩膜地抑制電容器的耐壓劣化，能夠搭載升壓電路。
圖8是表示本發(fā)明的第4實(shí)施方式中的升壓電路的構(gòu)造的電路圖。該升壓電路的電容器(C14、C24a、C24b、C34a、C34b、C34c)，由N型的DMOS電容器構(gòu)成；第1級(jí)由N型的DMOS電容器C14構(gòu)成，第2級(jí)由N型的DMOS電容器C24a、C24b構(gòu)成，第3級(jí)由N型的DMOS電容器C33a、C33b、C33c構(gòu)成。在電容器中使用N型的DMOS電容器時(shí)，如圖8所示，將N型的DMOS電容器的柵極與高電壓側(cè)——V14、V24、V34連接，將N型阱與低電壓側(cè)(CLKA、CLKB)連接后，可以獲得穩(wěn)定的溝道反轉(zhuǎn)容量。
圖9是表示本發(fā)明的第4實(shí)施方式中的升壓電路使用的N型DMOS電容器的剖面圖。23是N型DMOS電容器的柵極端子，24是N型DMOS電容器的N型阱(擴(kuò)散層)端子，25是N型阱區(qū)，26是P型硅基板。
圖10是使用了N型DMOS電容器的本發(fā)明的第4實(shí)施方式中的升壓電路的布局圖。在這里，30是阱接觸區(qū)，31是電容器，32是驅(qū)動(dòng)MOS晶體管。升壓電容器的值是1pF，在圖8中，C14是1pf，C24a和C24b是2pf，C34a、C34b和C34c是3pf。在圖8所示的本發(fā)明的升壓電路中，由于驅(qū)動(dòng)PMOS晶體管(M04、M14、M24、M34)的阱共同連接，所以能夠削減阱分離區(qū)，能夠縮小升壓電路的布局。
圖11是表示本發(fā)明的第5實(shí)施方式中的升壓電路的構(gòu)造的電路圖。該升壓電路的電容器，由PMOS電容器(C15、C25a、C25b、C35a、C35b、C35c)構(gòu)成；第1級(jí)由PMOS電容器C15構(gòu)成，第2級(jí)由PMOS電容器C25a、C25b構(gòu)成，第3級(jí)由PMOS電容器C35a、C35b、C35c構(gòu)成。在電容器中使用PMOS電容器時(shí)，如圖11所示，將PMOS電容器的柵極與低電壓側(cè)(CLKA、CLKB)連接，將N型阱與高電壓側(cè)(V15、V25、V35)連接后，可以獲得穩(wěn)定的溝道反轉(zhuǎn)容量。
此外，在上述各實(shí)施方式中，如果用和形成LSI的輸出入電路的MOS晶體管同一工藝制造的MOS晶體管構(gòu)成各級(jí)，就能夠?qū)崿F(xiàn)可以混載到尖端標(biāo)準(zhǔn)CMOS工藝的LSI中的升壓電路。
本發(fā)明涉及的升壓電路，作為標(biāo)準(zhǔn)CMOS工藝的LSI中的非易失性存儲(chǔ)器的內(nèi)置升壓電路，大有用處。
權(quán)利要求
1.一種升壓電路，各級(jí)由MOS晶體管和一端與所述MOS晶體管的漏極或源極中的一方連接的電容器構(gòu)成；所述MOS晶體管縱列連接后，從而將各級(jí)連接；各級(jí)中的所述MOS晶體管的柵極與漏極或源極中的一方互相電連接，并且至少一組相鄰的MOS晶體管的基板，與其一方的漏極或源極中的一方電連接。
2.如權(quán)利要求1所述的升壓電路，其特征在于在連續(xù)的2級(jí)的所述電容器的另一端，被輸入反相位的1對(duì)時(shí)鐘脈沖信號(hào)。
3.如權(quán)利要求1所述的升壓電路，其特征在于所述MOS晶體管，是在N型阱區(qū)形成的PMOS晶體管。
4.如權(quán)利要求1所述的升壓電路，其特征在于所述MOS晶體管，是在P型阱區(qū)形成的NMOS晶體管。
5.如權(quán)利要求1所述的升壓電路，其特征在于至少一級(jí)的電容器由多個(gè)串聯(lián)連接的電容器構(gòu)成。
6.一種升壓電路，各級(jí)由MOS晶體管和一端與所述MOS晶體管的漏極或源極中的一方連接的電容器構(gòu)成；至少一級(jí)的電容器，由多個(gè)串聯(lián)連接的電容器構(gòu)成。
7.如權(quán)利要求6所述的升壓電路，其特征在于所述電容器，由N型的耗盡型MOS晶體管構(gòu)成。
8.如權(quán)利要求6所述的升壓電路，其特征在于所述電容器，由PMOS晶體管構(gòu)成。
9.如權(quán)利要求1或6所述的升壓電路，其特征在于用和形成LSI的輸出輸入電路的MOS晶體管同一工藝制造的MOS晶體管構(gòu)成各級(jí)。
全文摘要
一種升壓電路，各級(jí)由MOS晶體管(M04、M14、M24、M34)和一端與所述MOS晶體管的漏極或源極中的一方連接的電容器(C14、C24a、C24b、C34a、C34b、C34c)構(gòu)成；所述MOS晶體管縱列連接后，從而將各級(jí)連接；各級(jí)中的所述MOS晶體管的柵極和漏極或源極中的一個(gè)互相電連接的同時(shí)，至少一組相鄰的MOS晶體管的基板，與其中的一個(gè)漏極或源極中的一個(gè)互相電連接。能夠抑制反偏置效應(yīng)，縮小布局面積。另外，用多個(gè)串聯(lián)的電容器構(gòu)成后級(jí)的升壓電容器后，能夠抑制各電容器的耐壓劣化。提供實(shí)現(xiàn)小面積化的布局的、可以混載到標(biāo)準(zhǔn)CMOS工藝的LSI中的升壓電路。
文檔編號(hào)H01L27/10GK1941579SQ20061015401
公開(kāi)日2007年4月4日 申請(qǐng)日期2006年9月19日 優(yōu)先權(quán)日2005年9月29日
發(fā)明者山本安衛(wèi), 縣泰宏, 白濱政則, 川崎利昭 申請(qǐng)人:松下電器產(chǎn)業(yè)株式會(huì)社