專利名稱：具有改善接觸加工裕度的結(jié)構(gòu)的半導體器件及其制造方法
技術領域：
本發(fā)明涉及半導體器件及其制造方法，更具體涉及具有改善接觸加工裕度(margin)的結(jié)構(gòu)的半導體器件及其制造方法。
背景技術：
在制造包括SRAM的半導體器件時，接觸和非自對準金屬硅化物區(qū)域之間的短間隔通常引起加工裕度不足。由于在接觸形成步驟中加工裕度不足所導致的未對準可以導致下導電層的過度蝕刻。導電層的過度蝕刻不利地影響漏電流特性，使得半導體器件的可靠性和良率下降。
圖1示出常規(guī)IT-SRAM的部分設計圖。如圖1所示，附圖標記11指有源區(qū)，附圖標記31和32指包含例如多晶硅的第一和第二導電圖案。附圖標記51指來源于絕緣層的非自對準金屬硅化物區(qū)，附圖標記81和82]指第一接觸和第二接觸。如圖1所示，第二接觸82和非自對準金屬硅化物區(qū)51之間的短間隔(A)在制造包括SRAM的半導體器件時通常引起加工裕度不足。
圖2示出根據(jù)圖1的II-II分割線的截面圖。如圖2所示，在半導體襯底10上消除第一絕緣圖案21、第一導電圖案31和第二導電圖案32。在這些圖案的側(cè)壁上形成隔離層40。由非自對準金屬硅化物區(qū)組成的第二絕緣圖案51位于第一導電層31、第二導電層32、隔離層40和隔離層之間暴露的襯底之上。
第一自對準金屬硅化物61在第二導電層32右側(cè)的暴露的襯底之上。第二自對準金屬硅化物62也形成在第二導電層32之上，通過蝕刻第三絕緣層形成的第一接觸81和第二接觸82分別在第一自對準金屬硅化物61和第二對準金屬硅化物62上。在此，在由第二絕緣圖案51限定的非自對準金屬硅化物區(qū)和連接第二導電層32上的第二自對準金屬硅化物層62的第二接觸之間的間距不足。同樣，第二接觸82和非自對準金屬硅化物區(qū)51之間的短距離由于在接觸的蝕刻步驟中發(fā)生未對準而引起嚴重的問題。
圖3是表示根據(jù)常規(guī)半導體器件的問題的截面圖。如圖3所示，如果發(fā)生未對準，則在非自對準金屬硅化物區(qū)下的第二導電圖案32被過度蝕刻。導電層的過度蝕刻不利地影響漏電流特性，使得半導體器件的可靠性和良率下降。

發(fā)明內(nèi)容
因此，本發(fā)明的目的是獲得加工裕度，使得即使發(fā)生未對準也防止過度蝕刻自對準金屬硅化物下的導電層。
本發(fā)明的另一目的是通過改善漏電流特性和獲得穩(wěn)定電阻特性的導電層來提高半導體器件的可靠性和良率。
為了實現(xiàn)上述目的，用于制造根據(jù)本發(fā)明半導體器件的方法的實施方案包括以下步驟(a)選擇性蝕刻半導體襯底上第一絕緣層和導電層，以形成第一絕緣圖案、第一導電圖案和第二導電圖案；(b)在第一絕緣圖案、第一導電圖案和第二導電圖案的側(cè)壁上形成隔離層；(c)將第二絕緣層沉積在包括圖案的襯底的整個表面上，并利用光刻膠圖案干蝕刻第二絕緣層，以形成第二絕緣圖案；(d)清除光刻膠圖案并在暴露的襯底以及第二導電圖案上形成第一自對準金屬硅化物和第二自對準金屬硅化物；(e)將第三絕緣層沉積在包括圖案的襯底的整個表面上，并選擇性蝕刻第三絕緣層，以形成連接第一自對準金屬硅化物和第二自對準金屬硅化物的第一接觸和第二接觸。優(yōu)選形成步驟(c)的第二絕緣圖案，以完全暴露第二導電圖案的上表面，并且形成步驟(d)的第二自對準金屬硅化物層，以完全覆蓋第二導電圖案的上表面。
根據(jù)本發(fā)明，期望的是第二接觸與第二絕緣圖案分離一定的距離，優(yōu)選該距離為60nm～100nm。
根據(jù)本發(fā)明，第二絕緣層包含LP-TEOS或PE-TEOS。優(yōu)選的是，第二絕緣層可以沉積600～900的厚度。而且，第一自對準金屬硅化物和第二自對準金屬硅化物可以包含Ta、Co或Ni。
根據(jù)本發(fā)明的半導體器件包含(a)在半導體襯底上形成的第一絕緣圖案、第一導電圖案和第二導電圖案，(b)在第一絕緣圖案、第一導電圖案和第二導電圖案的側(cè)壁上的隔離層；(c)在隔離層和第一導電圖案和第二導電圖案上形成的第二絕緣圖案，(d)在第二導電圖案和暴露的襯底上形成的第一自對準金屬硅化物和第二自對準金屬硅化物和(e)在第二絕緣圖案和第一自對準金屬硅化物層和第二自對準金屬硅化物上的第三絕緣層，(f)連接第一自對準金屬硅化物和第二自對準金屬硅化物的第一接觸和第二接觸；其中形成第二絕緣圖案以完全暴露第二導電圖案的上表面，形成第二自對準金屬硅化物以完全覆蓋第二導電圖案的上表面。
通過參考下文結(jié)合附圖對本發(fā)明的說明，本發(fā)明的這些和其它方面將變得清晰明了。


圖1是常規(guī)半導體器件的設計圖。
圖2是根據(jù)圖1的II-II分割線的截面圖。
圖3是表示根據(jù)常規(guī)半導體器件的問題的截面圖。
圖4是根據(jù)本發(fā)明實施方案的半導體器件的設計圖。
圖5a-5f是圖4V-V分割線的截面圖，其以連續(xù)次序表示用于制造根據(jù)本發(fā)明的半導體器件的方法。
圖6是表示根據(jù)本發(fā)明實施方案的半導體器件的效果的截面圖。
具體實施方案為了闡明本發(fā)明的觀點，在本說明書中沒有說明本技術領域中公知的以及與本發(fā)明不直接相關的技術。出于同樣原因，附圖中一些元件被省略、放大或近似示出，因此元件的尺寸并不總是反映實際情況。
圖4表示根據(jù)本發(fā)明實施方案的半導體器件(IT-SRAM)的部分設計圖。圖4和圖1中的半導體器件的基礎設計圖是通用的，這樣用于圖4的附圖標記與圖1中的一樣。如圖4所示，非自對準金屬硅化物區(qū)51和連接第二導電圖案32的第二接觸82之間的間距(B)足以實施后續(xù)加工。換言之，可以獲得在接觸蝕刻步驟中的足夠加工裕度。優(yōu)選間距(B)大于60nm，更優(yōu)選60nm～100nm。
圖5a-5f是根據(jù)分割線V-V的截面圖。這些圖表示形成根據(jù)本發(fā)明半導體器件的方法。如圖5a所示，在半導體襯底10上形成第一絕緣層20和導電層30。在導電層30上形成第一光刻膠圖案91之后，利用第一光刻膠圖案91依次干蝕刻導電層30和第一絕緣層20。
圖5b表示由上述蝕刻而產(chǎn)生的第一絕緣圖案21、導電圖案31和第二導電圖案32。在清除第一光刻膠圖案之后，沉積用于隔離層的層，并利用蝕刻來蝕刻形成在第一絕緣圖案21、第一導電圖案31和第二導電圖案32的側(cè)壁上的隔離層40。隨后，整體沉積第二絕緣層50，然后在第二絕緣層50上形成第二光刻膠圖案92。優(yōu)選的是第二絕緣層50包含LP-TEOS或PE-TEOS。更優(yōu)選所沉積的第二絕緣層的厚度大于60，更優(yōu)選60～100。
如圖5c所示，通過利用第二光刻膠圖案92干蝕刻第二絕緣層50來形成第二絕緣圖案51。在蝕刻之后，第二光刻膠圖案被清除。具體地，應該形成第二絕緣圖案51以完全暴露第二導電圖案32的上表面。
如圖5d所示，當形成第二絕緣圖案51時，第一自對準金屬硅化物61和第二自對準金屬硅化物62在第二導電圖案32和暴露的半導體襯底10上形成。這種自對準金屬硅化物加工包括濺射沉積步驟和退火步驟。優(yōu)選第一自對準金屬硅化物和第二自對準金屬硅化物包含Ta、Co或Ni。第二導電圖案32的上表面完全暴露，使得第二自對準金屬硅化物62可以完全覆蓋第二導電圖案的上表面。
如圖5e所示，在沉積第三絕緣層70之后，在第三絕緣層70上形成第三光刻膠圖案93。隨后，利用第三光刻膠圖案93干蝕刻第三絕緣層70。
如圖5f所示，由上述蝕刻得到第三絕緣圖案71和第一接觸81以及第二接觸82。第一接觸81以及第二接觸82連接第一自對準金屬硅化物61和第二自對準金屬硅化物62。在此，在第二接觸82和第二絕緣圖案51之間的間距(B)足夠，因此可以獲得在接觸蝕刻步驟的加工裕度。在IT-SRAM中，優(yōu)選該間距(B)大于60nm，更優(yōu)選60nm～100nm。
圖6表示根據(jù)本發(fā)明實施方案的半導體器件的效果。如圖6所示，即使發(fā)生未對準，第二自對準金屬硅化物62也完全覆蓋第二導電圖案32，使得第二導電圖案32在接觸蝕刻步驟中被保護并防止過度蝕刻。根據(jù)本發(fā)明，可以改善半導體器件的漏電流特性。還可以提高半導體器件的可靠性和良率。
雖然已經(jīng)參考一些優(yōu)選實施方案說明和描述了本發(fā)明，但是本領域技術人員將理解可以在不偏離如所附權(quán)利要求中限定的本發(fā)明精神和范圍的情況下做出各種形式和細節(jié)上變化。
權(quán)利要求
1.制造半導體器件的方法，包括以下步驟(a)選擇性蝕刻半導體襯底上的第一絕緣層和導電層，以形成第一絕緣圖案、第一導電圖案和第二導電圖案；(b)在第一絕緣圖案、第一導電圖案和第二導電圖案的側(cè)壁上形成隔離層；(c)將第二絕緣層沉積在包括圖案的襯底的整個表面上，并利用光刻膠圖案干蝕刻第二絕緣層，以形成第二絕緣圖案；(d)清除光刻膠圖案并在暴露的襯底和第二導電圖案上形成第一自對準金屬硅化物和第二自對準金屬硅化物；(e)將第三絕緣層沉積在包括圖案的襯底的整個表面上，并選擇性蝕刻第三絕緣層，以形成連接第一自對準金屬硅化物層和第二自對準金屬硅化物層的第一接觸和第二接觸；其中形成步驟(c)的第二絕緣圖案，以完全暴露第二導電圖案的上表面，并且形成步驟(d)的第二自對準金屬硅化物，以完全覆蓋第二導電圖案的上表面。
2.根據(jù)權(quán)利要求1的方法，其中第二接觸與第二絕緣圖案分離一定的距離。
3.根據(jù)權(quán)利要求2的方法，其中所述距離為60nm～100nm。
4.根據(jù)權(quán)利要求1的方法，其中第二絕緣層包含LP-TEOS或PE-TEOS。
5.根據(jù)權(quán)利要求1的方法，其中在步驟(c)中沉積的第二絕緣層的厚度為600～900。
6.根據(jù)權(quán)利要求1的方法，其中第一自對準金屬硅化物和第二自對準金屬硅化物包含Ta、Co或Ni。
7.一種半導體器件，包含(a)在半導體襯底上形成的第一絕緣圖案、第一導電圖案和第二導電圖案；(b)在第一絕緣圖案、第一導電圖案和第二導電圖案的側(cè)壁上的隔離層；(c)在隔離層和第一導電圖案和第二導電圖案上形成的第二絕緣圖案，(d)在第二導電圖案和暴露的襯底上形成的第一自對準金屬硅化物和第二自對準金屬硅化物；(e)在第二絕緣圖案和第一自對準金屬硅化物和第二自對準金屬硅化物上的第三絕緣層；(f)連接第一自對準金屬硅化物和第二自對準金屬硅化物的第一接觸和第二接觸；其中形成第二絕緣圖案以完全暴露第二導電圖案的上表面，形成第二自對準金屬硅化物以完全覆蓋第二導電圖案的上表面。
8.根據(jù)權(quán)利要求7的半導體器件，其中第二接觸與第二絕緣圖案分離一定的距離。
9.根據(jù)權(quán)利要求7的半導體器件，其中所述距離為60nm～100nm。
10.根據(jù)權(quán)利要求7的半導體器件，其中第二絕緣層包含LP-TEOS或PE-TEOS。
11.根據(jù)權(quán)利要求7的半導體器件，其中在步驟(c)中沉積的第二絕緣層的厚度為600～900。
12.根據(jù)權(quán)利要求7的半導體器件，其中第一自對準金屬硅化物和第二自對準金屬硅化物包含Ta、Co或Ni。
全文摘要
本發(fā)明具體涉及具有改善接觸加工裕度的結(jié)構(gòu)的半導體器件及其制造方法。所述制造方法包括以下步驟(a)選擇性蝕刻半導體襯底上的第一絕緣層和導電層，以形成第一絕緣圖案、第一導電圖案和第二導電圖案；(b)在第一絕緣圖案、第一導電圖案和第二導電圖案的側(cè)壁上形成隔離層；(c)將第二絕緣層沉積在包括圖案的襯底的整個表面上，并利用光刻膠圖案干蝕刻第二絕緣層，以形成第二絕緣圖案；(d)清除光刻膠圖案并在暴露的襯底和第二導電圖案上形成第一自對準金屬硅化物和第二自對準金屬硅化物；(e)將第三絕緣層沉積在包括圖案的襯底的整個表面上，并選擇性蝕刻第三絕緣層，以形成連接第一自對準金屬硅化物層和第二自對準金屬硅化物層的第一接觸和第二接觸；其中形成步驟(c)的第二絕緣圖案，以完全暴露第二導電圖案的上表面，并且形成步驟(d)的第二自對準金屬硅化物，以完全覆蓋第二導電圖案的上表面。
文檔編號H01L23/522GK1913126SQ20061011212
公開日2007年2月14日 申請日期2006年8月11日 優(yōu)先權(quán)日2005年8月12日
發(fā)明者金大均, 樸正浩 申請人:東部電子株式會社