專利名稱：一種soi基頂柵單電子晶體管及其制備方法
技術(shù)領(lǐng)域：
本發(fā)明涉及納米電子器件及納米加工技術(shù)領(lǐng)域，尤其涉及一種絕緣體上硅(SOI)基頂柵單電子晶體管及其制備方法。 豕忮不以互補(bǔ)性金屬-氧化物-半導(dǎo)體(CMOS)器件為主流技術(shù)的集成電路 一直遵循著摩爾定律迅速發(fā)展，在2004年集成電路已進(jìn)入卯nm技術(shù)節(jié)點(diǎn)。 隨著特征尺寸進(jìn)入到納米級(jí)，傳統(tǒng)的CMOS技術(shù)面臨著越來越嚴(yán)重的挑 戰(zhàn)，因此，基于新原理的納米電子器件成為研究的熱點(diǎn)。單電子晶體管具有尺寸小、速度快、功耗低、可大規(guī)模集成等優(yōu)點(diǎn)， 而且具有十分廣闊的應(yīng)用前景，如可用來制備單電子存儲(chǔ)器、單電子邏輯 電路、電流標(biāo)準(zhǔn)、電阻標(biāo)準(zhǔn)、溫度標(biāo)準(zhǔn)、超靈敏靜電計(jì)、微波或紅外探測(cè) 器等。因此，單電子晶體管已經(jīng)成為未來替代MOS晶體管的重要侯選器 件之一。一般情況下，單電子晶體管由絕緣襯底101、源102、漏103、隧道結(jié) 104、庫侖島105、隧道結(jié)106、柵介質(zhì)107、柵108等部分構(gòu)成，如圖1 所示，圖l為目前常規(guī)頂柵單電子晶體管的結(jié)構(gòu)示意圖。單電子晶體管的 核心部分是庫侖島105、隧道結(jié)104和隧道結(jié)106。庫侖島105由極微小 金屬或半導(dǎo)體量子點(diǎn)顆粒構(gòu)成，它在某一方向上分別通過兩側(cè)的隧道結(jié) 104和106與源102、漏103相連接。源102和漏103位于庫侖島105的 兩側(cè)。隧道結(jié)104和106—般由絕緣層、異質(zhì)結(jié)勢(shì)壘、以及由界面態(tài)或外 加電壓等引起的勢(shì)場(chǎng)構(gòu)成。柵起到調(diào)節(jié)島的電化學(xué)勢(shì)從而控制島中的電子 數(shù)的作用。源102、漏103、柵108 —般由金屬或摻雜半導(dǎo)體構(gòu)成，與外 部連接。單電子晶體管要正常工作必須滿足庫侖島的充電能大于熱能的條件， 即一/2C》"r，其中^為玻爾茲曼常數(shù)，因此必須通過降低島的電容C
來提高單電子晶體管的工作溫度r，這樣就必須通過盡量縮小隧道結(jié)面積特別是庫侖島尺寸來實(shí)現(xiàn)。因此，如何獲得小尺寸的庫侖島結(jié)構(gòu)，即隧道 結(jié)-庫侖島-隧道結(jié)結(jié)構(gòu)是制備高溫甚至常溫單電子器件的關(guān)鍵。目前，在制備單電子晶體管的庫侖島結(jié)構(gòu)時(shí)大多采用碳納米管、金屬 納米顆粒、納米金屬氧化線、量子線材料或量子點(diǎn)材料等。例如，申請(qǐng)?zhí)枮?2244235.9或02157972.5的中國(guó)專利公開了一種采用碳納米管制備庫 侖島結(jié)構(gòu)的方法，申請(qǐng)?zhí)枮?3131772.3或00229474.5的中國(guó)專利公開了 一種采用金屬納米顆粒制備庫侖島結(jié)構(gòu)的方法，申請(qǐng)?zhí)枮?2157972.5的中 國(guó)專利公開了一種釆用納米金屬氧化線制備庫侖島結(jié)構(gòu)的方法，申請(qǐng)?zhí)枮?01200510.X或03142350.7的中國(guó)專利公開了一種采用量子線材料制備庫 侖島結(jié)構(gòu)的方法，申請(qǐng)?zhí)枮?1200511.8的中國(guó)專利公開了一種采用量子點(diǎn) 材料制備庫侖島結(jié)構(gòu)的方法。利用上述制備的庫侖島結(jié)構(gòu)制備的單電子晶體管一般都能獲得較高 的工作溫度，但是利用上述庫侖島結(jié)構(gòu)制備單電子晶體管， 一般都存在制 備工藝復(fù)雜、制備成本高、制備效率低、可行性差及與傳統(tǒng)CMOS工藝兼 容性差的缺點(diǎn)。發(fā)明內(nèi)容(一) 要解決的技術(shù)問題 針對(duì)上述現(xiàn)有技術(shù)存在的不足，本發(fā)明的一個(gè)目的在于提供一種SOI基頂柵單電子晶體管，以提高單電子晶體管的可靠性及與傳統(tǒng)CMOS工藝 的兼容性。本發(fā)明的另一個(gè)目的在于提供一種SOI基頂柵單電子晶體管的制備 方法，以簡(jiǎn)化制備工藝、降低制備成本和提高制備效率。(二) 技術(shù)方案為達(dá)到上述目的，本發(fā)明的技術(shù)方案是這樣實(shí)現(xiàn)的一種絕緣體上硅SOI基頂柵單電子晶體管，該單電子晶體管包括庫侖島、位于庫侖島兩側(cè)的源和漏、連接庫侖島與源的隧道結(jié)、連接 庫侖島與漏的隧道結(jié)、位于庫侖島上面的柵介質(zhì)和多晶硅柵、源上沉積的
源電極、漏上沉積的漏電極、以及頂柵上沉積的頂柵柵電極。所述庫侖島、源、漏、隧道結(jié)由SOI襯底的頂層硅制備而成。 所述SOI襯底包括硅基底，用于支撐整個(gè)單電子晶體管；埋氧層，用于絕緣隔離單電子晶體管與SOI襯底的硅基底； 頂層硅，用于制備單電子晶體管的庫侖島、源、漏和隧道結(jié)。 所述SOI襯底埋氧層的厚度為375nm，所述SOI襯底頂層硅的厚度為 30nm。一種SOI基頂柵單電子晶體管的制備方法，該制備方法采用圖形依賴氧化方法，具體包括A、 對(duì)SOI襯底的頂層硅進(jìn)行離子注入及快速退火；B、 在SOI襯底的頂層硅上涂敷電子抗蝕劑并前烘，采用電子束直寫 曝光、顯影及定影在電子抗蝕劑中形成兩端連接有二維大面積圖形的一維 線條圖形；C、 將電子抗蝕劑圖形作為掩模，刻蝕SOI襯底的頂層硅并去膠，在 SOI襯底的頂層硅中形成源-納米線-漏圖形；D、 對(duì)頂層硅中形成的源-納米線-漏圖形進(jìn)行圖形依賴氧化，使硅納米 線轉(zhuǎn)變?yōu)樗淼澜Y(jié)-庫侖島-隧道結(jié)結(jié)構(gòu)；E、 淀積多晶硅薄膜；F、 涂敷光學(xué)抗蝕劑，對(duì)涂敷的光學(xué)抗蝕劑進(jìn)行前烘、光刻掩模版曝 光、顯影和定影，在庫侖島上方留下光學(xué)抗蝕劑；G、 將光學(xué)抗蝕劑圖形作為掩模，刻蝕多晶硅薄膜并去膠，形成多晶 硅柵；H、 涂敷光學(xué)抗蝕劑，對(duì)涂敷的光學(xué)抗蝕劑進(jìn)行前烘、光刻掩模版曝 光和顯影，在源、漏、柵上方形成接觸孔圖形；I、 利用光學(xué)抗蝕劑圖形作為掩模，腐蝕柵介質(zhì)薄膜；J、在露出的源、漏、柵及未去除的光學(xué)抗蝕劑上淀積一層厚度小于光 學(xué)抗蝕劑厚度的金屬電極材料；K、剝離光學(xué)抗蝕劑及其上方沉積的金屬電極材料，對(duì)剝離后剩余的 金屬電極材料進(jìn)行退火處理，形成電極。
步驟A中所迷對(duì)SOI襯底的頂層砝進(jìn)行離子注入及快逮退火包括向SOI襯底的頂層硅注入P"+離子，注入能量為30keV，注入劑量為 lxl015cm—2，然后在N/氣氛中在110(TC溫度下快速退火10秒。
步驟B中所述在SOI襯底的頂層硅上涂敷電子抗蝕劑包括在SOI 襯底的頂層硅上用勻膠機(jī)涂敷正性電子抗蝕劑或負(fù)性電子抗蝕劑，涂敷轉(zhuǎn) 速為6000轉(zhuǎn)/分鐘，涂敷時(shí)間為60秒。
所述正性電子抗蝕劑為PMMA或ZEP520;所述負(fù)性電子抗蝕劑為 SAL601或HSQ。
所述在SOI襯底的頂層硅上涂敷電子抗蝕劑為正性電子抗蝕劑 PMMA或ZEP520,步驟B中所述對(duì)涂敷的電子抗蝕劑進(jìn)行前烘包括對(duì) 涂敷的PMMA或ZEP520正性電子抗蝕劑采用熱板在180°C下前烘4分鐘；
所述在SOI襯底的頂層硅上涂敷電子抗蝕劑為負(fù)性電子抗蝕劑 SAL601，步驟B中所述對(duì)涂敷的電子抗蝕劑進(jìn)行前烘包括對(duì)涂敷的 SAL601負(fù)性電子抗蝕劑采用熱板在12(TC下前烘3分鐘；
所述在SOI襯底的頂層硅上涂敷電子抗蝕劑為負(fù)性電子抗蝕劑HSQ， 步驟B中所述對(duì)涂敷的電子抗蝕劑進(jìn)行前烘包括對(duì)涂敷的HSQ負(fù)性電 子抗蝕劑采用熱板在15(TC下前烘2分鐘。所述在SOI襯底的頂層硅上涂敷電子抗蝕劑為正性電子抗蝕劑 PMMA，步驟B中所述采用電子束直寫曝光、顯影及定影包括采用加速 電壓為50KeV、電子束流為150pA、曝光劑量為400至800pC/cm2的電子 束光刻系統(tǒng)，對(duì)PMMA正性電子抗蝕劑進(jìn)行電子束直寫曝光，并釆用甲 基異丁基酮MIBK與異丙醇IPA的比例為1:3的顯影液在室溫下顯影1至 3分鐘，采用IPA在室溫下定影30秒；
所述在SOI襯底的頂層硅上涂敷電子抗蝕劑為正性電子抗蝕劑 ZEP520，步驟B中所述采用電子束直寫曝光、顯影及定影包括采用加 速電壓為50KeV、電子束流為100pA、曝光劑量為80至150pC/cn^的電 子束光刻系統(tǒng)，對(duì)ZEP520正性電子抗蝕劑進(jìn)行電子束直寫曝光，并采用 乙酸戊酯或乙酸丁酯顯影液在室溫下顯影1至3分鐘，采用MIBK與IPA 的比例為89:11的定影液或純MIBK定影液在室溫下定影30秒；
所述在SOI襯底的頂層硅上涂敷電子抗蝕劑為負(fù)性電子抗蝕劑
SAL601,步驟B中所述采用電子束直寫曝光、顯影及定影包括采用加 速電壓為50KeV、電子束流為50pA、曝光劑量為10至3(HiC/cn^的電子 束光刻系統(tǒng)，對(duì)SAL601負(fù)性電子抗蝕劑進(jìn)行電子束直寫曝光，并采用 MF CD-26顯影液在室溫下顯影1至10分鐘，釆用去離子水在室溫下定影 1分鐘；所述在SOI襯底的頂層硅上涂敷電子抗蝕劑為負(fù)性電子抗蝕劑HSQ， 步驟B中所述采用電子束直寫曝光、顯影及定影包括采用加速電壓為 50KeV、電子束流為200pA、曝光劑量為1000至2000nC/cm2的電子束光 刻系統(tǒng)，對(duì)HSQ負(fù)性電子抗蝕劑進(jìn)行電子束直寫曝光，并采用含2.5%的 四甲級(jí)氫氧化銨TMAH的水溶液在40至5(TC下顯影1至2分鐘，采用去 離子水在室溫下定影1分鐘。所述在SOI襯底的頂層硅上涂敷電子抗蝕劑為化學(xué)放大抗蝕劑 SAL601，步驟B中所述采用電子束直寫曝光及顯影之間進(jìn)一步包括對(duì) 曝光后的電子抗蝕劑SAL601進(jìn)行后烘。所述對(duì)曝光后的電子抗蝕劑SAL601進(jìn)行后烘包括:采用熱板在12(TC 下后烘3分鐘。步驟B中所述一維線條圖形的長(zhǎng)度為50至200nm，寬度為20至50nm。步驟C中所述刻蝕SOI襯底的頂層硅所采用的刻蝕方法為高密度電感 耦合等離子ICP刻蝕、反應(yīng)離子刻蝕RIE或電子回旋共振ECR刻蝕，采 用的氣體為CCU、 BC13、 CHF3、 SF6或CF2Cb。所述刻蝕SOI襯底的頂層硅所采用的刻蝕方法為ICP刻蝕，所述ICP 刻蝕采用CHF3/N2混合氣體，CHF3的流量為60sccm， N2的流量為60sccm， 在400W射頻功率下刻蝕60秒。步驟C和步驟G中所述的去膠方法包括干法氧等離子體RIE去膠、 濕法去膠或?qū)Ｓ萌ツz液去膠。所述濕法去膠為采用濃H2S04+H202煮膠。步驟D中所述圖形依賴氧化采用的的氧化溫度為800至1200°C。步驟E中所述多晶硅薄膜的淀積方法為低壓化學(xué)氣相淀積LPCVD， 所述多晶硅薄膜的厚度為200nm。步驟F和步驟H中所述涂敷光學(xué)抗蝕劑包括用勻膠機(jī)涂敷厚度為1.5pm的光學(xué)抗蝕劑AZ9912、 AZ9918或AZ5214。步驟F和步驟H中所述對(duì)涂敷的光學(xué)抗蝕劑進(jìn)行前烘為采用熱板在 IOO"C下前烘100秒。所述光學(xué)抗蝕劑為AZ9912,步驟F和步驟H中所述對(duì)涂敷的光學(xué)抗 蝕劑進(jìn)行光刻掩模版曝光和顯影包括對(duì)光學(xué)抗蝕劑AZ9912在光刻機(jī)上 采用光刻掩模版掩蔽進(jìn)行30秒的曝光，然后顯影50秒。步驟G中所述刻蝕多晶硅薄膜所采用的刻蝕方法為高密度電感耦合 等離子ICP刻蝕或反應(yīng)離子刻蝕R正，采用的氣體為CHF3、 CF4、 SF6、 CC14、 BC1^CF2C12。所述刻蝕多晶硅薄膜所采用的刻蝕方法為ICP刻蝕，所述ICP刻蝕采 用CHF3氣體，CHF3的流量為60sccm，在400W射頻功率下刻蝕2分鐘。步驟G中所述多晶硅柵的寬度為1至2^im。步驟H中所述在源、漏、柵上方形成的接觸孔圖形為長(zhǎng)、寬分別為5 至50(Him的矩形圖形。步驟I中所述柵介質(zhì)薄膜為圖形依賴氧化過程中所形成的Si02柵介質(zhì) 薄膜；所述腐蝕柵介質(zhì)薄膜采用氫氟酸緩沖液HF+NH4F+H20在常溫下腐A,丄蝕。步驟J中所述淀積金屬電極材料的方法為蒸發(fā)或?yàn)R射；所述金屬電極 材料為Al-l°/。Si或Ti/TiN/Al-l%Si/TiN，其中Al-Si層厚度為l(im。步驟K中所述剝離光學(xué)抗蝕劑及其上方沉積的金屬電極材料采用丙 酮超聲進(jìn)行；所述對(duì)剝離后剩余的部分進(jìn)行退火處理的條件為在40(TC下在N2 中退火處理5分鐘，然后在40(TC下在N2/H2混合氣體中退火20分鐘，最 后在40(TC下在N2中退火5分鐘；或者所述對(duì)剝離后剩余的部分進(jìn)行退火處理的條件為在40(TC下在 N2中退火處理30分鐘。(三)有益效果從上述技術(shù)方案可以看出，本發(fā)明具有以下有益效果1、利用本發(fā)明，由于選用SOI襯底材料，通過采用電子束光刻(EBL)、 干法刻蝕、圖形依賴氧化等方法在SOI襯底的頂層硅上制備SOI基頂柵單 電子晶體管，能夠與傳統(tǒng)CMOS工藝制備的器件或電路兼容，所以大大提 高了單電子晶體管的可靠性及與傳統(tǒng)CMOS工藝的兼容性。2、 利用本發(fā)明提供的制備SOI基頂柵單電子晶體管的方法，大大簡(jiǎn) 化了制備工藝，降低了制備成本，提高了工藝穩(wěn)定性和制備效率，非常有 利于本發(fā)明的廣泛推廣和應(yīng)用。3、 本發(fā)明采用的電子束光刻技術(shù)是一種有效的納米加工手段，具有 納米級(jí)的分辨率，特別是在原子序數(shù)相對(duì)較小的襯底上，分辨率更高。本 發(fā)明利用電子束光刻技術(shù)制備出的硅納米線具有納米尺度，寬度為可達(dá)到 20至50nm，在圖形依賴氧化后形成的庫侖島的直徑可達(dá)到5至20nm，形 成的隧道結(jié)的寬度可達(dá)到1至5納米，非常適合于制備單電子晶體管。4、 本發(fā)明采用電子束光刻只需制備出一維納米線結(jié)構(gòu)，進(jìn)而釆用圖 形依賴氧化的方法制備出小尺寸的"隧道結(jié)-庫侖島-隧道結(jié)"結(jié)構(gòu)，避免了 直接采用電子束光刻制備出小尺寸的"隧道結(jié)-庫侖島-隧道結(jié)"結(jié)構(gòu)的高難 度。5、 本發(fā)明釆用圖形依賴氧化工藝，在形成小尺寸的庫侖島和隧道結(jié) 的同時(shí)，也同時(shí)生長(zhǎng)出了高質(zhì)量的柵介質(zhì)，簡(jiǎn)化了工藝流程。6、 本發(fā)明使用位于庫侖島上方的頂柵，與采用位于庫侖島側(cè)面的側(cè) 柵相比，可以進(jìn)一步降低器件尺寸。7、 本發(fā)明采用圖形依賴氧化方法制備的單電子晶體管中庫侖島的總 電容可低于10aF，可以獲得較高的操作溫度。8、 利用本發(fā)明制備出的單電子晶體管具有相對(duì)較低的隧道電阻，從 幾百KQ到幾MQ，這對(duì)高速操作是非常有利的。


圖1為目前常規(guī)頂柵單電子晶體管的結(jié)構(gòu)示意圖；圖2為本發(fā)明提供的SOI基頂柵單電子晶體管的結(jié)構(gòu)示意圖；圖3為本發(fā)明制備SOI基頂柵單電子晶體管總體技術(shù)方案的實(shí)現(xiàn)流程圖；圖4為本發(fā)明實(shí)施例中制備SOI基頂柵單電子晶體管的方法流程圖； 圖5為依照本發(fā)明實(shí)施例在SOI襯底的頂層硅上進(jìn)行離子注入和快速退火的示意圖；圖6為依照本發(fā)明實(shí)施例在SOI襯底的頂層硅上涂敷電子抗蝕劑并前 烘的示意圖；圖7為依照本發(fā)明實(shí)施例對(duì)涂敷的電子抗蝕劑進(jìn)行電子束直寫曝光、 顯影和定影的示意圖；圖8為依照本發(fā)明實(shí)施例利用電子抗蝕劑為掩模刻蝕SOI襯底頂層硅 并去膠的示意圖；圖9為依照本發(fā)明實(shí)施例對(duì)刻蝕形成的單電子晶體管圖形進(jìn)行圖形依 賴氧化處理的示意圖；圖10為依照本發(fā)明實(shí)施例在圖形依賴氧化后的頂層硅上淀積多晶硅 薄膜的示意圖；圖11為依照本發(fā)明實(shí)施例在淀積的多晶硅薄膜上涂敷光學(xué)抗蝕劑的 示意圖；圖12為依照本發(fā)明實(shí)施例對(duì)涂敷的光學(xué)抗蝕劑進(jìn)行光刻掩模版曝光、 顯影和定影的示意圖；圖13為依照本發(fā)明實(shí)施例采用光學(xué)抗蝕劑掩模進(jìn)行掩蔽刻蝕多晶硅 薄膜并去膠的示意圖；圖14為依照本發(fā)明實(shí)施例涂敷光學(xué)抗蝕劑的示意圖；圖15為依照本發(fā)明實(shí)施例對(duì)涂敷的光學(xué)抗蝕劑進(jìn)行光刻掩模版曝光、 顯影和定影的示意圖；圖16為依照本發(fā)明實(shí)施例采用光學(xué)抗蝕劑掩模進(jìn)行掩蔽腐蝕圖形依 賴氧化形成的Si02介質(zhì)的示意圖；圖17為依照本發(fā)明實(shí)施例淀積金屬電極材料的示意圖；圖18為依照本發(fā)明實(shí)施例剝離、退火及形成電極的示意圖。
具體實(shí)施方式
為使本發(fā)明的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚明白，以下結(jié)合具體實(shí) 施例，并參照附圖，對(duì)本發(fā)明進(jìn)一步詳細(xì)說明。如圖2所示，圖2為本發(fā)明提供的SOI基頂柵單電子晶體管的結(jié)構(gòu)示
意圖，該SOI基頂柵單電子晶體管包括硅基底201、埋氧層202、源203、 漏204、隧道結(jié)205、庫侖島206、隧道結(jié)207、柵介質(zhì)208、頂柵209、 源電極210、漏電極211和柵電極212。其中，硅基底201用于支撐整個(gè)單電子晶體管；埋氧層202用于絕緣 隔離單電子晶體管與SOI襯底的硅基底201。頂層硅用于制備單電子晶體 管的庫侖島206、源203、漏204、隧道結(jié)205和隧道結(jié)207。源203和漏 204位于庫侖島206的兩側(cè)，柵介質(zhì)208和頂柵209位于庫侖島206的上 方。 一般情況下，SOI襯底埋氧層202的厚度為375nm， SOI襯底頂層硅 的原始厚度為30nm。 SOI襯底可采用n型或p型導(dǎo)電類型，可采用(100) 晶向或(111)晶向。基于圖2所示的SOI基頂柵單電子晶體管結(jié)構(gòu)示意圖，圖3示出了本 發(fā)明制備SOI基頂柵單電子晶體管總體技術(shù)方案的實(shí)現(xiàn)流程圖，該制備方 法采用圖形依賴氧化方法，該制備方法具體包括以下步驟-步驟301:對(duì)SOI襯底的頂層硅進(jìn)行離子注入及快速退火； 步驟302:在SOI襯底的頂層硅上涂敷電子抗蝕劑并前烘，采用電子 束直寫曝光、顯影及定影在電子抗蝕劑中形成兩端連接有二維大面積圖形 的一維線條圖形；步驟303:將電子抗蝕劑圖形作為掩模，刻蝕SOI襯底的頂層硅并去 膠，在SOI襯底的頂層硅中形成源-納米線-漏圖形；步驟304:對(duì)頂層硅中形成的源-納米線-漏圖形進(jìn)行圖形依賴氧化，使硅納米線轉(zhuǎn)變?yōu)樗淼澜Y(jié)-庫侖島-隧道結(jié)結(jié)構(gòu)； 步驟305:淀積多晶硅薄膜；步驟306:涂敷光學(xué)抗蝕劑，對(duì)涂敷的光學(xué)抗蝕劑進(jìn)行前烘、光刻掩 模版曝光、顯影和定影，在庫侖島上方留下光學(xué)抗蝕劑；步驟307:將光學(xué)抗蝕劑圖形作為掩模，刻蝕多晶硅薄膜并去膠，形 成多晶硅柵；步驟308:涂敷光學(xué)抗蝕劑，對(duì)涂敷的光學(xué)抗蝕劑進(jìn)行前烘、光刻掩 模版曝光和顯影，在源、漏、柵上方形成接觸孔圖形；步驟309:利用光學(xué)抗蝕劑圖形作為掩模，腐蝕柵介質(zhì)薄膜；
步驟310:在露出的源、漏、柵及未去除的光學(xué)抗蝕劑上淀積一層厚度小于光學(xué)抗蝕劑厚度的金屬電極材料；步驟311:剝離光學(xué)抗蝕劑及其上方沉積的金屬電極材料，對(duì)剝離后 剩余的金屬電極材料進(jìn)行退火處理，形成電極。這種制備方法的關(guān)鍵工藝是圖形依賴氧化方法，采用這種氧化方法可 以由一維納米硅線制備出小尺寸的隧道結(jié)-庫侖島-隧道結(jié)結(jié)構(gòu)。圖形依賴氧化方法是一種與被氧化物的具體圖形形狀密切相關(guān)的氧化方法。 一維硅納米線在800 120(TC干氧氣氛中氧化時(shí)，氧原子會(huì)從圖形 的頂部和側(cè)面擴(kuò)散，因而氧化更多地發(fā)生于圖形的邊緣附近；同時(shí)，硅線 中心區(qū)的氧化受到氧化過程中積累的應(yīng)力的抑制，因此一維硅線兩端氧化 最快，中間氧化較慢，這樣就形成兩端各有一隧道結(jié)的硅庫侖島，該勢(shì)壘 是由量子尺寸效應(yīng)引起的。本發(fā)明主要利用該氧化方法在SOI襯底的頂層 硅上制備小尺寸的庫侖島和隧道結(jié)，從而制備完整的SOI基頂柵單電子晶 體管?；趫D3所述的制備SOI基頂柵單電子晶體管總體技術(shù)方案的實(shí)現(xiàn)流 程圖，以下結(jié)合具體的實(shí)施例對(duì)本發(fā)明制備SOI基頂柵單電子晶體管的方 法進(jìn)一步詳細(xì)說明。實(shí)施例一如圖4所示，圖4為本發(fā)明實(shí)施例中制備SOI基頂柵單電子晶體管的 方法流程圖，該方法包括以下步驟步驟401:對(duì)SOI襯底的頂層硅進(jìn)行離子注入及快速退火。與本步驟對(duì)應(yīng)的工藝流程如圖5所示，圖5為依照本發(fā)明實(shí)施例在SOI 襯底的頂層硅上進(jìn)行離子注入和快速退火的示意圖。圖5中，SOI襯底從 下到上依次由硅基底1、 375nm厚的埋氧層2和30nm厚的頂層硅3三層 構(gòu)成。所述對(duì)SOI襯底的頂層硅3進(jìn)行離子注入及快速退火的目的是提高 SOI襯底頂層硅的導(dǎo)電性。所述離子注入的條件為注入P"+離子、注入能量為30keV、注入劑
量為lxl015cm—2。所述快速退火的條件為在N2氣氛中在110(TC溫度下快速退火10秒。步驟402:在SOI襯底的頂層硅上涂敷電子抗蝕劑并前烘。與本步驟對(duì)應(yīng)的工藝流程如圖6所示，圖6為依照本發(fā)明實(shí)施例在S01 襯底的頂層硅上涂敷電子抗蝕劑并前烘的示意圖。所述在SOI襯底的頂層硅上涂敷電子抗蝕劑包括在SOI襯底的頂層 硅上用勻膠機(jī)涂敷正性電子抗蝕劑或負(fù)性電子抗蝕劑。所述正性電子抗蝕 劑為PMMA或ZEP520;所述負(fù)性電子抗蝕劑為SAL601或HSQ。所述在SOI襯底的頂層硅3上涂敷電子抗蝕劑4的具體條件為涂敷 轉(zhuǎn)速6000轉(zhuǎn)/分鐘、涂敷時(shí)間60秒。所述在SOI襯底的頂層硅上涂敷電子抗蝕劑為正性電子抗蝕劑 PMMA或ZEP520，步驟B中所述對(duì)涂敷的電子抗蝕劑進(jìn)行前烘包括對(duì) 涂敷的PMMA或ZEP520正性電子抗蝕劑采用熱板在18(TC下前烘4分鐘；所述在SOI襯底的頂層硅上涂敷電子抗蝕劑為負(fù)性電子抗蝕劑 SAL601，步驟B中所述對(duì)涂敷的電子抗蝕劑進(jìn)行前烘包括對(duì)涂敷的 SAL601負(fù)性電子抗蝕劑采用熱板在12(TC下前烘3分鐘；所述在SOI襯底的頂層硅上涂敷電子抗蝕劑為負(fù)性電子抗蝕劑HSQ， 步驟B中所述對(duì)涂敷的電子抗蝕劑進(jìn)行前烘包括對(duì)涂敷的HSQ負(fù)性電 子抗蝕劑采用熱板在15(TC下前烘2分鐘。步驟403:采用電子束直寫曝光、顯影、定影在電子抗蝕劑中形成兩 端連接有二維大面積圖形的一維線條圖形。與本步驟對(duì)應(yīng)的工藝流程如圖7所示，圖7為依照本發(fā)明實(shí)施例對(duì)涂 敷的電子抗蝕劑進(jìn)行電子束直寫曝光、顯影和定影的示意圖。圖7中，5 和6為電子抗蝕劑二維大面積圖形，7為電子抗蝕劑一維線條圖形，其中 一維線條圖形7的具體尺寸為長(zhǎng)度50至200nm、寬度20至50nm。所述在SOI襯底的頂層硅上涂敷電子抗蝕劑為正性電子抗蝕劑 PMMA，步驟B中所述采用電子束直寫曝光、顯影及定影包括采用加速 電壓為50KeV、電子束流為150pA、曝光劑量為400至800pC/cm2的電子 束光刻系統(tǒng)，對(duì)PMMA正性電子抗蝕劑進(jìn)行電子束直寫曝光，并采用甲 基異丁基酮(MIBK)與異丙醇(IPA)的比例為l:3的顯影液在室溫下顯
影1至3分鐘，采用IPA在室溫下定影30秒；所述在SOI襯底的頂層硅上涂敷電子抗蝕劑為正性電子抗蝕劑 ZEP520，步驟B中所述采用電子束直寫曝光、顯影及定影包括采用加 速電壓為50KeV、電子束流為100pA、曝光劑量為80至15(HiC/cm2的電 子束光刻系統(tǒng)，對(duì)ZEP520正性電子抗蝕劑進(jìn)行電子束直寫曝光，并采用 乙酸戊酯或乙酸丁酯顯影液在室溫下顯影1至3分鐘，釆用MIBK與IPA 的比例為89:11的定影液或純MIBK定影液在室溫下定影30秒；所述在SOI襯底的頂層硅上涂敷電子抗蝕劑為負(fù)性電子抗蝕劑 SAL601，步驟B中所述采用電子束直寫曝光、顯影及定影包括采用加 速電壓為50KeV、電子束流為50pA、曝光劑量為10至30jiC/ci^的電子 束光刻系統(tǒng)，對(duì)SAL601負(fù)性電子抗蝕劑進(jìn)行電子束直寫曝光，并采用 MF CD-26顯影液在室溫下顯影1至10分鐘，采用去離子水在室溫下定影 1分鐘；所述在SOI襯底的頂層硅上涂敷電子抗蝕劑為負(fù)性電子抗蝕劑HSQ， 步驟B中所述采用電子束直寫曝光、顯影及定影包括采用加速電壓為 50KeV、電子束流為200pA、曝光劑量為1000至2000pC/cm2的電子束光 刻系統(tǒng)，對(duì)HSQ負(fù)性電子抗蝕劑進(jìn)行電子束直寫曝光，并采用含2.5%的 四甲級(jí)氫氧化銨(TMAH)的水溶液在40至5(TC下顯影1至2分鐘，采 用去離子水在室溫下定影1分鐘。所述在SOI襯底的頂層硅上涂敷電子抗蝕劑為化學(xué)放大抗蝕劑 SAL601，步驟B中所述采用電子束直寫曝光及顯影之間進(jìn)一步包括對(duì) 曝光后的電子抗蝕劑SAL601進(jìn)行后烘。所述對(duì)SAL601化學(xué)放大負(fù)性電 子抗蝕劑進(jìn)行后烘的具體條件為采用熱板在12(TC下烘烤3分鐘。步驟404:將電子抗蝕劑圖形作為掩模，刻蝕SOI襯底的頂層硅并去 膠，在SOI襯底的頂層硅中形成"源-納米線-漏"圖形。與本步驟對(duì)應(yīng)的工藝流程如圖8所示，圖8為依照本發(fā)明實(shí)施例利用 電子抗蝕劑為掩?？涛gSOI襯底頂層硅并去膠的示意圖。圖8中，8為源， 9為漏，IO為納米線，源8、漏9、納米線IO均由S0I襯底的頂層硅3構(gòu) 成，其中硅納米線10的具體尺寸為長(zhǎng)度50至200nm、寬度20至50nm。所述刻蝕SOI襯底的頂層硅所采用的刻蝕方法為高密度電感耦合等離刻蝕RIE或電子回旋共振ECR刻蝕，采用的氣體 為CCl4、 BC13、 CHF3、 SF6或CF2Cl2。所述刻蝕SOI襯底的頂層硅所采用的刻蝕方法為ICP刻蝕，所述ICP 刻蝕釆用CHF3/N2混合氣體，CHF3的流量為60sccm， N2的流量為60sccm， 在400W射頻功率下刻蝕60秒。所述去膠的方法包括干法氧等離子(RIE)去膠、濕法去膠、專用去膠液去膠。所述濕法去膠為采用濃H2S04+H202煮膠。所述ICP刻蝕的具體條件為采用CHF3/N2混合氣體，CHF3的流量為60sccm， &的流量 為60sccm，在400W射頻功率下刻蝕60秒。步驟405:對(duì)頂層硅中形成的源-納米線-漏圖形進(jìn)行圖形依賴氧化，使 硅納米線轉(zhuǎn)變?yōu)樗淼澜Y(jié)-庫侖島-隧道結(jié)結(jié)構(gòu)。與本步驟對(duì)應(yīng)的工藝流程如圖9所示，圖9為依照本發(fā)明實(shí)施例對(duì)刻 蝕形成的單電子晶體管圖形進(jìn)行圖形依賴氧化處理的示意圖。圖9中，11為圖8中的源8在氧化之后厚度減薄了的源，12為圖8 中的漏9在氧化之后厚度減薄了的漏，13、 15為圖7中的納米線10的兩 端在氧化之后形成的兩個(gè)隧道結(jié)，14為圖8中的納米線10的中心區(qū)在氧 化之后形成的庫侖島，16為氧化之后在頂層硅的上面和側(cè)面生成的Si02 介質(zhì)，該Si02介質(zhì)直接作為單電子晶體管的柵介質(zhì)。庫侖島14的直徑為 5至20nm，隧道結(jié)13、 15的寬度為1至5納米。所述圖形依賴氧化采用 的氧化溫度為800至1200°C 。步驟406:淀積多晶硅薄膜。與本步驟對(duì)應(yīng)的工藝流程如圖IO所示，圖IO為依照本發(fā)明實(shí)施例在 圖形依賴氧化后的頂層硅上淀積多晶硅薄膜的示意圖。圖10中，多晶硅 薄膜17的厚度為200nm。所述多晶硅薄膜的淀積方法為低壓化學(xué)氣相淀 積(LPCVD)。步驟407:涂敷光學(xué)抗蝕劑并前烘。與本步驟對(duì)應(yīng)的工藝流程如圖11所示，圖11為依照本發(fā)明實(shí)施例在淀積的多晶硅薄膜上涂敷光學(xué)抗蝕劑的示意圖。所述涂敷光學(xué)抗蝕劑包 括用勻膠機(jī)涂敷厚度為1.5lam的光學(xué)抗蝕劑AZ9912、AZ9918或AZ5214; 所述對(duì)涂敷的光學(xué)抗蝕劑進(jìn)行前烘為采用熱板在IO(TC下前烘100秒。
步驟408:光刻掩模版曝光、顯影、定影，在庫侖島上方留下光學(xué)抗 蝕劑。與本步驟對(duì)應(yīng)的工藝流程如圖12所示，圖12為依照本發(fā)明實(shí)施例對(duì) 涂敷的光學(xué)抗蝕劑進(jìn)行光刻掩模版曝光、顯影和定影的示意圖。圖12中，19、 20為曝光、顯影、定影后留下的光學(xué)抗蝕劑，其中19 的寬度為l至2pm，位于庫侖島的正上方。所述光學(xué)抗蝕劑為AZ9912， 所述對(duì)涂敷的光學(xué)抗蝕劑進(jìn)行光刻掩模版曝光、顯影、定影的具體條件包 括:對(duì)光學(xué)抗蝕劑AZ9912在光刻機(jī)上采用光刻掩模版掩蔽進(jìn)行30秒的曝 光，然后用AZ9912的專用顯影液在室溫下顯影50秒，用去離子水在室溫 下定影30秒。步驟409:將光學(xué)抗蝕劑圖形作為掩模，刻蝕多晶硅薄膜并去膠，形 成多晶硅柵。與本步驟對(duì)應(yīng)的工藝流程如圖13所示，圖13為依照本發(fā)明實(shí)施例采 用光學(xué)抗蝕劑掩模進(jìn)行掩蔽刻蝕多晶硅薄膜并去膠的示意圖。圖13中， 21、 22為刻蝕多晶硅薄膜并去膠后形成的多晶硅柵，其中21的寬度為1 至2pm，位于庫侖島的正上方。所述刻蝕多晶硅薄膜所采用的刻蝕方法為 高密度電感耦合等離子(ICP)刻蝕或反應(yīng)離子刻蝕(RIE)，采用的氣體 為CHF3、 CF4、 SF6、 CC14、 BCl3或CF2Cl2。所述ICP刻蝕的具體條件為采用CHF3氣體，CHF3的流量為60sccm， 在400W射頻功率下刻蝕2分鐘。所述去膠的方法包括干法氧等離子(RIE)去膠、濕法去膠、專用 去膠液去膠。所述濕法去膠為采用濃H2S04+H202煮膠。步驟410:涂敷光學(xué)抗蝕劑并前烘。與本步驟對(duì)應(yīng)的工藝流程如圖14所示，圖14為依照本發(fā)明實(shí)施例涂 敷光學(xué)抗蝕劑的示意圖。所述涂敷光學(xué)抗蝕劑包括用勻膠機(jī)涂敷厚度為1.5pm的光學(xué)抗蝕劑 AZ9912、 AZ9918或AZ5214;所述對(duì)涂敷的光學(xué)抗蝕劑進(jìn)行前烘為采用 熱板在IOO'C下前烘100秒。步驟411:光刻掩模版曝光、顯影、定影，在源、漏、柵上方形成接觸孔圖形。與本步驟對(duì)應(yīng)的工藝流程如圖15所示，圖15為依照本發(fā)明實(shí)施例對(duì) 涂敷的光學(xué)抗蝕劑進(jìn)行光刻掩模版曝光、顯影和定影的示意圖。圖15中，在源、漏、柵上方形成的接觸孔圖形為長(zhǎng)、寬分別為5至 500pm的矩形圖形。所述光學(xué)抗蝕劑為AZ9912，所述對(duì)涂敷的光學(xué)抗蝕劑進(jìn)行光刻掩模 版曝光、顯影、定影的具體條件包括對(duì)光學(xué)抗蝕劑AZ9912在光刻機(jī)上 采用光刻掩模版掩蔽進(jìn)行30秒的曝光，然后用AZ9912的專用顯影液在室 溫下顯影50秒，用去離子水在室溫下定影30秒。步驟412:利用光學(xué)抗蝕劑圖形作為掩模，腐蝕柵介質(zhì)薄膜。與本步驟對(duì)應(yīng)的工藝流程如圖16所示，圖16為依照本發(fā)明實(shí)施例采用光學(xué)抗蝕劑掩模進(jìn)行掩蔽腐蝕圖形依賴氧化形成的Si02介質(zhì)的示意圖。 所述柵介質(zhì)薄膜為圖形依賴氧化過程中所形成的Si02柵介質(zhì)薄膜(見圖9、圖13、圖14中的Si02介質(zhì)16);所述腐蝕柵介質(zhì)薄膜16可采用氫 氟酸緩沖液HF+NH4F+H20在常溫下腐蝕。步驟413:在露出的源、漏、柵及未去除的光學(xué)抗蝕劑上淀積一層厚 度小于光學(xué)抗蝕劑厚度的金屬電極材料。與本步驟對(duì)應(yīng)的工藝流程如圖17所示，圖17為依照本發(fā)明實(shí)施例淀 積金屬電極材料的示意圖。所述沉積金屬電極材料24的方法為蒸發(fā)或?yàn)R 射，所述金屬電極材料24為Al-l%Si或Ti/TiN/Al-l%Si/TiN,其中Al-Si 層厚度為lpm。步驟414:剝離光學(xué)抗蝕劑及其上方沉積的金屬電極材料，對(duì)剝離后 剩余的金屬電極材料進(jìn)行退火處理，在頂層硅與金屬材料之間、多晶硅與 金屬材料之間形成歐姆接觸，形成電極，完成SOI基頂柵單電子晶體管的制備。與本步驟對(duì)應(yīng)的工藝流程如圖18所示，圖18為依照本發(fā)明實(shí)施例剝 離、退火及形成電極的示意圖。圖18中，25為源11上的源電極，26為 漏12上的漏電極，27為頂柵22上的頂柵電極。步驟314中所述剝離光學(xué) 抗蝕劑及其上方沉積的金屬電極材料采用丙酮超聲進(jìn)行。所述對(duì)剝離后剩 余的金屬電極材料進(jìn)行退火處理的條件為在40(TC的N2中退火處理5分 鐘，然后在40(TC的N2/H2混合氣體中退火20分鐘，最后在400。C的N2 中退火5分鐘；或者所述對(duì)剝離后剩余的金屬電極材料進(jìn)行退火處理的條件為在40(TC的N2中退火處理30分鐘。以上所述的具體實(shí)施例，對(duì)本發(fā)明的目的、技術(shù)方案和有益效果進(jìn)行 了進(jìn)一步詳細(xì)說明，所應(yīng)理解的是，以上所述僅為本發(fā)明的具體實(shí)施例而 己，并不用于限制本發(fā)明，凡在本發(fā)明的精神和原則之內(nèi)，所做的任何修 改、等同替換、改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。
權(quán)利要求
1、 一種絕緣體上硅SOI基頂柵單電子晶體管，其特征在于，該單電子晶體管包括庫侖島、位于庫侖島兩側(cè)的源和漏、連接庫侖島與源的隧道結(jié)、連接 庫侖島與漏的隧道結(jié)、位于庫侖島上面的柵介質(zhì)和多晶硅柵、源上沉積的 源電極、漏上沉積的漏電極、以及頂柵上沉積的頂柵柵電極。
2、 根據(jù)權(quán)利要求l所述的SOI基頂柵單電子晶體管，其特征在于，所述庫侖島、源、漏、隧道結(jié)由SOI襯底的頂層硅制備而成。
3、 根據(jù)權(quán)利要求2所述的SOI基頂柵單電子晶體管，其特征在于，所述SOI襯底包括硅基底，用于支撐整個(gè)單電子晶體管；埋氧層，用于絕緣隔離單電子晶體管與SOI襯底的硅基底；頂層硅，用于制備單電子晶體管的庫侖島、源、漏和隧道結(jié)。
4、 根據(jù)權(quán)利要求3所述的SOI基頂柵單電子晶體管，其特征在于， 所述SOI襯底埋氧層的厚度為375nm，所述SOI襯底頂層硅的厚度為 30nm。
5、 一種SOI基頂柵單電子晶體管的制備方法，其特征在于，該制備方法采用圖形依賴氧化方法，具體包括A、 對(duì)SOI襯底的頂層硅進(jìn)行離子注入及快速退火；B、 在SOI襯底的頂層硅上涂敷電子抗蝕劑并前烘，采用電子束直寫 曝光、顯影及定影在電子抗蝕劑中形成兩端連接有二維大面積圖形的一維 線條圖形；c、將電子抗蝕劑圖形作為掩模，刻蝕SOI襯底的頂層硅并去膠，在 SOI襯底的頂層硅中形成源-納米線-漏圖形；D、 對(duì)頂層硅中形成的源-納米線-漏圖形進(jìn)行圖形依賴氧化，使硅納米 線轉(zhuǎn)變?yōu)樗淼澜Y(jié)-庫侖島-隧道結(jié)結(jié)構(gòu)；E、 淀積多晶硅薄膜；F、 涂敷光學(xué)抗蝕劑，對(duì)涂敷的光學(xué)抗蝕劑進(jìn)行前烘、光刻掩模版曝 光、顯影和定影，在庫侖島上方留下光學(xué)抗蝕劑； G、 將光學(xué)抗蝕劑圖形作為掩模，刻蝕多晶硅薄膜并去膠，形成多晶硅柵；H、 涂敷光學(xué)抗蝕劑，對(duì)涂敷的光學(xué)抗蝕劑進(jìn)行前烘、光刻掩模版曝 光和顯影，在源、漏、柵上方形成接觸孔圖形；I、 利用光學(xué)抗蝕劑圖形作為掩模，腐蝕柵介質(zhì)薄膜；J、在露出的源、漏、柵及未去除的光學(xué)抗蝕劑上淀積一層厚度小于光 學(xué)抗蝕劑厚度的金屬電極材料；K、剝離光學(xué)抗蝕劑及其上方沉積的金屬電極材料，對(duì)剝離后剩余的 金屬電極材料進(jìn)行退火處理，形成電極。
6、 根據(jù)權(quán)利要求5所述的SOI基頂柵單電子晶體管的制備方法，其 特征在于，步驟A中所述對(duì)SOI襯底的頂層硅進(jìn)行離子注入及快速退火包 括向SOI襯底的頂層硅注入P"+離子，注入能量為30keV，注入劑量為 lxl015cm—2，然后在N2氣氛中在1100。C溫度下快速退火10秒。
7、 根據(jù)權(quán)利要求5所述的SOI基頂柵單電子晶體管的制備方法，其 特征在于，步驟B中所述在SOI襯底的頂層硅上涂敷電子抗蝕劑包括在SOI襯底的頂層硅上用勻膠機(jī)涂敷正性電子抗蝕劑或負(fù)性電子抗 蝕劑，涂敷轉(zhuǎn)速為6000轉(zhuǎn)/分鐘，涂敷時(shí)間為60秒。
8、 根據(jù)權(quán)利要求7所述的SOI基頂柵單電子晶體管的制備方法，其 特征在于，所述正性電子抗蝕劑為PMMA或ZEP520;所述負(fù)性電子抗蝕 劑為SAL601或HSQ。
9、 根據(jù)權(quán)利要求8所述的SOI基頂柵單電子晶體管的制備方法，其 特征在于，所述在SOI襯底的頂層硅上涂敷電子抗蝕劑為正性電子抗蝕劑 PMMA或ZEP520，步驟B中所述對(duì)涂敷的電子抗蝕劑進(jìn)行前烘包括對(duì) 涂敷的PMMA或ZEP520正性電子抗蝕劑采用熱板在180°C下前烘4分鐘;所述在SOI襯底的頂層硅上涂敷電子抗蝕劑為負(fù)性電子抗蝕劑 SAL601,步驟B中所述對(duì)涂敷的電子抗蝕劑進(jìn)行前烘包括對(duì)涂敷的 SAL601負(fù)性電子抗蝕劑采用熱板在12(TC下前烘3分鐘；所述在SOI襯底的頂層硅上涂敷電子抗蝕劑為負(fù)性電子抗蝕劑HSQ， 步驟B中所述對(duì)涂敷的電子抗蝕劑進(jìn)行前烘包括對(duì)涂敷的HSQ負(fù)性電子抗蝕劑采用熱板在15(TC下前烘2分鐘。
10、 根據(jù)權(quán)利要求5所述的SOI基頂柵單電子晶體管的制備方法，其 特征在于，所述在SOI襯底的頂層硅上涂敷電子抗蝕劑為正性電子抗蝕劑 PMMA，步驟B中所述釆用電子束直寫曝光、顯影及定影包括采用加速 電壓為50KeV、電子束流為150pA、曝光劑量為400至800|iC/cm2的電子 束光刻系統(tǒng)，對(duì)PMMA正性電子抗蝕劑進(jìn)行電子束直寫曝光，并采用甲 基異丁基酮MIBK與異丙醇IPA的比例為1:3的顯影液在室溫下顯影1至 3分鐘，采用IPA在室溫下定影30秒；所述在SOI襯底的頂層硅上涂敷電子抗蝕劑為正性電子抗蝕劑 ZEP520，步驟B中所述采用電子束直寫曝光、顯影及定影包括采用加 速電壓為50KeV、電子束流為100pA、曝光劑量為80至150nC/ci^的電 子束光刻系統(tǒng)，對(duì)ZEP520正性電子抗蝕劑進(jìn)行電子束直寫曝光，并采用 乙酸戊酯或乙酸丁酯顯影液在室溫下顯影1至3分鐘，采用MIBK與IPA 的比例為89:11的定影液或純MIBK定影液在室溫下定影30秒；所述在SOI襯底的頂層硅上涂敷電子抗蝕劑為負(fù)性電子抗蝕劑 SAL601，步驟B中所述采用電子束直寫曝光、顯影及定影包括釆用加 速電壓為50KeV、電子束流為50pA、曝光劑量為10至30(iC/cn^的電子 束光刻系統(tǒng)，對(duì)SAL601負(fù)性電子抗蝕劑進(jìn)行電子束直寫曝光，并采用 MF CD-26顯影液在室溫下顯影1至10分鐘，采用去離子水在室溫下定影 1分鐘；所述在SOI襯底的頂層硅上涂敷電子抗蝕劑為負(fù)性電子抗蝕劑HSQ， 步驟B中所述采用電子束直寫曝光、顯影及定影包括采用加速電壓為 50KeV、電子束流為200pA、曝光劑量為1000至2000pC/cm2的電子束光 刻系統(tǒng)，對(duì)HSQ負(fù)性電子抗蝕劑進(jìn)行電子束直寫曝光，并采用含2.5%的 四甲級(jí)氫氧化銨TMAH的水溶液在40至5(TC下顯影1至2分鐘，采用去 離子水在室溫下定影1分鐘。
11、 根據(jù)權(quán)利要求5所述的SOI基頂柵單電子晶體管的制備方法，其特征在于，所述在SOI襯底的頂層硅上涂敷電子抗蝕劑為化學(xué)放大抗蝕劑 SAL601，步驟B中所述采用電子束直寫曝光及顯影之間進(jìn)一步包括 對(duì)曝光后的電子抗蝕劑SAL601進(jìn)行后烘。
12、 根據(jù)權(quán)利要求11所述的SOI基頂柵單電子晶體管的制備方法， 其特征在于，所述對(duì)曝光后的電子抗蝕劑SAL601進(jìn)行后烘包括采用熱板在120'C下后烘3分鐘。
13、 根據(jù)權(quán)利要求5所述的SOI基頂柵單電子晶體管的制備方法，其 特征在于，步驟B中所述一維線條圖形的長(zhǎng)度為50至200nm,寬度為20 至50謹(jǐn)。
14、 根據(jù)權(quán)利要求5所述的SOI基頂柵單電子晶體管的制備方法，其 特征在于，步驟C中所述刻蝕SOI襯底的頂層硅所采用的刻蝕方法為高密 度電感耦合等離子ICP刻蝕、反應(yīng)離子刻蝕RIE或電子回旋共振ECR刻 蝕，采用的氣體為CCU、 BC13、 CHF3、 SF6或CF2Cl2。
15、 根據(jù)權(quán)利要求14所述的SOI基頂柵單電子晶體管的制備方法， 其特征在于，所述刻蝕SOI襯底的頂層硅所采用的刻蝕方法為ICP刻蝕， 所述ICP刻蝕采用CmVN2混合氣體，CHF3的流量為60sccm， N2的流量 為60sccm，在400W射頻功率下刻蝕60秒。
16、 根據(jù)權(quán)利要求5所述的SOI基頂柵單電子晶體管的制備方法，其 特征在于，步驟C和步驟G中所述的去膠方法包括干法氧等離子體RIE去膠、濕法去膠或?qū)Ｓ萌ツz液去膠。
17、 根據(jù)權(quán)利要求16所述的方法，其特征在于，所述濕法去膠為采用濃H2S04+H202煮膠。
18、 根據(jù)權(quán)利要求5所述的SOI基頂柵單電子晶體管的制備方法，其 特征在于，步驟D中所述圖形依賴氧化采用的的氧化溫度為800至120(TC 。
19、 根據(jù)權(quán)利要求5所述的SOI基頂柵單電子晶體管的制備方法，其 特征在于，步驟E中所述多晶硅薄膜的淀積方法為低壓化學(xué)氣相淀積 LPCVD，所述多晶硅薄膜的厚度為200nm。
20、 根據(jù)權(quán)利要求5所述的SOI基頂柵單電子晶體管的制備方法，其 特征在于，步驟F和步驟H中所述涂敷光學(xué)抗蝕劑包括用勻膠機(jī)涂敷厚度為1.5pm的光學(xué)抗蝕劑AZ9912、 AZ9918或 AZ5214。
21、 根據(jù)權(quán)利要求5所述的SOI基頂柵單電子晶體管的制備方法，其 特征在于，步驟F和步驟H中所述對(duì)涂敷的光學(xué)抗蝕劑進(jìn)行前烘為采用熱 板在IO(TC下前烘100秒。
22、 根據(jù)權(quán)利要求5所述的SOI基頂柵單電子晶體管的制備方法，其 特征在于，所述光學(xué)抗蝕劑為AZ9912，步驟F和步驟H中所述對(duì)涂敷的 光學(xué)抗蝕劑進(jìn)行光刻掩模版曝光和顯影包括對(duì)光學(xué)抗蝕劑AZ9912在光刻機(jī)上采用光刻掩模版掩蔽進(jìn)行30秒的曝 光，然后顯影50秒。
23、 根據(jù)權(quán)利要求5所述的SOI基頂柵單電子晶體管的制備方法，其 特征在于，步驟G中所述刻蝕多晶硅薄膜所采用的刻蝕方法為高密度電感 耦合等離子ICP刻蝕或反應(yīng)離子刻蝕R正，采用的氣體為CHF3、 CF4、 SF6、 CC14、 BCljCF2Cl2。
24、 根據(jù)權(quán)利要求23所述的SOI基頂柵單電子晶體管的制備方法， 其特征在于，所述刻蝕多晶硅薄膜所采用的刻蝕方法為ICP刻蝕，所述ICP 刻蝕采用CHF3氣體，CHF3的流量為60sccm，在400W射頻功率下刻蝕2 分鐘。
25、 根據(jù)權(quán)利要求5所述的SOI基頂柵單電子晶體管的制備方法，其 特征在于，步驟G中所述多晶硅柵的寬度為1至2pm。
26、 根據(jù)權(quán)利要求5所述的SOI基頂柵單電子晶體管的制備方法，其 特征在于，步驟H中所述在源、漏、柵上方形成的接觸孔圖形為長(zhǎng)、寬分 別為5至50(Him的矩形圖形。
27、 根據(jù)權(quán)利要求5所述的SOI基頂柵單電子晶體管的制備方法，其 特征在于，步驟I中所述柵介質(zhì)薄膜為圖形依賴氧化過程中所形成的Si02 柵介質(zhì)薄膜；所述腐蝕柵介質(zhì)薄膜釆用氫氟酸緩沖液HF+NH4F+H20在常溫下腐蝕。
28、 根據(jù)權(quán)利要求5所述的SOI基頂柵單電子晶體管的制備方法，其 特征在于，步驟J中所述淀積金屬電極材料的方法為蒸發(fā)或?yàn)R射；所述金屬電極材料為Al-l%Si或Ti/TiN/Al-l%Si/TiN，其中Al-Si層厚 度為l,。
29、根據(jù)權(quán)利要求5所述的SOI基頂柵單電子晶體管的制備方法，其 特征在于，步驟K中所述剝離光學(xué)抗蝕劑及其上方沉積的金屬電極材料采 用丙酮超聲進(jìn)行；所述對(duì)剝離后剩余的部分進(jìn)行退火處理的條件為在400。C下在N2 中退火處理5分鐘，然后在40(TC下在N2/H2混合氣體中退火20分鐘，最 后在40(TC下在N2中退火5分鐘；或者所述對(duì)剝離后剩余的部分進(jìn)行退火處理的條件為在40(TC下在 N2中退火處理30分鐘。
全文摘要
本發(fā)明公開了一種絕緣體上硅SOI基頂柵單電子晶體管，該單電子晶體管包括庫侖島、位于庫侖島兩側(cè)的源和漏、連接庫侖島與源和漏的兩個(gè)隧道結(jié)、位于庫侖島上面的柵介質(zhì)和多晶硅柵、源上沉積的源電極、漏上沉積的漏電極、以及頂柵上沉積的頂柵柵電極。本發(fā)明同時(shí)公開了一種SOI基頂柵單電子晶體管的制備方法。利用本發(fā)明，大大提高了單電子晶體管的可靠性及與傳統(tǒng)CMOS工藝的兼容性，簡(jiǎn)化了制備工藝、降低了制備成本，并提高了制備效率。
文檔編號(hào)H01L29/423GK101123274SQ20061011210
公開日2008年2月13日 申請(qǐng)日期2006年8月9日 優(yōu)先權(quán)日2006年8月9日
發(fā)明者明 劉, 陳寶欽, 陳杰智, 龍世兵 申請(qǐng)人:中國(guó)科學(xué)院微電子研究所