專利名稱：半導(dǎo)體裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體裝置，特別是涉及驅(qū)動變換器等功率器件的功率器件驅(qū)動裝置。
背景技術(shù)：
圖55是表示功率器件及功率器件驅(qū)動裝置的概略結(jié)構(gòu)框圖。另外，圖56是表示圖55所示的高壓側(cè)驅(qū)動部101主要部分的結(jié)構(gòu)的電路圖，圖57是表示高壓側(cè)驅(qū)動部101的概略布局的俯視圖。
圖58和圖59是表示高壓側(cè)驅(qū)動部101的傳統(tǒng)結(jié)構(gòu)的剖視圖，分別相當(dāng)于沿著圖57所示的線B-B、A-A的位置相關(guān)的剖視圖。
還有，與具備陰極負(fù)載二極管的高耐壓IC相關(guān)的技術(shù)，例如公開于下述日本專利文獻(xiàn)1中，與改善了鎖定容量的高耐壓半導(dǎo)體裝置相關(guān)的技術(shù)，例如公開于下述日本專利文獻(xiàn)2中，與采用RESURF(reduction In surface fields表面域減少)結(jié)構(gòu)的高耐壓半導(dǎo)體裝置相關(guān)的技術(shù)，例如公開于下述美國專利文獻(xiàn)3中，與采用分割RESURF結(jié)構(gòu)的高耐壓半導(dǎo)體裝置相關(guān)的技術(shù)，例如公開于下述日本專利文獻(xiàn)4中，與抑制因寄生晶閘管而發(fā)生鎖定的CMOS半導(dǎo)體裝置相關(guān)的技術(shù)，例如公開于下述日本專利文獻(xiàn)5中。
專利文獻(xiàn)1特開2002-324848號公報專利文獻(xiàn)2特開平11-214530號公報專利文獻(xiàn)3美國專利第4292642號說明書專利文獻(xiàn)4特開平9-283716號公報專利文獻(xiàn)5特開平5-152523號公報

發(fā)明內(nèi)容
圖55所示的功率器件和功率器件驅(qū)動裝置中，再生期間(即根據(jù)來自連接到節(jié)點(diǎn)N30的負(fù)載的反電壓使續(xù)流二極管D2導(dǎo)通的期間)，高壓側(cè)浮動補(bǔ)償電壓VS可能變動到比公共接地COM低的負(fù)電位。該高壓側(cè)浮動補(bǔ)償電壓VS的負(fù)變動，經(jīng)由電容C1傳達(dá)到高壓側(cè)浮動供給絕對電壓VB，高壓側(cè)浮動供給絕對電壓VB的電位也作負(fù)變動。
當(dāng)高壓側(cè)浮動供給絕對電壓VB進(jìn)行負(fù)變動時，圖58和圖59中，該負(fù)變動傳達(dá)到n型雜質(zhì)區(qū)117、121和n-型雜質(zhì)區(qū)110、143。結(jié)果，參照圖58，通常都應(yīng)該處于反向偏壓狀態(tài)的，在p型阱(以下稱為“p阱”)111和n-型雜質(zhì)區(qū)110之間的寄生二極管PD1、在p-型硅襯底(以下稱為“p-襯底”)200和n型雜質(zhì)區(qū)117之間的寄生二極管PD2以及在p-襯底200和n型雜質(zhì)區(qū)121之間的寄生二極管PD3分別會導(dǎo)通。另外，參照圖59，通常都應(yīng)該處于反向偏壓狀態(tài)的，p+型分離區(qū)(以下稱為“p+分離”)144和n-型雜質(zhì)區(qū)143之間的寄生二極管PD4、在p-襯底200和n-型雜質(zhì)區(qū)143之間的寄生二極管PD5以及p-襯底200和n型雜質(zhì)區(qū)121之間的寄生二極管PD6分別會導(dǎo)通。
參照圖59，當(dāng)寄生二極管PD4～PD6導(dǎo)通時，電流流入n型雜質(zhì)區(qū)121內(nèi)。高壓側(cè)驅(qū)動信號輸出用CMOS 12中設(shè)有由n型雜質(zhì)區(qū)121、p阱131及n+型源極區(qū)133構(gòu)成的npn結(jié)構(gòu)引起的寄生雙極性晶體管PB(參照圖60)；由P+型源極區(qū)126、n型雜質(zhì)區(qū)121、p阱131及n+型源極區(qū)133構(gòu)成的pnpn結(jié)構(gòu)引起的寄生晶閘管PS1；以及由P-襯底200、n型雜質(zhì)區(qū)121、p阱131及n+型源極區(qū)133構(gòu)成的pnpn結(jié)構(gòu)引起的寄生晶閘管PS2。因而，因寄生二極管PD4～PD6導(dǎo)通而流入n型雜質(zhì)區(qū)121內(nèi)的電流作為觸發(fā)電流起作用，以使寄生雙極性晶體管PB動作，或?qū)⒓纳чl管PS1、PS2鎖定。結(jié)果，因寄生雙極性晶體管PB的動作或寄生晶閘管PS1、PS2的鎖定導(dǎo)致在CMOS12上流過過大的電流，存在有時會損壞電路或部件(以下稱為“鎖定破壞”)問題。
本發(fā)明為解決上述問題構(gòu)思而成，其第一目的是得到對于高壓側(cè)浮動補(bǔ)償電壓VS的負(fù)變動具有高的鎖定破壞容量的半導(dǎo)體裝置。
圖60是為分析因寄生二極管PD6的導(dǎo)通而使寄生雙極性晶體管PB和寄生晶閘管PS2動作的形態(tài)而制作的CMOS部的簡易結(jié)構(gòu)的剖視圖。圖60中，為便于說明，nMOSFET與pMOSFET的形成部位的關(guān)系與圖59所示的關(guān)系相反。圖60所示的VS電極和nMOS源電極(nS)均與圖59所示的電極134相當(dāng)，且圖60所示的VB電極、pMOS背柵電極(pBG)及pMOS源電極(pS)也都與圖59所示的電極128相當(dāng)。圖61(A)中簡化示出圖60所示的結(jié)構(gòu)，圖61(B)與圖61(A)所示的pMOS背柵電極的形成部位相關(guān)，是從n+型雜質(zhì)區(qū)127的頂面向P-襯底200的深度方向的雜質(zhì)濃度剖視圖。
圖62是表示在圖60所示的bulk電極上施加電壓即VS電極上施加了負(fù)電壓(以下稱為“VS負(fù)電壓”)時，流過bulk電極、pMOS源電極及nMOS源電極等各電極的電流值的曲線圖。參照圖62，隨著增加VS負(fù)電壓的負(fù)向施加，流過nMOS源電極的電流增加，當(dāng)VS負(fù)電壓為-40V左右時，流過nMOS源電極的電流會與流過pMOS源電極的電流大致相同。
圖63是圖62所示的VS負(fù)電壓為-17V時的電流分布的示圖。參照圖63，可知當(dāng)VS負(fù)電壓為-17V時，nMOS源電極上不流過電流，圖60所示的寄生晶閘管PS2不動作。
圖64是圖62所示的VS負(fù)電壓為-43V時的電流分布的示圖。參照圖64，可知當(dāng)VS負(fù)電壓為-43V時，電流流過nMOS源電極，圖60所示的寄生晶閘管PS2動作。
圖65是與采用RESURF結(jié)構(gòu)的傳統(tǒng)高耐壓半導(dǎo)體裝置(參照上述專利文獻(xiàn)3)相關(guān)，是從圖58所示的結(jié)構(gòu)中抽出形成高耐壓MOS11的區(qū)域的結(jié)構(gòu)并加以表示的剖視圖。圖65中為了便于說明，漏極區(qū)118與源極區(qū)112的形成部位的關(guān)系與圖58所示的關(guān)系相反。
圖66與圖65所示的結(jié)構(gòu)相關(guān)，是表示源電極114與連接在柵電極116a的電極116aa短路，且在漏電極119與源電極114之間施加高電壓時的電場的曲線圖。圖66中示出n-型雜質(zhì)區(qū)110頂面的電場(Si表面)和n-型雜質(zhì)區(qū)110與p-襯底200的界面上的電場(n-/P-襯底結(jié)深度)。
參照圖65和圖66，Si表面上的電場的峰值有與漏電極119的右端下方對應(yīng)的部位上的峰值P1、與電極116aa的左端下方對應(yīng)的部位上的峰值P2及與柵電極116a的左端下方對應(yīng)的部位上的峰值P3。這樣，采用RESURF結(jié)構(gòu)的情況下，Si表面上發(fā)生多個電場峰值。
另外，參照圖65和圖66，n-/P-襯底結(jié)深度上的電場峰值有n型雜質(zhì)區(qū)117的右下端部部位上的峰值P4。由于峰值P4上的電場值高于峰值P1～P3上的各電場值，在漏電極119與源電極114之間施加電壓時，與峰值P4對應(yīng)的部位最早達(dá)到擊穿臨界電場。因而，采用RESURF結(jié)構(gòu)的情況下，根據(jù)n-/p-襯底結(jié)深度上的峰值P4確定半導(dǎo)體裝置的耐壓。
圖67是從圖59所示的結(jié)構(gòu)中抽出形成高耐壓二極管14的區(qū)域的結(jié)構(gòu)并詳細(xì)表示的剖視圖。圖67中為了便于說明，陽極與陰極的形成部位的關(guān)系與圖59所示的關(guān)系相反。
圖68與圖67所示的結(jié)構(gòu)相關(guān)，是表示陽極145與陰極142之間施加了高電壓時的電場的曲線圖。圖68中示出n-型雜質(zhì)區(qū)143頂面的電場(Si表面)和n型雜質(zhì)區(qū)121與p-襯底200的界面上的電場(n/p-襯底結(jié)深度)。參照圖67和圖68，電場峰值為n型雜質(zhì)區(qū)121的右下端部部位的峰值E0。
圖69與圖67所示的結(jié)構(gòu)相關(guān)，是在陽極145與陰極142之間施加高電壓時的電位分布(等電位線)和電流分布的示圖。參照圖69，可知與峰值E0對應(yīng)的部位上，等電位線的曲率較大，并且相鄰的各等電位線的間隔變窄。
圖70是從采用分割RESURF結(jié)構(gòu)的傳統(tǒng)半導(dǎo)體裝置(參照上述專利文獻(xiàn)4)的圖58所示的結(jié)構(gòu)中，抽出形成高耐壓MOS11的區(qū)域的結(jié)構(gòu)并加以表示的剖視圖。圖70中為了便于說明，漏極區(qū)118與源極區(qū)112的形成部位的關(guān)系與圖58所示的關(guān)系相反。由于要求600V以上的耐壓的高耐壓MOS的制作容易，采用分割RESURF結(jié)構(gòu)。
圖71與圖70所示的結(jié)構(gòu)相關(guān)，是表示與n+型雜質(zhì)區(qū)127連接的VB電極(與圖58所示的電極128相當(dāng))與漏電極119之間施加15V左右的電壓，并使源電極114與電極116aa短路，然后在VB電極與源電極114之間施加了高電壓時的電場的曲線圖。圖71中示出P-襯底200頂面的電場(Si表面)和n型雜質(zhì)區(qū)121、117的各底面與P-襯底200的界面上的電場(n/p-襯底結(jié)深度)。
參照圖70和圖71，Si表面上的電場峰值為分割RESURF部中的p-襯底200的大致中央部位的峰值E2。另外，n/p-襯底結(jié)深度上的電場峰值有n型雜質(zhì)區(qū)121右下端部部位上的峰值E1和n型雜質(zhì)區(qū)117右下端部部位上的峰值E3。
圖72與圖70所示的結(jié)構(gòu)相關(guān)，是在VB電極與漏電極119之間施加15V左右的電壓，并使源電極114與電極116aa短路，然后在VB電極與源電極114之間施加高電壓時的電位分布(等電位線)和電流分布的示圖。參照圖72，可知與峰值E1～E3對應(yīng)的各部位上，等電位線的曲率較大，并且相鄰的各等電位線的間隔變窄。
本發(fā)明的第二目的在于通過緩和上述峰值E0～E3上的電場來實(shí)現(xiàn)半導(dǎo)體裝置的高耐壓化。
本發(fā)明第一方面的半導(dǎo)體裝置是用以驅(qū)動設(shè)有第一電極、第二電極和控制電極的開關(guān)器件的半導(dǎo)體裝置，其中設(shè)有與所述第一電極連接的第一端子；經(jīng)由電容性元件連接到所述第一電極的第二端子；第一導(dǎo)電型的半導(dǎo)體襯底；在所述半導(dǎo)體襯底的主面內(nèi)形成的第二導(dǎo)電型的第一雜質(zhì)區(qū)；在所述第一雜質(zhì)區(qū)的主面內(nèi)形成的所述第一導(dǎo)電型的第二雜質(zhì)區(qū)；在所述第二雜質(zhì)區(qū)的主面內(nèi)形成，并包括與所述第一端子連接的所述第二導(dǎo)電型的源極/漏極區(qū)的第一晶體管；在所述第一雜質(zhì)區(qū)的所述主面內(nèi)形成，并包括與所述第二端子連接的所述第一導(dǎo)電型的源極/漏極區(qū)的第二晶體管；以及與所述第一雜質(zhì)區(qū)的底面相接并在所述半導(dǎo)體襯底內(nèi)形成的所述第二導(dǎo)電型的第三雜質(zhì)區(qū)。
本發(fā)明第二方面的半導(dǎo)體裝置中設(shè)有第一導(dǎo)電型的半導(dǎo)體襯底；在所述半導(dǎo)體襯底的主面上形成的第一電極和第二電極；在所述半導(dǎo)體襯底的所述主面內(nèi)形成，并與所述第一電極連接的所述第一導(dǎo)電型的第一雜質(zhì)區(qū)；在所述半導(dǎo)體襯底的所述主面內(nèi)形成，并與所述第二電極連接的第二導(dǎo)電型的第二雜質(zhì)區(qū)；在所述半導(dǎo)體襯底的所述主面內(nèi)形成，并包括夾于所述第一雜質(zhì)區(qū)的側(cè)面和所述第二雜質(zhì)區(qū)的側(cè)面之間的部分的所述第二導(dǎo)電型的第三雜質(zhì)區(qū)；以及與所述第二雜質(zhì)區(qū)的底面相接并在所述半導(dǎo)體襯底內(nèi)沒有比所述第二雜質(zhì)區(qū)的所述側(cè)面向所述第一雜質(zhì)區(qū)側(cè)突出地形成的所述第二導(dǎo)電型的第四雜質(zhì)區(qū)。
本發(fā)明第三方面的半導(dǎo)體裝置中設(shè)有第一導(dǎo)電型的半導(dǎo)體襯底；在所述半導(dǎo)體襯底的主面上形成的第一電極和第二電極；在所述半導(dǎo)體襯底的所述主面內(nèi)形成，并與所述第一電極的第二導(dǎo)電型的第一雜質(zhì)區(qū)；與所述第一雜質(zhì)區(qū)分開而在所述半導(dǎo)體襯底的所述主面內(nèi)形成，并與所述第二電極連接，且具備與所述第一雜質(zhì)區(qū)的側(cè)面相對的側(cè)面的所述第二導(dǎo)電型的第二雜質(zhì)區(qū)；以及與所述第二雜質(zhì)區(qū)的底面相接而在所述半導(dǎo)體襯底內(nèi)形成，并包括不與所述第一雜質(zhì)區(qū)的所述側(cè)面相接的側(cè)面的所述第二導(dǎo)電型的第三雜質(zhì)區(qū)。
本發(fā)明第四方面的半導(dǎo)體裝置是用以驅(qū)動具備第一電極、第二電極和控制電極的開關(guān)器件的半導(dǎo)體裝置，其中設(shè)有與所述第一電極連接的第一端子；經(jīng)由電容性元件連接到所述第一電極的第二端子；第一導(dǎo)電型的第一雜質(zhì)區(qū)；在所述第一雜質(zhì)區(qū)的主面內(nèi)形成的第二導(dǎo)電型的第二雜質(zhì)區(qū)；在所述第二雜質(zhì)區(qū)的主面內(nèi)形成，并具備與所述第一端子連接的所述第一導(dǎo)電型的源極/漏極區(qū)的第一晶體管；在所述第一雜質(zhì)區(qū)的所述主面內(nèi)形成，并包括與所述第二端子連接的所述第二導(dǎo)電型的源極/漏極區(qū)的第二晶體管；以及與所述第一雜質(zhì)區(qū)的底面相接而形成的所述第一導(dǎo)電型的第三雜質(zhì)區(qū)。
本發(fā)明第五方面的半導(dǎo)體裝置是用以驅(qū)動具備第一電極、第二電極和控制電極的開關(guān)器件的半導(dǎo)體裝置，其中設(shè)有與所述第一電極連接的第一端子；經(jīng)由電容性元件連接到所述第一電極的第二端子；第一導(dǎo)電型的半導(dǎo)體襯底；在所述半導(dǎo)體襯底的主面內(nèi)形成的第二導(dǎo)電型的第一雜質(zhì)區(qū)；在所述第一雜質(zhì)區(qū)的主面內(nèi)形成的所述第一導(dǎo)電型的第二雜質(zhì)區(qū)；在所述第二雜質(zhì)區(qū)的主面內(nèi)形成，并具備與所述第一端子連接的所述第二導(dǎo)電型的源極/漏極區(qū)的第一晶體管；在所述第一雜質(zhì)區(qū)的所述主面內(nèi)形成，并具備與所述第二端子連接的所述第一導(dǎo)電型的源極/漏極區(qū)的第二晶體管；以及所述第二導(dǎo)電型的第三雜質(zhì)區(qū)，至少覆蓋所述第一晶體管的所述源極/漏極區(qū)下方，且與所述第一雜質(zhì)區(qū)的底面相接并在所述半導(dǎo)體襯底內(nèi)形成，且具有高于所述第一雜質(zhì)區(qū)的第一雜質(zhì)濃度的第二雜質(zhì)濃度。
依據(jù)本發(fā)明第一方面的半導(dǎo)體裝置，能夠提高半導(dǎo)體裝置的鎖定破壞容量。
依據(jù)本發(fā)明第二方面的半導(dǎo)體裝置，能夠?qū)崿F(xiàn)半導(dǎo)體裝置的高耐壓化。
依據(jù)本發(fā)明第三方面的半導(dǎo)體裝置，能夠?qū)崿F(xiàn)半導(dǎo)體裝置的高耐壓化。
依據(jù)本發(fā)明第四方面的半導(dǎo)體裝置，能夠提高半導(dǎo)體裝置的鎖定破壞容量。
依據(jù)本發(fā)明第五方面的半導(dǎo)體裝置，能夠提高半導(dǎo)體裝置的鎖定破壞容量。


圖1與本發(fā)明實(shí)施例1的半導(dǎo)體裝置相關(guān)，是表示高壓側(cè)驅(qū)動部的結(jié)構(gòu)的剖視圖。
圖2與本發(fā)明實(shí)施例1的半導(dǎo)體裝置相關(guān)，是CMOS部的結(jié)構(gòu)和雜質(zhì)濃度剖視圖。
圖3與本發(fā)明實(shí)施例1的半導(dǎo)體裝置相關(guān)，是表示施加VS負(fù)電壓時流過的電流值的曲線圖。
圖4與本發(fā)明實(shí)施例1的半導(dǎo)體裝置相關(guān)，是VS負(fù)電壓為-52V時的電流分布的示圖。
圖5與本發(fā)明實(shí)施例1的半導(dǎo)體裝置相關(guān)，是VS負(fù)電壓為-109V時的電流分布的示圖。
圖6與本發(fā)明實(shí)施例1的變形例的半導(dǎo)體裝置相關(guān)，是表示高壓側(cè)驅(qū)動部的結(jié)構(gòu)的剖視圖。
圖7與本發(fā)明實(shí)施例1的變形例的半導(dǎo)體裝置相關(guān)，是CMOS部的結(jié)構(gòu)和雜質(zhì)濃度剖視圖。
圖8與本發(fā)明實(shí)施例2的半導(dǎo)體裝置相關(guān)，是表示高壓側(cè)驅(qū)動部的結(jié)構(gòu)的剖視圖。
圖9與本發(fā)明實(shí)施例2的半導(dǎo)體裝置相關(guān)，是CMOS部的結(jié)構(gòu)和雜質(zhì)濃度剖視圖。
圖10與本發(fā)明實(shí)施例2的半導(dǎo)體裝置相關(guān)，是表示施加VS負(fù)電壓時流過的電流值的曲線圖。
圖11與本發(fā)明實(shí)施例2的半導(dǎo)體裝置相關(guān)，是VS負(fù)電壓為-269V時的電流分布的示圖。
圖12與本發(fā)明實(shí)施例2的半導(dǎo)體裝置相關(guān)，是VS負(fù)電壓為-730V時的電流分布的示圖。
圖13與本發(fā)明實(shí)施例3的半導(dǎo)體裝置相關(guān)，是表示高壓側(cè)驅(qū)動部的結(jié)構(gòu)的剖視圖。
圖14與本發(fā)明實(shí)施例3的半導(dǎo)體裝置相關(guān)，是CMOS部的結(jié)構(gòu)和雜質(zhì)濃度剖視圖。
圖15是表示本發(fā)明實(shí)施例3的半導(dǎo)體裝置的結(jié)耐壓與本發(fā)明實(shí)施例1的半導(dǎo)體裝置的結(jié)耐壓的比較結(jié)果的曲線圖。
圖16與本發(fā)明實(shí)施例4的半導(dǎo)體裝置相關(guān)，是表示高耐壓二極管部的結(jié)構(gòu)的剖視圖。
圖17與本發(fā)明實(shí)施例4的半導(dǎo)體裝置相關(guān)，是表示n埋入層的寬度與耐壓的相關(guān)的曲線圖。
圖18與本發(fā)明實(shí)施例4的半導(dǎo)體裝置相關(guān)，是高耐壓二極管部的結(jié)構(gòu)和雜質(zhì)濃度剖視圖。
圖19與本發(fā)明實(shí)施例4的半導(dǎo)體裝置相關(guān)，是表示在陽極-陰極間施加高電壓時的電場的曲線圖。
圖20與本發(fā)明實(shí)施例4的半導(dǎo)體裝置相關(guān)，是在陽極-陰極間施加高電壓時的電位分布和電流分布的示圖。
圖21與本發(fā)明實(shí)施例4的半導(dǎo)體裝置相關(guān)，是高耐壓二極管部的結(jié)構(gòu)和雜質(zhì)濃度剖視圖。
圖22與本發(fā)明實(shí)施例4的半導(dǎo)體裝置相關(guān)，是表示在陽極-陰極間施加高電壓時的電場的曲線圖。
圖23與本發(fā)明實(shí)施例4的半導(dǎo)體裝置相關(guān)，是在陽極-陰極間施加高電壓時的電位分布和電流分布的示圖。
圖24與本發(fā)明實(shí)施例5的半導(dǎo)體裝置相關(guān)，是表示高耐壓二極管部的結(jié)構(gòu)的剖視圖。
圖25與本發(fā)明實(shí)施例5的半導(dǎo)體裝置相關(guān)，是表示n+埋入層的寬度與耐壓的相關(guān)的曲線圖。
圖26與本發(fā)明實(shí)施例5的半導(dǎo)體裝置相關(guān)，是表示耐壓波形的曲線圖。
圖27與本發(fā)明實(shí)施例5的半導(dǎo)體裝置相關(guān)，是高耐壓二極管部的結(jié)構(gòu)和雜質(zhì)濃度剖視圖。
圖28與本發(fā)明實(shí)施例5的半導(dǎo)體裝置相關(guān)，是表示在陽極-陰極間施加高電壓時的電場的曲線圖。
圖29與本發(fā)明實(shí)施例5的半導(dǎo)體裝置相關(guān)，是在陽極-陰極間施加高電壓時的電位分布和電流分布的示圖。
圖30與本發(fā)明實(shí)施例5的半導(dǎo)體裝置相關(guān)，是高耐壓二極管部結(jié)構(gòu)和雜質(zhì)濃度剖視圖。
圖31與本發(fā)明實(shí)施例5的半導(dǎo)體裝置相關(guān)，是表示在陽極-陰極間施加高電壓時的電場的曲線圖。
圖32與本發(fā)明實(shí)施例5的半導(dǎo)體裝置相關(guān)，是陽極-陰極間施加高電壓時的電位分布和電流分布的示圖。
圖33與本發(fā)明實(shí)施例6的半導(dǎo)體裝置相關(guān)，是表示高耐壓MOS部的結(jié)構(gòu)的剖視圖。
圖34與本發(fā)明實(shí)施例6的半導(dǎo)體裝置相關(guān)，是表示n埋入層的寬度與耐壓的相關(guān)的曲線圖。
圖35與本發(fā)明實(shí)施例6的半導(dǎo)體裝置相關(guān)，是高耐壓MOS部的結(jié)構(gòu)和雜質(zhì)濃度剖視圖。
圖36與本發(fā)明實(shí)施例6的半導(dǎo)體裝置相關(guān)，是表示在VB-源極間施加高電壓時的電場的曲線圖。
圖37與本發(fā)明實(shí)施例6的半導(dǎo)體裝置相關(guān)，是在VB-源極間施加高電壓時的電位分布和電流分布的示圖。
圖38與本發(fā)明實(shí)施例7的半導(dǎo)體裝置相關(guān)，是表示高耐壓MOS部的結(jié)構(gòu)的剖視圖。
圖39與本發(fā)明實(shí)施例7的半導(dǎo)體裝置相關(guān)，是表示n+埋入層的寬度與耐壓的相關(guān)的曲線圖。
圖40與本發(fā)明實(shí)施例7的半導(dǎo)體裝置相關(guān)，是高耐壓MOS部的結(jié)構(gòu)和雜質(zhì)濃度剖視圖。
圖41與本發(fā)明實(shí)施例7的半導(dǎo)體裝置相關(guān)，是表示在VB-源極間施加高電壓時的電場的曲線圖。
圖42與本發(fā)明實(shí)施例7的半導(dǎo)體裝置相關(guān)，是在VB-源極間施加高電壓時的電位分布和電流分布的示圖。
圖43與本發(fā)明實(shí)施例8的半導(dǎo)體裝置相關(guān)，是表示低壓側(cè)驅(qū)動部的結(jié)構(gòu)的剖視圖。
圖44與本發(fā)明實(shí)施例9的半導(dǎo)體裝置相關(guān)，是表示CMOS部的結(jié)構(gòu)的剖視圖。
圖45與本發(fā)明實(shí)施例9的半導(dǎo)體裝置相關(guān)，是表示n+埋入層的寬度與寄生晶閘管的動作開始電壓的相關(guān)的曲線圖。
圖46與本發(fā)明實(shí)施例9的半導(dǎo)體裝置相關(guān)，是表示施加VS負(fù)電壓時流過的電流值的曲線圖。
圖47與本發(fā)明實(shí)施例9的半導(dǎo)體裝置相關(guān)，是VS負(fù)電壓為-140V時的電流分布的示圖。
圖48與本發(fā)明實(shí)施例9的半導(dǎo)體裝置相關(guān)，是VS負(fù)電壓為-150V時的電流分布的示圖。
圖49與本發(fā)明實(shí)施例9的半導(dǎo)體裝置相關(guān)，是表示CMOS部的結(jié)構(gòu)的剖視圖。
圖50與本發(fā)明實(shí)施例9的半導(dǎo)體裝置相關(guān)，是表示CMOS部的結(jié)構(gòu)的剖視圖。
圖51與本發(fā)明實(shí)施例9的半導(dǎo)體裝置相關(guān)，是表示CMOS部的結(jié)構(gòu)的剖視圖。
圖52與本發(fā)明實(shí)施例9的半導(dǎo)體裝置相關(guān)，是表示施加VS負(fù)電壓時流過的電流值的曲線圖。
圖53與本發(fā)明實(shí)施例9的半導(dǎo)體裝置相關(guān)，是VS負(fù)電壓為-17V時的電流分布的示圖。
圖54與本發(fā)明實(shí)施例9的半導(dǎo)體裝置相關(guān)，是VS負(fù)電壓為-40V時的電流分布的示圖。
圖55是表示功率器件和功率器件驅(qū)動裝置的概略結(jié)構(gòu)的框圖。
圖56是表示高壓側(cè)驅(qū)動部的主要部分的結(jié)構(gòu)的電路圖。
圖57是表示高壓側(cè)驅(qū)動部的概略布局的俯視圖。
圖58與傳統(tǒng)半導(dǎo)體裝置相關(guān)，是表示高壓側(cè)驅(qū)動部的結(jié)構(gòu)的剖視圖。
圖59與傳統(tǒng)半導(dǎo)體裝置相關(guān)，是表示高壓側(cè)驅(qū)動部的結(jié)構(gòu)的剖視圖。
圖60與傳統(tǒng)半導(dǎo)體裝置相關(guān)，是表示CMOS部的結(jié)構(gòu)的剖視圖。
圖61與傳統(tǒng)半導(dǎo)體裝置相關(guān)，是CMOS部的結(jié)構(gòu)和雜質(zhì)濃度剖視圖。
圖62與傳統(tǒng)半導(dǎo)體裝置相關(guān)，是表示施加VS負(fù)電壓時流過的電流值的曲線圖。
圖63與傳統(tǒng)半導(dǎo)體裝置相關(guān)，是VS負(fù)電壓為-17V時的電流分布的示圖。
圖64與傳統(tǒng)半導(dǎo)體裝置相關(guān)，是VS負(fù)電壓為-43V時的電流分布的示圖。
圖65與傳統(tǒng)半導(dǎo)體裝置相關(guān)，是表示高耐壓MOS部的結(jié)構(gòu)的剖視圖。
圖66與傳統(tǒng)半導(dǎo)體裝置相關(guān)，是表示在漏極-源極間施加高電壓時的電場的曲線圖。
圖67與傳統(tǒng)半導(dǎo)體裝置相關(guān)，是表示高耐壓二極管部的結(jié)構(gòu)的剖視圖。
圖68與傳統(tǒng)半導(dǎo)體裝置相關(guān)，是表示在陽極-陰極間施加高電壓時的電場的曲線圖。
圖69與傳統(tǒng)半導(dǎo)體裝置相關(guān)，是在陽極-陰極間施加高電壓時的電位分布和電流分布的示圖。
圖70與傳統(tǒng)半導(dǎo)體裝置相關(guān)，是表示高耐壓MOS部的結(jié)構(gòu)的剖視圖。
圖71與傳統(tǒng)半導(dǎo)體裝置相關(guān)，是表示在VB-源極間施加高電壓時的電場的曲線圖。
圖72與傳統(tǒng)半導(dǎo)體裝置相關(guān)，是在VB-源極間施加高電壓時的電位分布和電流分布的示圖。
(符號說明)20、23、27、30、31 n+埋入層，24、26、29 n埋入層，51、52 IGBT，100功率器件驅(qū)動裝置，117、121 n型雜質(zhì)區(qū)，126 p+型源極區(qū)，131、144b p阱，133 n+型源極區(qū)，145陽極，142陰極，143 n-型雜質(zhì)區(qū)，119漏電極，128VB電極，200 p-襯底。
具體實(shí)施例方式
本發(fā)明的功率器件和功率器件驅(qū)動裝置的概略結(jié)構(gòu)與圖55所示的結(jié)構(gòu)相同，本發(fā)明的高壓側(cè)驅(qū)動部101的主要部分的結(jié)構(gòu)與圖56所示的結(jié)構(gòu)相同，本發(fā)明的高壓側(cè)驅(qū)動部101的概略布局與圖57所示的布局相同。
參照圖55，功率開關(guān)器件即N溝道絕緣柵極型雙極性晶體管(以下稱為“IGBT”)51、52開關(guān)主電源即高電壓HV。節(jié)點(diǎn)N30與負(fù)載連接。續(xù)流二極管D1、D2在連接到節(jié)點(diǎn)N30上的負(fù)載產(chǎn)生反電壓的情況下保護(hù)IGBT51、52。
功率器件驅(qū)動裝置100驅(qū)動IGBT51、52，并根據(jù)控制IGBT51的高壓側(cè)控制輸入HIN和控制IGBT52的低壓側(cè)控制輸入LIN而動作。另外，功率器件驅(qū)動裝置100中設(shè)有驅(qū)動IGBT51的高壓側(cè)驅(qū)動部101、驅(qū)動IGBT52的低壓側(cè)驅(qū)動部102及控制輸入處理部103。
這里，例如IGBT51、52同時處于導(dǎo)通狀態(tài)時，IGBT51、52中流過貫通電流，且無電流流過負(fù)載，成為并不理想的狀態(tài)?？刂戚斎胩幚聿?03通過控制輸入HIN、LIN，對高壓側(cè)驅(qū)動部101和低壓側(cè)驅(qū)動部102進(jìn)行防止發(fā)生那樣的狀態(tài)等的處理。
另外，功率器件驅(qū)動裝置100具備與IGBT51的發(fā)射極連接的VS端子；經(jīng)由電容C1連接到IGBT51的發(fā)射極的VB端子；與IGBT51的控制電極連接的HO端子；與IGBT52的發(fā)射極連接的COM端子；經(jīng)由電容C2連接到IGBT52的發(fā)射極的VCC端子；與IGBT52的控制電極連接的LO瑞子；以及GND端子。這里，VS是成為高壓側(cè)驅(qū)動部101的基準(zhǔn)電位的高壓側(cè)浮動補(bǔ)償電壓。VB是成為高壓側(cè)驅(qū)動部101的電源的高壓側(cè)浮動供給絕對電壓，由高壓側(cè)浮動電源(未圖示)供給。HO是高壓側(cè)驅(qū)動部101的高壓側(cè)驅(qū)動信號輸出。COM是公共接地端。VCC是成為低壓側(cè)驅(qū)動部102的電源的低壓側(cè)固定供給電壓，由低壓側(cè)固定供給電源(未圖示)供給。LO是低壓側(cè)驅(qū)動部102的低壓側(cè)驅(qū)動信號輸出。GND為接地電位。
電容C1、C2是為了讓供給高壓側(cè)驅(qū)動部101和低壓側(cè)驅(qū)動部102的電源電壓與功率器件的動作帶來的電位變動隨動而設(shè)置的。
通過上述結(jié)構(gòu)，進(jìn)行基于控制輸入HIN、LIN的功率器件對主電源的開關(guān)。
然而，高壓側(cè)驅(qū)動部101以電位相對電路的接地電位GND浮動的狀態(tài)動作，因此采用包括用以對高壓側(cè)電路傳達(dá)驅(qū)動信號的電平移位電路的結(jié)構(gòu)。
參照圖56，開關(guān)元件即高耐壓MOS11起上述的電平移位電路的作用。開關(guān)元件即高壓側(cè)驅(qū)動信號輸出用的CMOS電路(以下稱為“CMOS”)12由pMOSFET和nMOSFET構(gòu)成，且輸出高壓側(cè)驅(qū)動信號HO。電平移位電阻13用以設(shè)定CMOS12的柵極電位，起到相當(dāng)于負(fù)載電阻的作用?？刂七壿嬰娐?0由電阻、變換器和聯(lián)鎖器等構(gòu)成。
高耐壓MOS11根據(jù)高壓側(cè)控制輸入HTN，進(jìn)行對CMOS12的開關(guān)。CMOS12對高壓側(cè)浮動供給絕對電壓VB和高壓側(cè)浮動補(bǔ)償電壓VS之間的電壓進(jìn)行開關(guān)，并對高壓側(cè)驅(qū)動信號輸出HO輸出驅(qū)動信號，驅(qū)動在外部連接的功率器件的高壓側(cè)開關(guān)元件(IGBT51)。
這里，在以下的說明中，將CMOS12和電平移位電阻13統(tǒng)稱為“高壓側(cè)驅(qū)動電路”。
參照圖57，由圖56所示的CMOS12和電平移位電阻13構(gòu)成的高壓側(cè)驅(qū)動電路，在稱為高壓區(qū)的區(qū)域R1內(nèi)形成。另外，圖56所示的高耐壓MOS11在區(qū)域R2內(nèi)形成。通過用與接地電位GND連接的鋁布線16、17分別包圍區(qū)域R1、R2的各外圍，形成屏蔽。
以下，就本發(fā)明的半導(dǎo)體裝置的實(shí)施例進(jìn)行詳細(xì)說明。
實(shí)施例1圖1是表示本發(fā)明實(shí)施例1的高壓側(cè)驅(qū)動部101的結(jié)構(gòu)的剖視圖，與圖57所示的沿線B-B的位置的剖視圖相當(dāng)。參照圖1，在p-襯底200的頂面內(nèi)，形成p+分離201、n-型雜質(zhì)區(qū)110和n型雜質(zhì)區(qū)117、121。在n型雜質(zhì)區(qū)121的頂面內(nèi)，形成p阱131。P+分離201達(dá)到p-襯底200，p-襯底200的電位在電路上成為最低的電位(GND電位或COM電位)。另外，在高耐壓MOS11的n+型源極區(qū)112下部形成p阱111，p阱111隔著柵極絕緣膜115a達(dá)到柵電極116a下部，形成高耐壓MOS11的溝道區(qū)。還有，在p阱111的頂面內(nèi)，與源電極114相接地形成P+型雜質(zhì)區(qū)113和n+型源極區(qū)112。另外，在n型雜質(zhì)區(qū)117的頂面內(nèi)，與高耐壓MOS11的漏電極119相接地形成n+型漏極區(qū)118。
高耐壓MOS11的漏電極119與構(gòu)成CMOS12的pMOSFET和nMOSFET的各柵電極125、136連接，并且，經(jīng)由電平移位電阻13連接到pMOSFET的源電極128和VB端子。
另一方面，在形成CMOS12的n型雜質(zhì)區(qū)121的頂面內(nèi)，與pMOSFET的源電極128相接地形成P+型源極區(qū)126和n+型雜質(zhì)區(qū)127，且與漏電極123相接地形成P+型漏極區(qū)122。漏電極123與HO端子連接。在n型雜質(zhì)區(qū)121的頂面上，隔著柵極絕緣膜124形成pMOSFET的柵電極125。
另外，nMOSFET在p阱131內(nèi)形成，在p阱131的頂面內(nèi)，與nMOSFET的漏電極138相接地形成n+型漏極區(qū)137，且與源電極134相接地形成n+型源極區(qū)133和p+型雜質(zhì)區(qū)132。源電極134與VS端子連接，漏電極138與HO端子連接。在p阱131的頂面上，隔著柵極絕緣膜135形成nMOSFET的柵電極136。
在P-襯底200內(nèi)，形成雜質(zhì)濃度高于n型雜質(zhì)區(qū)121的n+型雜質(zhì)區(qū)(以下稱為“n+埋入層”)20。n+埋入層20與n型雜質(zhì)區(qū)121的底面相接，且形成得比n型雜質(zhì)區(qū)121深。作為一例，n+埋入層20的雜質(zhì)濃度的峰值以1017cm-3為數(shù)量級。
圖2(A)中，與傳統(tǒng)半導(dǎo)體裝置的圖61(A)對應(yīng)地示出本實(shí)施例1的CMOS部的簡易結(jié)構(gòu)。圖2(A)中為了便于說明，nMOSFET與pMOSFET的形成部位的關(guān)系與圖1所示的關(guān)系相反。圖2(A)所示的pMOS背柵電極(pBG)與圖1所示的源電極128相當(dāng)。圖2(B)與圖2(A)所示的pMOS背柵電極的形成部位相關(guān)，示出從n+型雜質(zhì)區(qū)127的頂面向p-襯底200的深度方向的雜質(zhì)濃度剖視圖。比較圖2(B)與圖61(B)可知圖2(B)的形成n+埋入層20的區(qū)域中n型雜質(zhì)的雜質(zhì)濃度高于圖61(B)的形成n型雜質(zhì)區(qū)121的區(qū)域，而且，形成了n+埋入層20時，n型雜質(zhì)導(dǎo)入到p-襯底200內(nèi)更加深的區(qū)域。
本實(shí)施例1的半導(dǎo)體裝置中，與n型雜質(zhì)區(qū)121的底面相接地形成n+埋入層20，因此與未形成n+埋入層20的傳統(tǒng)半導(dǎo)體裝置(參照圖58)相比，降低因由p-襯底200、n型雜質(zhì)區(qū)121和n+埋入層20、p阱131構(gòu)成的pnp結(jié)構(gòu)而產(chǎn)生的寄生pnp雙極性晶體管的基極電阻。因而，即便在再生期間產(chǎn)生高壓側(cè)浮動補(bǔ)償電壓VS的負(fù)變動，寄生pnp雙極性晶體管的動作也被抑制。結(jié)果，能夠?qū)⒁蛴蓀-襯底200、n型雜質(zhì)區(qū)121和n+埋入層20、p阱131、n+型源極區(qū)133構(gòu)成的pnpn結(jié)構(gòu)而產(chǎn)生的寄生晶閘管的動作開始電壓的絕對值高于傳統(tǒng)半導(dǎo)體裝置，而且能夠提高CMOS12的鎖定破壞容量。
以下，對該效果進(jìn)行詳細(xì)說明。圖60中示出與傳統(tǒng)半導(dǎo)體裝置相關(guān)的CMOS部的簡易結(jié)構(gòu)，但在圖60所示的n型雜質(zhì)區(qū)121下方追加形成n+埋入層20的結(jié)構(gòu)相當(dāng)于本實(shí)施例1的半導(dǎo)體裝置的結(jié)構(gòu)。圖3與追加形成n+埋入層20的圖60的結(jié)構(gòu)相關(guān)，是表示在VS電極上施加VS負(fù)電壓時，流過bulk電極、pMOS源電極及nMOS源電極等各電極的電流值的曲線圖。參照圖3，當(dāng)VS負(fù)電壓為-80V左右時，流過nMOS源電極的電流與流過pMOS源電極的電流大致相同。
圖4是圖3所示的VS負(fù)電壓為-52V時的電流分布的示圖。參照圖4可知在VS負(fù)電壓為-52V時電流不流過nMOS源電極，且因由p-襯底200、n型雜質(zhì)區(qū)121和n+埋入層20、p阱131、n+型源極區(qū)133構(gòu)成的pnpn結(jié)構(gòu)而產(chǎn)生的寄生晶閘管不動作。
圖5是圖3所示的VS負(fù)電壓為-109V時的電流分布的示圖。參照圖5，可知在VS負(fù)電壓為-109V時，電流流過nMOS源電極，上述寄生晶閘管動作。
在傳統(tǒng)半導(dǎo)體裝置中VS負(fù)電壓為-40V時寄生晶閘管動作(參照圖64)，而在本實(shí)施例1的半導(dǎo)體裝置中，VS負(fù)電壓在-52V時寄生晶閘管也不動作(參照圖4)。因而，與傳統(tǒng)半導(dǎo)體裝置相比，本實(shí)施例1的半導(dǎo)體裝置提高了寄生晶閘管的動作開始電壓的絕對值。
圖6與圖1對應(yīng)，是表示本實(shí)施例1的變形例的高壓側(cè)驅(qū)動部101的結(jié)構(gòu)的剖視圖。取代圖1所示的n+埋入層20，形成雜質(zhì)濃度低于n+埋入層20的n型雜質(zhì)區(qū)(以下稱為“n埋入層”)21。作為一例，n埋入層21的雜質(zhì)濃度的峰值為1015cm-3的數(shù)量級。n埋入層21與n+埋入層20同樣，與n型雜質(zhì)區(qū)121的底面相接并形成在p-襯底200內(nèi)。
圖7(A)與圖2(A)對應(yīng)，示出本實(shí)施例1的變形例的CMOS部的簡易結(jié)構(gòu)。另外，圖7(B)與圖2(B)對應(yīng)，與圖7(A)所示的pMOS背柵電極的形成部位相關(guān)，是從n+型雜質(zhì)區(qū)127頂面向P-襯底200的深度方向的雜質(zhì)濃度剖視圖。比較圖7(B)與圖61(B)，可知形成了n埋入層21時，n型雜質(zhì)導(dǎo)入到P-襯底200內(nèi)的更加深的區(qū)域。
依據(jù)本實(shí)施例1的變形例的半導(dǎo)體裝置，與n型雜質(zhì)區(qū)121的底面相接地形成n埋入層21，因此與傳統(tǒng)半導(dǎo)體裝置相比，降低因由p-襯底200、n型雜質(zhì)區(qū)121和n埋入層21、p阱131構(gòu)成的pnp結(jié)構(gòu)而產(chǎn)生的寄生pnp雙極性晶體管的基極電阻。結(jié)果，根據(jù)與上述同樣的理由，能夠提高CMOS12的鎖定破壞容量。
實(shí)施例2圖8與圖1對應(yīng)，是表示本發(fā)明實(shí)施例2的高壓側(cè)驅(qū)動部101的結(jié)構(gòu)的剖視圖。代替圖1所示的n+埋入層20，形成雜質(zhì)濃度高于n+埋入層20的n+型雜質(zhì)區(qū)(以下稱為“n+埋入層”)22。作為一例，n+埋入層22的雜質(zhì)濃度的峰值以1018cm-3為數(shù)量級。n+埋入層22與n+埋入層20同樣，與n型雜質(zhì)區(qū)121的底面相接地形成在p-襯底200內(nèi)。
圖9(A)與圖2(A)對應(yīng)，示出本實(shí)施例2的CMOS部的簡易結(jié)構(gòu)。另外，圖9(B)與圖2(B)對應(yīng)，與圖9(A)所示的pMOS背柵電極的形成部位相關(guān)，是從n+型雜質(zhì)區(qū)127頂面向p-襯底200的深度方向的雜質(zhì)濃度剖視圖。比較圖9(B)與圖2(B)，可知n+埋入層22的雜質(zhì)濃度的峰值高于n+埋入層20。
依據(jù)本實(shí)施例2的半導(dǎo)體裝置，與上述實(shí)施例1的n+埋入層20相比，n+埋入層22是高濃度，因此與上述實(shí)施例1的半導(dǎo)體裝置相比，能夠提高CMOS12的鎖定破壞容量。
以下，對該效果進(jìn)行詳細(xì)說明。圖10與圖3對應(yīng)，與追加形成n+埋入層22的圖60的結(jié)構(gòu)相關(guān)，是表示在VS電極上施加VS負(fù)電壓時，流過bulk電極、pMOS源電極及nMOS源電極等各電極的電流值的曲線圖。參照圖10，當(dāng)VS負(fù)電壓為-400V左右時，流過nMOS源電極的電流與流過pMOS源電極的電流大致相同。
圖11是圖10所示的VS負(fù)電壓為-269V時的電流分布的示圖。參照圖11，可知VS負(fù)電壓為-269V時電流不流過nMOS源電極，由P-襯底200、n型雜質(zhì)區(qū)121和n+埋入層22、p阱131、n+型源極區(qū)133構(gòu)成的pnpn結(jié)構(gòu)而產(chǎn)生的寄生晶閘管不動作。
圖12是圖10所示的VS負(fù)電壓為-730V時的電流分布的示圖。參照圖12，可知VS負(fù)電壓為-730V時電流流過nMOS源電極，上述寄生晶閘管動作。
在上述實(shí)施例1的半導(dǎo)體裝置中VS負(fù)電壓為-109V時寄生晶閘管動作(參照圖5)，而本實(shí)施例2的半導(dǎo)體裝置中VS負(fù)電壓為-269V時寄生晶閘管也不動作(參照圖11)。因而，與上述實(shí)施例1的半導(dǎo)體裝置相比，本實(shí)施例2的半導(dǎo)體裝置中提高了寄生晶閘管的動作開始電壓的絕對值。
實(shí)施例3圖13與圖1對應(yīng)，是表示本發(fā)明實(shí)施例3的高壓側(cè)驅(qū)動部101的結(jié)構(gòu)的剖視圖。代替圖1所示的n+埋入層20，形成了雜質(zhì)濃度高于n型雜質(zhì)區(qū)121的n+型雜質(zhì)區(qū)(以下稱為“n+埋入層”)23和雜質(zhì)濃度低于n+埋入層23的n型雜質(zhì)區(qū)(以下稱為“n埋入層”)24。作為一例，n+埋入層23的雜質(zhì)濃度的峰值以1018cm-3為數(shù)量級，n埋入層24的雜質(zhì)濃度的峰值以1015cm-3為數(shù)量級。n+埋入層23與n+埋入層20同樣，與n型雜質(zhì)區(qū)121的底面相接并形成在p-襯底200內(nèi)。另外，n埋入層24與n型雜質(zhì)區(qū)121的底面相接，并覆蓋n+埋入層23周圍，在p-襯底200內(nèi)形成。
圖14(A)與圖2(A)對應(yīng)，示出本實(shí)施例3的CMOS部的簡易結(jié)構(gòu)。另外，圖14(B)與圖2(B)對應(yīng)，與圖14(A)所示的pMOS背柵電極的形成部位相關(guān)，是從n+型雜質(zhì)區(qū)127頂面向p-襯底200的深度方向的雜質(zhì)濃度剖視圖。比較圖14(B)與圖9(B)就可知道本實(shí)施例3的n+埋入層23和n埋入層24具有與上述實(shí)施例2的n+埋入層22大致相同的雜質(zhì)濃度剖視圖。因而，本實(shí)施例3的半導(dǎo)體裝置具有與上述實(shí)施例2的半導(dǎo)體裝置大致相同的鎖定破壞容量。
本實(shí)施例3的半導(dǎo)體裝置中，覆蓋高濃度的n+埋入層23的周圍而形成低濃度的n埋入層24，n埋入層24與n型雜質(zhì)區(qū)121接觸。另外，本實(shí)施例3的半導(dǎo)體裝置中，p-襯底200和n埋入層24之間施加了反向偏壓時在n埋入層24內(nèi)擴(kuò)展的耗盡層的寬度，寬于上述實(shí)施例1中在p-襯底200和n+埋入層20之間施加反向偏壓時在n+埋入層20內(nèi)擴(kuò)展的耗盡層的寬度。
因而，依據(jù)本實(shí)施例3的半導(dǎo)體裝置，在p-襯底200與n型雜質(zhì)區(qū)121、n+埋入層23及n埋入層24之間施加反向偏壓時，在n型雜質(zhì)區(qū)121內(nèi)擴(kuò)展的耗盡層與在n埋入層24內(nèi)擴(kuò)展的耗盡層在n埋入層24的曲面部中互相連接。而且，在n埋入層24內(nèi)擴(kuò)展的耗盡層的寬度寬于在n+埋入層20內(nèi)擴(kuò)展的耗盡層的寬度。結(jié)果，與上述實(shí)施例1的半導(dǎo)體裝置相比，可有效緩和電場，因此能夠提高結(jié)耐壓。
圖15是表示上述實(shí)施例1的半導(dǎo)體裝置中的p-襯底200與n型雜質(zhì)區(qū)121和n+埋入層20之間的結(jié)耐壓和本實(shí)施例3的半導(dǎo)體裝置中的p-襯底200與n型雜質(zhì)區(qū)121和n埋入層24之間的結(jié)耐壓的比較結(jié)果的曲線圖。參照圖15，可知與上述實(shí)施例1的半導(dǎo)體裝置相比，本實(shí)施例3的半導(dǎo)體裝置得到更高的結(jié)耐壓。
實(shí)施例4圖16與傳統(tǒng)半導(dǎo)體裝置相關(guān)的圖67對應(yīng)，與本發(fā)明實(shí)施例4的半導(dǎo)體裝置相關(guān)，是從圖59所示的結(jié)構(gòu)中抽出形成高耐壓二極管14的區(qū)域的結(jié)構(gòu)進(jìn)行詳細(xì)表示的剖視圖。圖16中為了便于說明，陽極與陰極的形成部位的關(guān)系與圖59所示的關(guān)系相反。
參照圖16，在p-襯底200的頂面內(nèi)，形成p+分離114、與p+分離114連接的p阱144b、與p阱144b連接的n-型雜質(zhì)區(qū)143以及與n-型雜質(zhì)區(qū)143連接的n型雜質(zhì)區(qū)121。在p阱144b的頂面內(nèi)形成p+型雜質(zhì)區(qū)144a，在n型雜質(zhì)區(qū)121的頂面內(nèi)形成n+型雜質(zhì)區(qū)141。高耐壓二極管14具備陽極145和陰極142，陽極145與p+型雜質(zhì)區(qū)144a連接，陰極142與n+型雜質(zhì)區(qū)141連接。在p阱144b上隔著柵極絕緣膜115a形成柵極116a，陽極145也與電極116a連接。在n型雜質(zhì)區(qū)121上隔著絕緣膜115b形成電極116b，陰極142也與電極116b連接。
n型雜質(zhì)區(qū)(以下稱為“n埋入層”)26與n型雜質(zhì)區(qū)121的底面相接并在P-襯底200內(nèi)形成。作為一例，n埋入層26的雜質(zhì)濃度的峰值以1015cm-3為數(shù)量級。n埋入層26的寬度L1小于n型雜質(zhì)區(qū)121的寬度L2，結(jié)果，n埋入層26比n-型雜質(zhì)區(qū)143的側(cè)面(圖16中的左側(cè)面)還向陽極145側(cè)突出地形成。
關(guān)于圖16所示的結(jié)構(gòu)，在陽極145和陰極142之間施加高電壓時的電場的主要峰值成為n型雜質(zhì)區(qū)121右下端部部位的峰值E0和n埋入層26右下端部部位的峰值E4。
圖17是取圖16所示的n埋入層26的寬度L1和n型雜質(zhì)區(qū)121的寬度L2的關(guān)系(L1-L2)為橫軸，表示L1-L2與耐壓的相關(guān)的曲線圖。參照圖17所示的曲線圖，可知L1＝L2或L1＞L2時，耐壓低于傳統(tǒng)半導(dǎo)體裝置(參照圖67)，而L1＜L2時得到高于傳統(tǒng)半導(dǎo)體裝置的耐壓。
圖18(A)中示出L1＞L2的條件下的本實(shí)施例4的高耐壓二極管部的簡易結(jié)構(gòu)。另外，圖18(B)與圖18(A)中用箭頭表示的部位相關(guān)，是從n型雜質(zhì)區(qū)121的頂面向p-襯底200的深度方向的雜質(zhì)濃度剖視圖。
圖19與圖18(A)所示的結(jié)構(gòu)相關(guān)，是表示在陽極145和陰極142之間施加高電壓時的電場的曲線圖。圖19中示出n-型雜質(zhì)區(qū)143頂面的電場(Si表面)、n型雜質(zhì)區(qū)121底面與p-襯底200的界面上的電場(n/p-襯底結(jié)深度)、n埋入層26底面與p-襯底200的界面上的電場(n埋入/p-襯底結(jié)深度)。比較圖19與傳統(tǒng)半導(dǎo)體裝置相關(guān)的圖68，可知圖18(A)所示的結(jié)構(gòu)中與傳統(tǒng)半導(dǎo)體裝置相比峰值E0極低。但是，參照圖19所示的曲線圖，與峰值E0上的電場值相比，峰值E4上的電場值明顯大。因而，在圖18(A)所示的結(jié)構(gòu)中，電場峰值成為n埋入層26右下端部部位的峰值E4。
圖20與圖18(A)所示的結(jié)構(gòu)相關(guān)，是在陽極145與陰極142之間施加高電壓時的電位分布(等電位線)和電流分布的示圖。參照圖20，可知與峰值E4對應(yīng)的部位中，等電位線的曲率大，而且相鄰的各等電位線的間隔變窄。另外，比較圖20與傳統(tǒng)半導(dǎo)體裝置相關(guān)的圖69，可知圖20中的峰值E4部分的各等電位線的間隔窄于圖69中的峰值E0部分的各等電位線的間隔。因而，預(yù)測圖20中的峰值E4部分的電場值高于圖69中的峰值E0部分的電場值，其結(jié)果為圖18(A)所示的結(jié)構(gòu)中對于傳統(tǒng)半導(dǎo)體裝置不能實(shí)現(xiàn)耐壓的提高。
另一方面，圖21(A)示出L1＜L2的條件下的本實(shí)施例4的高耐壓二極管部的簡易結(jié)構(gòu)。另外，圖21(B)與圖21(A)中箭頭表示的部位相關(guān)，是從n型雜質(zhì)區(qū)121的頂面向p-襯底200的深度方向的雜質(zhì)濃度剖視圖。
圖22與圖21(A)所示的結(jié)構(gòu)相關(guān)，是在陽極145和陰極142之間施加高電壓時的電場的曲線圖。圖22與圖19同樣，示出Si表面上的電場、n/p-襯底結(jié)深度上的電場、n埋入/p-襯底結(jié)深度上的電場。比較圖22與圖68，可知圖21(A)所示的結(jié)構(gòu)中峰值E0稍低于傳統(tǒng)半導(dǎo)體裝置。另外，由圖22所示的曲線圖可知峰值E4上的電場值與峰值E0上的電場值大致相等。
圖23與圖21(A)所示的結(jié)構(gòu)相關(guān)，是在陽極145和陰極142之間施加高電壓時的電位分布(等電位線)和電流分布的示圖。比較圖23和圖69，可知圖21(A)所示的結(jié)構(gòu)與傳統(tǒng)半導(dǎo)體裝置相比，峰值E0部分的等電位線的曲率非常小。從而，預(yù)測到峰值E0部分的電場值變小。另外，比較圖23與圖20，可知圖21(A)所示的結(jié)構(gòu)與圖18(A)所示的結(jié)構(gòu)相比，峰值E4部分的等電位線的曲率非常小。從而，預(yù)測到峰值E4部分的電場值變小。
這樣，依據(jù)本實(shí)施例4的半導(dǎo)體裝置(圖21(A)所示的結(jié)構(gòu))，圖23所示的峰值E0部分和峰值E4部分上的電場值小于圖69所示的峰值E0部分上的電場值。結(jié)果，與傳統(tǒng)半導(dǎo)體裝置相比，能夠提高達(dá)到臨界電場強(qiáng)度的陽極-陰極間電壓，并可實(shí)現(xiàn)半導(dǎo)體裝置的高耐壓化。
還有，在以上的說明中，以高耐壓二極管為例就本實(shí)施例4的發(fā)明進(jìn)行了說明，但本實(shí)施例4的發(fā)明并不受限于高耐壓二極管，可在n溝道高耐壓MOSFET、p溝道高耐壓MOSFET、n溝道IGBT或p溝道IGBT上適用。
另外本實(shí)施例4的發(fā)明可與上述實(shí)施例1～3的發(fā)明組合使用。例如與上述實(shí)施例1的發(fā)明組合時，圖1所示的n+埋入層20或圖6所示的n埋入層21與圖16所示的n埋入層26在n型雜質(zhì)區(qū)121的底面相連接。
實(shí)施例5圖24與圖16對應(yīng)，是表示本發(fā)明實(shí)施例5的半導(dǎo)體裝置的結(jié)構(gòu)的剖視圖。以圖16所示的結(jié)構(gòu)為基礎(chǔ)，雜質(zhì)濃度高于n埋入層26的n+型雜質(zhì)區(qū)(以下稱為“n+埋入層”)27在n埋入層26內(nèi)形成。作為一例，n+埋入層27的雜質(zhì)濃度的峰值以1018cm-3為數(shù)量級。n+埋入層27的寬度L3小于n埋入層26的寬度L1，結(jié)果，n+埋入層27形成得沒有比n埋入層26的側(cè)面(圖24中右側(cè)面)向陽極145側(cè)突出。
圖25是取圖24所示的n埋入層26的寬度L1與n+埋入層27的寬度L3的關(guān)系(L3-L1)為橫軸，表示L3-L1與耐壓的相關(guān)的曲線圖。參照圖25所示的曲線圖，可知L3＜L1時能確保高的耐壓，但隨著L3增大帶來的L3-L1的值的變大，耐壓急劇下降。
圖26是表示L3＝L1時的耐壓波形與L3＜L1時的耐壓波形進(jìn)行比較后的結(jié)果的曲線圖。由圖26所示的曲線圖可知L3＜L1時的耐壓高于L3＝L1的場合。
圖27(A)示出在L3＝L1的條件下的本實(shí)施例5的高耐壓二極管部的簡易結(jié)構(gòu)。另外，圖27(B)與圖27(A)中箭頭表示的部位相關(guān)，是從n型雜質(zhì)區(qū)121的頂面向p-襯底200的深度方向的雜質(zhì)濃度剖視圖。
圖28與圖27(A)所示的結(jié)構(gòu)相關(guān)，是表示在陽極145與陰極142之間施加高電壓時的電場的曲線圖。圖28與圖19同樣，示出Si表面上的電場和n/p-襯底結(jié)深度上的電場及n埋入/p-襯底結(jié)深度上的電場。比較圖28與傳統(tǒng)半導(dǎo)體裝置相關(guān)的圖68，可知圖27(A)所示的結(jié)構(gòu)中峰值E0稍低于傳統(tǒng)半導(dǎo)體裝置。但是，參照圖28所示的曲線圖，峰值E4上的電場值大于峰值E0上的電場值。因而，圖27(A)所示的結(jié)構(gòu)中，電場峰值成為n埋入層26右下端部部位上的峰值E4。
圖29與圖27(A)所示的結(jié)構(gòu)相關(guān)，是在陽極145與陰極142之間施加高電壓時的電位分布(等電位線)和電流分布的示圖。參照圖29，可知與峰值E4對應(yīng)的部位上，等電位線的曲率較大，而且相鄰的各等電位線的間隔變窄。另外，比較圖29與傳統(tǒng)半導(dǎo)體裝置相關(guān)的圖69，可知圖29中峰值E4部分上的各等電位線的間隔窄于圖69中峰值E0部分上的各等電位線的間隔。因而，可預(yù)測圖29中峰值E4部分上的電場值高于圖69中峰值E0部分上的電場值，其結(jié)果，圖27(A)所示的結(jié)構(gòu)中，對于傳統(tǒng)半導(dǎo)體裝置不能實(shí)現(xiàn)耐壓的提高。
另一方面，圖30(A)中示出在L3＜L1的條件下的本實(shí)施例5的高耐壓二極管部的簡易結(jié)構(gòu)。另外，圖30(B)與圖30(A)中箭頭表示的部位相關(guān)，是從n型雜質(zhì)區(qū)121的頂面向p-襯底200的深度方向的雜質(zhì)濃度剖視圖。
圖31與圖30(A)所示的結(jié)構(gòu)相關(guān)，是表示在陽極145與陰極142之間施加高電壓時的電場的曲線圖。圖31與圖28同樣，示出Si表面上的電場、n/p-襯底結(jié)深度上的電場及n埋入/p-襯底結(jié)深度上的電場。比較圖31與圖68，可知圖30(A)所示的結(jié)構(gòu)中峰值E0稍低于傳統(tǒng)半導(dǎo)體裝置。另外，比較圖31與圖28，可知圖31中峰值E4上的電場值低于圖28中峰值E4上的電場值。另外，圖31所示的曲線圖中，峰值E4上的電場值與峰值E0上的電場值大致相等。
圖32與圖30(A)所示的結(jié)構(gòu)相關(guān)，是在陽極145與陰極142之間施加高電壓時的電位分布(等電位線)和電流分布的示圖。比較圖32與圖69，可知圖30(A)所示的結(jié)構(gòu)中峰值E0部分的等電位線的曲率比傳統(tǒng)半導(dǎo)體裝置大幅減小。從而，可預(yù)測峰值E0部分上的電場值變小。另外，比較圖32與圖29，可知圖30(A)所示的結(jié)構(gòu)中峰值E4部分上的等電位線的曲率比圖27(A)所示的結(jié)構(gòu)大幅減小。從而，可預(yù)測峰值E4部分上的電場值變小。
這樣，依據(jù)本實(shí)施例5的半導(dǎo)體裝置(圖30(A)所示的結(jié)構(gòu))，圖32所示的峰值E0部分和峰值E4部分上的電場值小于圖69所示的峰值E0部分上的電場值。結(jié)果，與傳統(tǒng)半導(dǎo)體裝置相比，能夠提高達(dá)到臨界電場強(qiáng)度的陽極-陰極間電壓，并可實(shí)現(xiàn)半導(dǎo)體裝置的高耐壓化。
另外，可滿足L3＜L1的條件地在n埋入層26的內(nèi)部形成n+埋入層27。因而，在p-襯底200與n型雜質(zhì)區(qū)121、n+埋入層27及n埋入層26之間施加反向偏壓時，在n型雜質(zhì)區(qū)121內(nèi)擴(kuò)展的耗盡層與在n埋入層26內(nèi)擴(kuò)展的耗盡層在n埋入層26的曲面部中互相連接。而且，在n埋入層26內(nèi)擴(kuò)展的耗盡層的寬度寬于L3＝L1時在n+埋入層27內(nèi)擴(kuò)展的耗盡層的寬度。結(jié)果，比L3＝L1的場合更能有效緩和電場，并可提高結(jié)耐壓。
還有，本實(shí)施例5的半導(dǎo)體裝置中，在n埋入層26內(nèi)形成n+埋入層27。因此，與未形成n+埋入層27的上述實(shí)施例4的半導(dǎo)體裝置相比，降低因由p-襯底200、n型雜質(zhì)區(qū)121、n埋入層26和n+埋入層27、p阱131構(gòu)成的pnp結(jié)構(gòu)而產(chǎn)生的寄生pnp雙極性晶體管的基極電阻。因而，即使在再生期間產(chǎn)生高壓側(cè)浮動補(bǔ)償電壓VS的負(fù)變動，寄生pnp雙極性晶體管的動作也受抑制。結(jié)果，與上述實(shí)施例4的半導(dǎo)體裝置相比，能夠提高因由p-襯底200、n型雜質(zhì)區(qū)121、n埋入層26、n+埋入層27、p阱131及n+型源極區(qū)133構(gòu)成的pnpn結(jié)構(gòu)而產(chǎn)生的寄生晶閘管的動作開始電壓的絕對值，進(jìn)而可提高CMOS12的鎖定破壞容量。
還有，在以上的說明中，以高耐壓二極管為例就本實(shí)施例5的發(fā)明進(jìn)行了說明，但本實(shí)施例5的發(fā)明并不受限于高耐壓二極管，可在n溝道高耐壓MOSFET、p溝道高耐壓MOSFET、n溝道IGBT或p溝道IGBT中適用。
另外，本實(shí)施例5的發(fā)明可與上述實(shí)施例1～3的發(fā)明組合使用。例如與上述實(shí)施例1的發(fā)明進(jìn)行組合時，圖1所示的n+埋入層20或圖6所示的n埋入層21與圖24所示的n埋入層26在n型雜質(zhì)區(qū)121的底面互相連接。
實(shí)施例6圖33與傳統(tǒng)半導(dǎo)體裝置相關(guān)的圖70對應(yīng)，是關(guān)于本發(fā)明實(shí)施例6的半導(dǎo)體裝置的、從圖58所示的結(jié)構(gòu)中抽出形成高耐壓MOS11的區(qū)域的結(jié)構(gòu)并加以表示的剖視圖。圖33中為了便于說明，漏極區(qū)118與源極區(qū)112的形成部位的關(guān)系與圖58所示的關(guān)系相反。
在p-襯底200的頂面內(nèi)，彼此分開形成n型雜質(zhì)區(qū)117與n型雜質(zhì)區(qū)121，形成分割RESURF結(jié)構(gòu)。在n型雜質(zhì)區(qū)117的頂面內(nèi)，可與高耐壓MOS11的漏電極119相接地形成n+型漏極區(qū)118。在n型雜質(zhì)區(qū)121的頂面內(nèi)，可與構(gòu)成CMOS12的pMOSFET的源電極(以下稱為“VB電極”)128相接地形成n+型雜質(zhì)區(qū)127。如圖1所示，VB電極128與VB端子連接。
n型雜質(zhì)區(qū)(以下稱為“n埋入層”)29與n型雜質(zhì)區(qū)121底面相接并在p-襯底200內(nèi)形成。作為一例，n埋入層29的雜質(zhì)濃度的峰值以1015cm-3為數(shù)量級。圖33中，設(shè)n埋入層29的寬度為L4，從n型雜質(zhì)區(qū)121左側(cè)面到n型雜質(zhì)區(qū)117左側(cè)面的尺寸為L5時，可滿足L4＜L5的條件地設(shè)定n埋入層29的寬度。結(jié)果，n埋入層29不與n型雜質(zhì)區(qū)117接觸。但是，由于寬度L4變大，隨著n埋入層29接近n型雜質(zhì)區(qū)117，VB電極128與漏電極119之間的耐壓(分割n阱間耐壓)變低。因而有必要能夠確保由設(shè)計方案確定的所期望的VB-漏極間耐壓(本實(shí)施例6中作為一例設(shè)為15V左右以上)地確定n埋入層29與n型雜質(zhì)區(qū)117的間隔。
關(guān)于圖33所示的結(jié)構(gòu)，在VB電極128與漏電極119之間施加15V左右的電壓，并將連接到柵電極116a的電極116aa與源電極114短路，在VB電極128與源電極114之間(VB-源極間)施加高電壓時的電場的主要峰值成為p-襯底200上的峰值E2、n型雜質(zhì)區(qū)121右下端部部位上的峰值E1、n型雜質(zhì)區(qū)117右下端部部位上的峰值E3及n埋入層29右下端部部位上的峰值E5。
圖34是取圖33所示的寬度L4與尺寸L5的關(guān)系(L4-L5)為橫軸，表示L4-L5與VB-源極間耐壓的相關(guān)的曲線圖。參照圖34所示的曲線圖，可知通過使L4-L5的值小于零即L4＜L5，可使VB-源極間耐壓高于傳統(tǒng)半導(dǎo)體裝置。另外，知道隨著L4-L5值的增大，VB-源極間耐壓上升。但是，L4-L5的值過大時，即使施加了15V左右那樣低的VB電位時，從n型雜質(zhì)區(qū)121擴(kuò)展的耗盡層與從n型雜質(zhì)區(qū)117擴(kuò)展的耗盡層也會互相連接，VB-漏極間耐壓不足15V左右。因此，該范圍(比圖34所示的虛線更右側(cè)的范圍)的數(shù)據(jù)沒有繪出。
圖35(A)中示出在L4＜L5的條件下且VB-漏極間耐壓為15V左右以上的條件下的本實(shí)施例6的高耐壓MOS部的簡易結(jié)構(gòu)。另外，圖35(B)與圖35(A)中箭頭表示的部位相關(guān)，是從n型雜質(zhì)區(qū)121的頂面向p-襯底200的深度方向的雜質(zhì)濃度剖視圖。
圖36與圖35(A)所示的結(jié)構(gòu)相關(guān)，是表示在VB電極128與漏電極119之間施加15V左右的電壓，并將連接到柵電極116a的電極116aa與源電極114短路，在VB電極128與源電極114之間施加高電壓時的電場的曲線圖。圖36中，示出p-襯底200頂面的電場(Si表面)、n型雜質(zhì)區(qū)121、117與p-襯底200的界面上的電場(n/p-襯底結(jié)深度)以及n埋入層29與p-襯底200的界面上的電場(n埋入/p-襯底結(jié)深度)。參照圖36與圖71，可知與傳統(tǒng)半導(dǎo)體裝置相比，圖35(A)所示的結(jié)構(gòu)中峰值E1、E2大幅降低，且峰值E3稍微變低。另外，由圖36所示的曲線圖可知峰值E5的電場值與峰值E3的電場值大致相等。圖36中峰值E3、E5的電場值低于圖71中峰值E2上的電場值。
圖37與圖35(A)所示的結(jié)構(gòu)相關(guān)，是在VB電極128與源電極114之間施加高電壓時的電位分布(等電位線)和電流分布的示圖。比較圖37與圖72，可知由于圖35(A)所示的結(jié)構(gòu)中增加形成n埋入層29，與傳統(tǒng)半導(dǎo)體裝置相比，峰值E1部分的等電位線的曲率大幅減小。結(jié)果，峰值E1部分中相鄰的各等電位線的間隔擴(kuò)大，峰值E1部分的電場值變小。另外，隨著峰值E1部分的等電位線的曲率變小，峰值E2部分中相鄰的各等電位線的間隔擴(kuò)大，結(jié)果，峰值E2部分的電場值變小。而且，隨著峰值E2部分中各等電位線的間隔的擴(kuò)大，峰值E3部分的等電位線的曲率也變小。因此，峰值E3部分中相鄰的各等電位線的間隔擴(kuò)大，且峰值E3部分的電場值變小。
這樣，依據(jù)本實(shí)施例6的半導(dǎo)體裝置，圖36所示的峰值E3、E5上的電場值小于圖71所示的峰值E2、E3上的電場值。結(jié)果，與傳統(tǒng)半導(dǎo)體裝置相比，能夠提高達(dá)到臨界電場強(qiáng)度的VB-源極間電壓，并能實(shí)現(xiàn)半導(dǎo)體裝置的高耐壓化。
還有，在以上的說明中，以n溝道高耐壓MOSFET為例就本實(shí)施例6的發(fā)明進(jìn)行了說明，本實(shí)施例6的發(fā)明并不受限于n溝道高耐壓MOSFET，可在p溝道高耐壓MOSFET、n溝道IGBT或p溝道IGBT中適用。
另外，本實(shí)施例6的發(fā)明可與上述實(shí)施例1～3的發(fā)明組合使用。例如與上述實(shí)施例1的發(fā)明進(jìn)行組合時，圖1所示的n+埋入層20或圖6所示的n埋入層21與圖33所示的n埋入層29在n型雜質(zhì)區(qū)121底面互相連接。
實(shí)施例7圖38與圖33對應(yīng)，是表示本發(fā)明實(shí)施例7的半導(dǎo)體裝置的結(jié)構(gòu)的剖視圖。以圖33所示的結(jié)構(gòu)為基礎(chǔ)，雜質(zhì)濃度高于n埋入層29的n+型雜質(zhì)區(qū)(以下稱為“n+埋入層”)30在n埋入層29內(nèi)形成。作為一例，n+埋入層30的雜質(zhì)濃度的峰值以1018cm-3為數(shù)量級。n+埋入層30的寬度L6小于n埋入層29的寬度L4及n型雜質(zhì)區(qū)121的寬度L7。就是說，n+埋入層30形成得沒有比n埋入層29的側(cè)面(圖38中右側(cè)面)和n型雜質(zhì)區(qū)121的側(cè)面(圖38中右側(cè)面)向n型雜質(zhì)區(qū)117側(cè)突出。
圖39是取圖38所示的n+埋入層30的寬度L6與n埋入層29的寬度L4的關(guān)系(L6-L4)為橫軸，表示L6-L4與耐壓的相關(guān)的曲線圖。參照圖39所示的曲線圖，可知在L6＜L4時確保了高的耐壓，但是隨著L6增大而L6-L4的值變大，耐壓急劇降低。
圖40(A)中示出在L6＜L4的條件下的本實(shí)施例7的高耐壓MOS部的簡易結(jié)構(gòu)。另外，圖40(B)與圖40(A)中箭頭表示的部位相關(guān)，是從n型雜質(zhì)區(qū)121的頂面向p-襯底200的深度方向的雜質(zhì)濃度剖視圖。比較圖40(B)與圖35(B)，可知由于本實(shí)施例7的半導(dǎo)體裝置中形成n+埋入層30，與上述實(shí)施例6的半導(dǎo)體裝置相比雜質(zhì)濃度變高。
圖41與圖40(A)所示的結(jié)構(gòu)相關(guān)，是表示在VB電極128與漏電極119之間施加15V左右的電壓，并將連接到柵電極116a的電極116aa與源電極114短路，且在VB電極128與源電極114之間施加高電壓時的電場的曲線圖。圖41與圖36同樣，示出Si表面上的電場、n/p-襯底結(jié)深度上的電場及n埋入/p-襯底結(jié)深度上的電場。比較圖41與圖36，可知本實(shí)施例7的半導(dǎo)體裝置的電場的特性與上述實(shí)施例6的半導(dǎo)體裝置的電場的特性大致相同。就是說，與上述實(shí)施例6的半導(dǎo)體裝置同樣，通過本實(shí)施例7的半導(dǎo)體裝置，圖41所示的峰值E3、E5的電場值小于圖71所示的峰值E2、E3的電場值。結(jié)果，與傳統(tǒng)半導(dǎo)體裝置相比，能夠提高達(dá)到臨界電場強(qiáng)度的VB-源極間電壓，并可實(shí)現(xiàn)半導(dǎo)體裝置的高耐壓化。
圖42與圖40(A)所示的結(jié)構(gòu)相關(guān)，是VB電極128與源電極114之間施加高電壓時的電位分布(等電位線)和電流分布的示圖。比較圖42與圖72，可知由于圖40(A)所示的結(jié)構(gòu)中追加形成n埋入層29，與傳統(tǒng)半導(dǎo)體裝置相比，峰值E1部分的等電位線的曲率大幅減小。結(jié)果，峰值E1部分中相鄰的各等電位線的間隔擴(kuò)大，峰值E1部分的電場值變小。另外，隨著峰值E1部分的等電位線的曲率變小，峰值E2部分中相鄰的各等電位線的間隔擴(kuò)大，結(jié)果，峰值E2部分的電場值變小。而且，隨著峰值E2部分的各等電位線的間隔擴(kuò)大，峰值E3部分的等電位線的曲率變小。因此，峰值E3部分中彼此相鄰的各等電位線的間隔擴(kuò)大，峰值E3部分的電場值變小。
這樣，依據(jù)本實(shí)施例7的半導(dǎo)體裝置，可滿足L6＜L4的條件地在n埋入層29的內(nèi)部形成n+埋入層30。因而，在p-襯底200與n型雜質(zhì)區(qū)121、n+埋入層30及n埋入層29之間施加反向偏壓時，在n型雜質(zhì)區(qū)121內(nèi)擴(kuò)展的耗盡層與在n埋入層29內(nèi)擴(kuò)展的耗盡層在n埋入層29的曲面部彼此連接。而且，在n埋入層29內(nèi)擴(kuò)展的耗盡層的寬度寬于L6＝L4時在n+埋入層30內(nèi)擴(kuò)展的耗盡層的寬度。結(jié)果，能夠比L6＝L4時更加有效地緩和電場，因此能夠提高結(jié)耐壓。
另外，本實(shí)施例7的半導(dǎo)體裝置中，在n埋入層29內(nèi)形成n+埋入層30。因此，與沒有形成n+埋入層30的上述實(shí)施例6的半導(dǎo)體裝置相比，能夠降低因由p-襯底200、n型雜質(zhì)區(qū)121、n埋入層29、n+埋入層3n及p阱131構(gòu)成的pnp結(jié)構(gòu)而產(chǎn)生的寄生pnp雙極性晶體管的基極電阻。因而，即使在再生期間產(chǎn)生高壓側(cè)浮動補(bǔ)償電壓VS的負(fù)變動，寄生pnp雙極性晶體管的動作也受抑制。結(jié)果，能夠使由p-襯底200、n型雜質(zhì)區(qū)121、n埋入層29、n+埋入層30、p阱131及n+型源極區(qū)133構(gòu)成的pnpn結(jié)構(gòu)而產(chǎn)生的寄生晶閘管的動作開始電壓的絕對值高于上述實(shí)施例6的半導(dǎo)體裝置，進(jìn)而能提高CMOS12的鎖定破壞容量。
還有，在以上的說明中，以n溝道高耐壓MOSFET為例就本實(shí)施例7的發(fā)明進(jìn)行了說明，但本實(shí)施例7的發(fā)明并不受限于n溝道高耐壓MOSFET，可在p溝道高耐壓MOSFET、n溝道IGBT或p溝道IGBT中適用。
另外，本實(shí)施例7的發(fā)明可與上述實(shí)施例1～3的發(fā)明組合使用。例如與上述實(shí)施例1的發(fā)明進(jìn)行組合時，圖1所示的n+埋入層20或圖6所示的n埋入層21與圖38所示的n埋入層29在n型雜質(zhì)區(qū)121的底面互相連接。
實(shí)施例8上述實(shí)施例1～3的發(fā)明可用在功率器件驅(qū)動裝置的低壓側(cè)驅(qū)動部。
圖43是表示本發(fā)明實(shí)施例8的低壓側(cè)驅(qū)動部102的結(jié)構(gòu)的剖視圖。圖43中示出將上述實(shí)施例3的發(fā)明用于低壓側(cè)驅(qū)動部102的例子。pMOSFET的p+型漏極區(qū)122和nMOSFET的n+型漏極區(qū)137與LO端子連接。pMOSFET的p+型源極區(qū)126與VCC端子連接。nMOSFET的n+型源極區(qū)133與COM端子連接。n+埋入層23與n型雜質(zhì)區(qū)121底面相接并在p-襯底200內(nèi)形成。另外，n埋入層24與n型雜質(zhì)區(qū)121底面相接并覆蓋n+埋入層23的周圍，并在p-襯底200內(nèi)形成。
在低壓側(cè)驅(qū)動部102中存在基于由p+型漏極區(qū)122、n型雜質(zhì)區(qū)121、p阱131及n+型源極區(qū)133構(gòu)成的pnpn結(jié)構(gòu)產(chǎn)生的寄生晶閘管。因而，在LO端子上施加了高于VCC電壓的浪涌電壓時，空穴從與LO端子連接的p+型漏極區(qū)122流入n型雜質(zhì)區(qū)121。隨著該空穴電流流入p阱131內(nèi)，由n型雜質(zhì)區(qū)121、p阱131、n+型源極區(qū)133構(gòu)成的寄生npn雙極性晶體管和由p+型漏極區(qū)122、n型雜質(zhì)區(qū)121、p阱131構(gòu)成的寄生pnp雙極性晶體管動作，存在使上述寄生晶閘管達(dá)到鎖定的情況。
然而，依據(jù)本實(shí)施例8的半導(dǎo)體裝置，由于與n型雜質(zhì)區(qū)121底面相接地形成n+埋入層23和n埋入層24，上述寄生pnp雙極性晶體管的基極電阻降低。因而，在LO端子施加了高于VCC電壓的浪涌電壓時，上述寄生pnp雙極性晶體管的動作也受抑制，結(jié)果，能夠抑制上述寄生晶閘管的鎖定。
另外，依據(jù)將上述實(shí)施例3的發(fā)明用于低壓側(cè)驅(qū)動部102的結(jié)構(gòu)(圖43)，根據(jù)與上述實(shí)施例3中說明的理由同樣的理由，與將上述實(shí)施例1的發(fā)明用于低壓側(cè)驅(qū)動部102的結(jié)構(gòu)相比，能夠提高結(jié)耐壓。
實(shí)施例9圖44與圖2(A)對應(yīng)，是表示本發(fā)明實(shí)施例9的半導(dǎo)體裝置的CMOS部的簡易結(jié)構(gòu)的剖視圖。本實(shí)施例9的半導(dǎo)體裝置中取代上述實(shí)施例1的半導(dǎo)體裝置中的n+埋入層20，形成比n+埋入層20更高濃度的n+型雜質(zhì)區(qū)(以下稱為“n+埋入層”)31。作為一例，n+埋入層31的雜質(zhì)濃度的峰值以1018cm-3為數(shù)量級。
n+埋入層31完全覆蓋p阱131頂面內(nèi)形成的n+型源極區(qū)133下方，且與n型雜質(zhì)區(qū)121的底面相接并在p-襯底200內(nèi)形成。在圖44所示的例子中，設(shè)n+埋入層31的寬度為X，p阱131的寬度為Y，則X＞Y的關(guān)系成立。
圖60中示出與傳統(tǒng)半導(dǎo)體裝置相關(guān)的CMOS部的簡易結(jié)構(gòu)，但在圖60所示的n型雜質(zhì)區(qū)121的下方追加形成n+埋入層31的裝置就相當(dāng)于本實(shí)施例9的半導(dǎo)體裝置。圖45與追加形成n+埋入層31的圖60的結(jié)構(gòu)相關(guān)，是表示VS電極上施加VS負(fù)電壓時的、圖44所示的寬度X與寬度Y的關(guān)系(X-Y)與寄生pnpn晶閘管的動作開始電壓的相關(guān)的曲線圖。該寄生pnpn晶閘管是基于由p-襯底200、n型雜質(zhì)區(qū)121和n+埋入層31、p阱131、n+型源極區(qū)133構(gòu)成的pnpn結(jié)構(gòu)產(chǎn)生的寄生晶閘管。圖45所示的曲線圖的橫軸表示X-Y的值，縱軸表示將寄生pnpn晶閘管開始動作時的VS負(fù)電壓的值-1倍后的值(即VS負(fù)電壓的絕對值)。
參照圖45所示的曲線圖，可知X-Y的值越大，寄生pnpn晶閘管開始動作的VS負(fù)電壓的絕對值越大。即，n+埋入層31的寬度X越大，對于高壓側(cè)浮動補(bǔ)償電壓VS的負(fù)變動的CMOS12的鎖定容量越高。
圖46與追加形成n+埋入層31的圖60的結(jié)構(gòu)相關(guān)，是表示在VS電極上施加VS負(fù)電壓時，流過bulk電極、pMOS源電極、nMOS源電極等各電極的電流值的曲線圖。參照圖46，當(dāng)VS負(fù)電壓為-50V左右時，流過nMOS源電極的電流與流過pMOS源電極的電流大致相同。
圖47是圖46所示的VS負(fù)電壓為-140V時的電流分布的示圖。參照圖47，可知當(dāng)VS負(fù)電壓為-140V時，電流不流過nMOS源電極，上述寄生pnpn晶閘管不動作。
圖48是圖46所示的VS負(fù)電壓為-150V時的電流分布的示圖。參照圖48，可知VS負(fù)電壓為-150V時，電流流過nMOS源電極，上述寄生pnpn晶閘管動作。
如上述那樣，n+埋入層31的寬度X越大，對于高壓側(cè)浮動補(bǔ)償電壓VS的負(fù)變動的CMOS12的鎖定容量提高。但是，寬度X過大，會增加在晶圓表面不能形成nMOS等的有源元件的區(qū)域(無效區(qū)域)，其結(jié)果芯片尺寸變大而導(dǎo)致成本上升。
在圖49所示的例子中，n+埋入層31的寬度X較大，且n+埋入層31在p阱131的右側(cè)面向右側(cè)突出很多。結(jié)果，無效區(qū)域增加且芯片尺寸變大。
另一方面，圖50所示的例子中，n+埋入層31的寬度X較小，n+埋入層31僅在p阱131下方形成，且不越過p阱131的右側(cè)面地在右側(cè)形成。這種情況下，無效區(qū)域比圖49所示的結(jié)構(gòu)減少，因此芯片尺寸變小。而且，在p阱131下方形成n+埋入層31，這樣由于n+埋入層31完全包含p阱131內(nèi)形成的n+型源極區(qū)133的下方區(qū)域地形成(即確實(shí)覆蓋)，維持提高鎖定容量的效果。
圖51中為了與圖44所示的結(jié)構(gòu)進(jìn)行比較，示出代替圖44所示的n+埋入層31而形成n+埋入層32的結(jié)構(gòu)。n+埋入層32與n型雜質(zhì)區(qū)121底面相接地形成，但不覆蓋nMOSFET的n+型源極區(qū)133下方，而覆蓋pMOSFET的p+型源極區(qū)126或柵極區(qū)下方。
圖52與增加形成n+埋入層32的圖60的結(jié)構(gòu)相關(guān)，是表示在VS電極上施加VS負(fù)電壓時，流過bulk電極、pMOS源電極及nMOS源電極等各電極的電流值的曲線圖。參照圖52，VS負(fù)電壓為-40V左右時，流過nMOS源電極的電流與流過pMOS源電極的電流大致相同。
圖53是圖52所示的VS負(fù)電壓為-17V時的電流分布的示圖。參照圖53，可知當(dāng)VS負(fù)電壓為-17V時，電流不流過nMOS源電極，上述寄生pnpn晶閘管不動作。
圖54是圖52所示的VS負(fù)電壓為-40V時的電流分布的示圖。參照圖54，可知當(dāng)VS負(fù)電壓為-40V時，電流流過nMOS源電極，上述寄生pnpn晶閘管動作。
考察圖52～54的結(jié)果，在追加形成n+埋入層32時，只能得到未形成n+埋入層32的傳統(tǒng)半導(dǎo)體裝置(參照圖61)相同程度的鎖定容量，就是說追加形成n+埋入層32并不有效。
即，與用n+埋入層32覆蓋pMOSFET的p+型源極區(qū)126或柵極區(qū)下方的情況相比，用n+埋入層31覆蓋p阱131頂面內(nèi)形成的n+型源極區(qū)133下方更加有效，從而，能夠提高對高壓側(cè)浮動補(bǔ)償電壓VS的負(fù)變動的CMOS12的鎖定容量。
權(quán)利要求
1.一種半導(dǎo)體裝置，用以驅(qū)動具備第一電極、第二電極和控制電極的開關(guān)器件，其中設(shè)有與所述第一電極連接的第一端子；經(jīng)由電容性元件連接到所述第一電極的第二端子；第一導(dǎo)電型的半導(dǎo)體襯底；在所述半導(dǎo)體襯底的主面內(nèi)形成的第二導(dǎo)電型的第一雜質(zhì)區(qū)；在所述第一雜質(zhì)區(qū)的主面內(nèi)形成的所述第一導(dǎo)電型的第二雜質(zhì)區(qū)；在所述第二雜質(zhì)區(qū)的主面內(nèi)形成，并包括與所述第一端子連接的所述第二導(dǎo)電型的源極/漏極區(qū)的第一晶體管；在所述第一雜質(zhì)區(qū)的所述主面內(nèi)形成，并包括與所述第二端子連接的所述第一導(dǎo)電型的源極/漏極區(qū)的第二晶體管；以及與所述第一雜質(zhì)區(qū)的底面相接并在所述半導(dǎo)體襯底內(nèi)形成的所述第二導(dǎo)電型的第三雜質(zhì)區(qū)。
2.如權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于所述第三雜質(zhì)區(qū)包括所述第二導(dǎo)電型的高濃度雜質(zhì)區(qū)，它與所述第一雜質(zhì)區(qū)的所述底面相接并在所述半導(dǎo)體襯底內(nèi)形成，且具有比所述第一雜質(zhì)區(qū)所具有的第一雜質(zhì)濃度高的第二雜質(zhì)濃度；所述第二導(dǎo)電型的低濃度雜質(zhì)區(qū)，它與所述第一雜質(zhì)區(qū)的所述底面相接，且覆蓋所述高濃度雜質(zhì)區(qū)的周圍而形成在所述半導(dǎo)體襯底內(nèi)，且具有低于所述第二雜質(zhì)濃度的第三雜質(zhì)濃度。
3.一種半導(dǎo)體裝置，其中設(shè)有第一導(dǎo)電型的半導(dǎo)體襯底；在所述半導(dǎo)體襯底的主面上形成的第一電極和第二電極；在所述半導(dǎo)體襯底的所述主面內(nèi)形成，并與所述第一電極連接的所述第一導(dǎo)電型的第一雜質(zhì)區(qū)；在所述半導(dǎo)體襯底的所述主面內(nèi)形成，并與所述第二電極連接的第二導(dǎo)電型的第二雜質(zhì)區(qū)；在所述半導(dǎo)體襯底的所述主面內(nèi)形成，并包括夾于所述第一雜質(zhì)區(qū)的側(cè)面和所述第二雜質(zhì)區(qū)的側(cè)面之間的部分的所述第二導(dǎo)電型的第三雜質(zhì)區(qū)；以及與所述第二雜質(zhì)區(qū)的底面相接并在所述半導(dǎo)體襯底內(nèi)沒有比所述第二雜質(zhì)區(qū)的所述側(cè)面向所述第一雜質(zhì)區(qū)側(cè)突出地形成的所述第二導(dǎo)電型的第四雜質(zhì)區(qū)。
4.如權(quán)利要求3所述的半導(dǎo)體裝置，其特征在于還設(shè)有在所述第四雜質(zhì)區(qū)內(nèi)沒有比所述第四雜質(zhì)區(qū)的側(cè)面向所述第三雜質(zhì)區(qū)側(cè)突出地形成，且具有比所述第四雜質(zhì)區(qū)所具有的第一雜質(zhì)濃度高的第二雜質(zhì)濃度的所述第二導(dǎo)電型的第五雜質(zhì)區(qū)。
5.一種半導(dǎo)體裝置，其中設(shè)有第一導(dǎo)電型的半導(dǎo)體襯底；在所述半導(dǎo)體襯底的主面上形成的第一電極和第二電極；在所述半導(dǎo)體襯底的所述主面內(nèi)形成，并與所述第一電極連接的第二導(dǎo)電型的第一雜質(zhì)區(qū)；與所述第一雜質(zhì)區(qū)分開而在所述半導(dǎo)體襯底的所述主面內(nèi)形成，并與所述第二電極連接，且具備與所述第一雜質(zhì)區(qū)的側(cè)面相對的側(cè)面的所述第二導(dǎo)電型的第二雜質(zhì)區(qū)；以及與所述第二雜質(zhì)區(qū)的底面相接而在所述半導(dǎo)體襯底內(nèi)形成，且具備不與所述第一雜質(zhì)區(qū)的所述側(cè)面相接的側(cè)面的所述第二導(dǎo)電型的第三雜質(zhì)區(qū)。
6.如權(quán)利要求5所述的半導(dǎo)體裝置，其特征在于還設(shè)有在所述第三雜質(zhì)區(qū)內(nèi)沒有比所述第二和第三雜質(zhì)區(qū)的各所述側(cè)面向所述第一雜質(zhì)區(qū)側(cè)突出地形成，且具有比所述第三雜質(zhì)區(qū)所具有的第一雜質(zhì)濃度高的第二雜質(zhì)濃度的所述第二導(dǎo)電型的第五雜質(zhì)區(qū)。
7.一種半導(dǎo)體裝置，用以驅(qū)動具備第一電極、第二電極和控制電極的開關(guān)器件，其中設(shè)有與所述第一電極連接的第一端子；經(jīng)由電容性元件連接到所述第一電極的第二端子；第一導(dǎo)電型的第一雜質(zhì)區(qū)；在所述第一雜質(zhì)區(qū)的主面內(nèi)形成的第二導(dǎo)電型的第二雜質(zhì)區(qū)；在所述第二雜質(zhì)區(qū)的主面內(nèi)形成，并具備與所述第一端子連接的所述第一導(dǎo)電型的源極/漏極區(qū)的第一晶體管；在所述第一雜質(zhì)區(qū)的所述主面內(nèi)形成，并具備與所述第二端子連接的所述第二導(dǎo)電型的源極/漏極區(qū)的第二晶體管；以及與所述第一雜質(zhì)區(qū)的底面相接而形成的所述第一導(dǎo)電型的第三雜質(zhì)區(qū)。
8.如權(quán)利要求7所述的半導(dǎo)體裝置，其特征在于所述第三雜質(zhì)區(qū)包括所述第一導(dǎo)電型的高濃度雜質(zhì)區(qū)，它與所述第一雜質(zhì)區(qū)的所述底面相接地形成，且具有比所述第一雜質(zhì)區(qū)所具有的第一雜質(zhì)濃度高的第二雜質(zhì)濃度；所述第一導(dǎo)電型的低濃度雜質(zhì)區(qū)，它與所述第一雜質(zhì)區(qū)的所述底面相接，且覆蓋所述高濃度雜質(zhì)區(qū)的周圍地形成，且具有低于所述第二雜質(zhì)濃度的第三雜質(zhì)濃度。
9.一種半導(dǎo)體裝置，用以驅(qū)動具備第一電極、第二電極和控制電極的開關(guān)器件，其中設(shè)有與所述第一電極連接的第一端子；經(jīng)由電容性元件連接到所述第一電極的第二端子；第一導(dǎo)電型的半導(dǎo)體襯底；在所述半導(dǎo)體襯底的主面內(nèi)形成的第二導(dǎo)電型的第一雜質(zhì)區(qū)；在所述第一雜質(zhì)區(qū)的主面內(nèi)形成的所述第一導(dǎo)電型的第二雜質(zhì)區(qū)；在所述第二雜質(zhì)區(qū)的主面內(nèi)形成，并具備與所述第一端子連接的所述第二導(dǎo)電型的源極/漏極區(qū)的第一晶體管；在所述第一雜質(zhì)區(qū)的所述主面內(nèi)形成，并具備與所述第二端子連接的所述第一導(dǎo)電型的源極/漏極區(qū)的第二晶體管；以及所述第二導(dǎo)電型的第三雜質(zhì)區(qū)，至少覆蓋所述第一晶體管的所述源極/漏極區(qū)下方，且與所述第一雜質(zhì)區(qū)的底面相接并在所述半導(dǎo)體襯底內(nèi)形成，且具有高于所述第一雜質(zhì)區(qū)所具有的第一雜質(zhì)濃度的第二雜質(zhì)濃度。
10.如權(quán)利要求9所述的半導(dǎo)體裝置，其特征在于所述第三雜質(zhì)區(qū)僅在所述第二雜質(zhì)區(qū)下方形成。
全文摘要
本發(fā)明得到高壓側(cè)浮動補(bǔ)償電壓的負(fù)變動而產(chǎn)生的鎖定破壞容量高的半導(dǎo)體裝置。在p
文檔編號H01L27/04GK1783495SQ20051011889
公開日2006年6月7日 申請日期2005年11月2日 優(yōu)先權(quán)日2004年12月2日
發(fā)明者幡手一成 申請人:三菱電機(jī)株式會社