專利名稱：記憶體元件與電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明一般性地涉及一保護(hù)半導(dǎo)體元件免受等離子損壞(plasmadamage)的保護(hù)電路。
背景技術(shù)：
在制作集成電路(IC)的過程中，使用等離子蝕刻方法(plasma etching)生成連接集成電路元件的金屬線(metal lines)或多晶硅線(polysiliconlines)。一般地，該方法產(chǎn)生的電荷(charges)積聚在金屬線或多晶硅線上。由于MOS閘極(gate)的電容(capacitance)相當(dāng)高，等離子蝕刻方法所產(chǎn)生的電荷積聚在MOS元件的閘極，可能擊穿閘極周圍的電介質(zhì)(dielectric)。類似地，集成電路上某些元件的電介質(zhì)(層)非常薄，該電介質(zhì)層上的金屬層或多晶硅層也可能積聚一部分由該方法所產(chǎn)生的電荷。被該等離子方法產(chǎn)生的電荷所導(dǎo)致的損壞包括在電介質(zhì)內(nèi)產(chǎn)生電荷陷阱(charge trap)、電介質(zhì)介面退化(deterioration)、元件生命周期縮短等。結(jié)果，包含MOS元件或電介質(zhì)薄膜的集成電路的性能下降。
業(yè)界已提出保護(hù)集成電路避免制造過程中等離子方法招致?lián)p壞的方法。例如，Chou et al.在第2004/0007730號美國專利申請案中所描述的保護(hù)元件所包括的一對PMOS和NMOS晶體管，各自的閘極接線端子(terminals)連接于相應(yīng)的基板(substrate)。第2004/0007730號美國專利申請案的圖4-5被分別引用為本說明的圖1-2。
圖1中，在一元件基板11上形成的集成電路元件10所包括的集成電路12的保護(hù)元件包括PMOS晶體管15和NMOS晶體管16。PMOS晶體管的源極/汲極中一接線端子接地，其另一接線端子與集成電路12的節(jié)點(diǎn)14相連，以避免等離子方法產(chǎn)生的電荷招致的損壞。PMOS晶體管15的閘極與其基板相連，還連接于電壓產(chǎn)生器13因而在運(yùn)行中得到電壓。NMOS晶體管16的源極/汲極中一接線端子接地，其另一接線端子也與節(jié)點(diǎn)14相連，以避免等離子方法產(chǎn)生的電荷招致的損壞。NMOS晶體管16的閘極與其基板相連，還連接于電壓產(chǎn)生器13因而在運(yùn)行中得到電壓。
在制造過程中，由于電壓產(chǎn)生器13不提供電壓輸出，PMOS晶體管和NMOS晶體管的閘極電位為浮動(dòng)。集成電路元件10運(yùn)行時(shí)，PMOS晶體管15的閘極得到集成電路元件10最高的可能工作電壓，NMOS晶體管16的閘極得到集成電路元件10最低的可能工作電壓，因此該兩晶體管均關(guān)閉以避免干擾集成電路元件10的正常運(yùn)行。
圖2為PMOS晶體管15和NMOS晶體管16的剖面圖。該兩晶體管形成在同一P型半導(dǎo)體基板(PW)20上。第一n型深井(NWD)21和第二n形深井(NWD)22生成在基板20上。PMOS晶體管15包括在第一n型深井21(即PMOS晶體管15的基板)中形成的源極23和汲極24，以及在源極23和汲極24之間所限定的通道區(qū)域上形成的閘極27。n型接觸區(qū)域25形成在第一n型深井21的表面里。p型接觸區(qū)域26形成在與第一n型深井21相鄰的基板20(PW)的表面里。p型深井(PWI)31形成在第二n型深井22里。NMOS晶體管16包括在p型深井31(即NMOS晶體管16的基板)中形成的源極32和汲極33，以及在源極32和汲極33之間所限定的通道區(qū)域上形成的閘極36。一n型接觸區(qū)域37形成在第二n型深井22的表面里。一p型接觸區(qū)域34形成在p型深井31的表面里。一p型接觸區(qū)域35形成在與第二n型深井22相鄰的基板20(PW)的表面里。
PMOS晶體管15的閘極27通過接觸區(qū)域25與第一n型深井21相連，并在運(yùn)行過程中與電壓產(chǎn)生器13相連，接受由13產(chǎn)生的電壓VPCP11，該VPCP11為集成電路元件10的最高工作電壓。PMOS晶體管15的源極23通過接觸區(qū)域26與基板20和參考地相連。PMOS晶體管15的汲極24與節(jié)點(diǎn)30(圖1中的節(jié)點(diǎn)14)相連，避免等離子方法產(chǎn)生的電荷所招致的損壞。
NMOS晶體管16的閘極36通過接觸區(qū)域34與p型深井31相連，并在運(yùn)行過程中與電壓產(chǎn)生器13相連，接受由13產(chǎn)生的電壓NVPP，該NVPP為集成電路元件10的最低工作電壓。NMOS晶體管16的源極32通過接觸區(qū)域35與基板20和參考地相連。NMOS晶體管16的汲極33與節(jié)點(diǎn)30(圖1中的節(jié)點(diǎn)14)相連，避免等離子方法產(chǎn)生的電荷所招致的損壞。
在集成電路元件10的制造過程中閘極27和36漂浮。因此，如果在節(jié)點(diǎn)14(圖2的節(jié)點(diǎn)30)積累有正電荷，那么正電荷可通過PMOS晶體管15放電，如果在節(jié)點(diǎn)14(圖2的節(jié)點(diǎn)30)積累有負(fù)電荷，那么負(fù)電荷可通過NMOS晶體管16放電。
但是，當(dāng)集成電路IC12為具有多條字線(word line)的記憶體排列時(shí)，則易受等離子方法所招致的損壞，圖1所示的保護(hù)電路可能無效，因?yàn)樵撾娐分荒鼙Ｗo(hù)一條字線。為了保護(hù)整個(gè)記憶體排列，必須使用許多圖1所示的保護(hù)元件，結(jié)果要消耗很多晶片面積。
而且，圖1的保護(hù)元件不適用于跨接字線(strapped word lines)。圖3顯示具有跨接字線的傳統(tǒng)記憶體元件300的部分平面圖。圖4所示為傳統(tǒng)記憶體元件300沿圖3中A-A’直線的剖面圖。形成在半導(dǎo)體基板302上的記憶體元件300包括多行多列排列的記憶單元(cell)(未顯示)。每一行相當(dāng)于字線(word line)WL，每一列相當(dāng)于位元線(bit line)BL。位元線BL形成在半導(dǎo)體基板302的擴(kuò)散區(qū)(未顯示)，每一字線WL包括頂層金屬條304和多個(gè)多晶硅段306。如圖4所示，在跨接區(qū)域，每一多晶硅段306，通過第一金屬接觸310、經(jīng)內(nèi)置金屬電介質(zhì)(IMD)314中的312，再經(jīng)夾層電介質(zhì)(ILD)320中的316和318，與頂層金屬條304相連。多晶硅段306形成在位于半導(dǎo)體基板302上的閘極電介質(zhì)322的某一層上。
當(dāng)圖1中的保護(hù)元件與字線WL的多晶硅段306相連時(shí)，該保護(hù)元件可將積聚在多晶硅306上由等離子方法產(chǎn)生的電荷徹底釋放。但積聚于其他多晶硅段306上的電荷不能被有效釋放。

發(fā)明內(nèi)容
與本發(fā)明實(shí)施例相一致，所提供的記憶體元件，可連接于保護(hù)電路，避免等離子方法招致的損壞。記憶體元件包括多個(gè)字線和多個(gè)二極管的記憶體排列，其中每一二極管與對應(yīng)的字線相連。
與本發(fā)明實(shí)施例相一致，所提供的電路，含有記憶體元件，該元件包括多個(gè)字線和多個(gè)二極管的記憶體排列，其中每一二極管與一對應(yīng)的字線相連。該電路還包括與二極管連接、保護(hù)字線免受等離子方法招致的損壞的保護(hù)電路。
本發(fā)明其他特征和優(yōu)點(diǎn)，一部分將在下面說明中被揭露，一部分顯而易見無須描述，或通過實(shí)現(xiàn)本發(fā)明而獲得。利用所附申請專利范圍所主張的原理或其組合可了解與獲得本發(fā)明的特征與優(yōu)點(diǎn)。
為讓本發(fā)明的上述和其他目的、特征和優(yōu)點(diǎn)能更明顯易懂，下文特舉較佳實(shí)施例，并配合所附圖式，作詳細(xì)說明如下。


圖1顯示一具有保護(hù)元件的傳統(tǒng)電路。
圖2是圖1的保護(hù)元件的剖面圖。
圖3顯示具有跨接字線的傳統(tǒng)記憶體元件的部分平面圖。
圖4顯示沿圖3中線A-A’的傳統(tǒng)記憶體元件的剖面圖。
圖5顯示與本發(fā)明實(shí)施例相符合、具有跨接字線的傳統(tǒng)記憶體元件的部分平面圖。
圖6是記憶體元件沿圖5中直線B-B’的剖面圖。
圖7A是與本發(fā)明實(shí)施例相符合的保護(hù)電路的剖面圖。
圖7B顯示圖7A的保護(hù)電路的等價(jià)電路的剖面圖。
圖8顯示用來保護(hù)圖5-6的記憶體元件的保護(hù)電路(圖7A-7B)的配置。
10、12、300、500集成電路、集成電路元件、記憶體元件13電壓產(chǎn)生器15、704PMOS晶體管
16、706NMOS晶體管27、36、718、728閘極23、32、712、722源極24、33、714、724汲極11、14、20、302、702基板508跨接區(qū)域26、34、35p型接觸區(qū)域25、37n型接觸區(qū)域528、536、538p+型擴(kuò)散區(qū)域530n+型擴(kuò)散區(qū)域716、726通道區(qū)域21、22、524、710n型深井526、720p型深井14、A、B、30節(jié)點(diǎn)314、320、514電介質(zhì)312、316、318、512、516、518連接導(dǎo)體304、504頂層金屬條310、510第一金屬接觸306、506多晶硅段BL位元線WL字線GND地VPP、VPCP11集成電路元件10的最高工作電壓NVPP集成電路元件10的最低工作電壓700保護(hù)電路730、732、734、736、738井拾取區(qū)具體實(shí)施方式
本說明配合所附圖式，舉例詳細(xì)說明本發(fā)明實(shí)施例。如有可能，將在所有圖式中使用相同的說明數(shù)字代表相同或類似部件。
與本發(fā)明實(shí)施例相符合，所提供的保護(hù)裝置對記憶體元件的多個(gè)字線或跨接字線的保護(hù)，防止等離子方法招致的損壞。
圖5顯示與本發(fā)明實(shí)施例相符合、具有跨接字線的傳統(tǒng)記憶體元件500的部分平面圖，圖6是記憶體元件500沿圖5中直線B-B’的剖面圖。
記憶體元件500，形成在半導(dǎo)體基板502上，包括多個(gè)以行列排列的記憶體單元(cell)。每一行相當(dāng)于字線(word line)WL，每一列相當(dāng)于位元線(bit line)BL。位元線BL形成在半導(dǎo)體基板502的擴(kuò)散區(qū)(未顯示)，每一字線WL包括頂層金屬條504和多個(gè)多晶硅段506。如圖6所示，在跨接區(qū)域508，每一多晶硅段506，通過第一金屬接觸510、經(jīng)內(nèi)置金屬電介質(zhì)(inter-metal dielectric，IMD)514中的512，再經(jīng)夾層電介質(zhì)(inter-layer dielectric，ILD)520中的516和518，與頂層金屬條504相連。多晶硅段506形成在位于半導(dǎo)體基板502上的閘極電介質(zhì)522的某一層上。
與本發(fā)明第一實(shí)施例相符合，在跨接區(qū)508形成n型深井524，在n型深井524中形成p型深井526。對應(yīng)于每一字線，在n型深井524中形成p+型擴(kuò)散區(qū)域528，在p型深井526中形成n+型擴(kuò)散區(qū)域530。p+型擴(kuò)散區(qū)域528，通過夾層電介質(zhì)520中的532與第一金屬接觸510相連，n+型擴(kuò)散區(qū)域530，經(jīng)過夾層電介質(zhì)520中的534與第一金屬接觸510相連。
另外，在跨接區(qū)域508的一端，n+型擴(kuò)散區(qū)域536作為井拾取區(qū)(pick-up)，形成在n型深井524中；p+型擴(kuò)散區(qū)域538作為井拾取區(qū)，形成在p型深井526中。n+型擴(kuò)散區(qū)域536可連接于保護(hù)電路釋放正電荷，p+型擴(kuò)散區(qū)域538可連接于保護(hù)電路釋放負(fù)電荷。
與本發(fā)明實(shí)施例相符合，又提供了能夠釋放等離子方法產(chǎn)生的正、負(fù)電荷的保護(hù)電路。圖7A顯示釋放等離子方法產(chǎn)生的正、負(fù)電荷的保護(hù)電路700的剖面圖，。圖7B顯示保護(hù)電路700的等效電路。
保護(hù)電路700形成在半導(dǎo)體基板702上，包括PMOS晶體管704和NMOS晶體管706。第一n型深井(n-well)708和第二n形深井710生成在基板702上。PMOS晶體管704包括在第一n型深井708(即PMOS晶體管704的基板)中形成的源極712和汲極714，以及在源極712和汲極714之間所限定的通道區(qū)域716上形成的閘極718。p型深井720形成在第二n型深井710里。NMOS晶體管706形成在p型深井(p-well)720中，包括在p型深井(p-well)720(即NMOS晶體管706的基板)中形成的源極722和汲極724，以及在源極722和汲極724之間所限定的通道區(qū)域726上形成的閘極728。
在嚴(yán)重?fù)诫s的擴(kuò)散區(qū)域生成的井拾取區(qū)730、732和734分別位于第一n型深井708里、第二n型深井710里和p型深井720里。井拾取區(qū)736和738位于基板702上，這里，井拾取區(qū)736和738分別臨近于第一n型深井708和第二n型深井710。
PMOS晶體管704的源極712可連接于外部電路的節(jié)點(diǎn)A以接受和釋放正電荷。NMOS晶體管706的源極722可連接于外部電路的節(jié)點(diǎn)B以接受和釋放負(fù)電荷。PMOS晶體管704的閘極718和井拾取區(qū)730、732可連接于電壓VPP，這里，VPP是節(jié)點(diǎn)A的最高可能電壓或外部電路的最高可能工作電壓。NMOS晶體管706的閘極728和p型深井720的井拾取區(qū)734均可連接于電壓NVPP，這里，NVPP是節(jié)點(diǎn)B的最低可能電壓或外部電路的最低可能工作電壓。汲極714和724分別連接于基板702的井拾取區(qū)736和738，并接地。因此外部電路工作時(shí)，PMOS晶體管704和NMOS晶體管706關(guān)斷，避免干擾外部電路的正常運(yùn)行。
在外部電路和保護(hù)電路700的制造過程中，閘極718和728電位為浮動(dòng)，如果正電荷積聚在節(jié)點(diǎn)A，正電壓出現(xiàn)在PMOS晶體管704的源極712，結(jié)果PMOS晶體管704被導(dǎo)通，傳導(dǎo)電流釋放節(jié)點(diǎn)A的正電荷。如果負(fù)電荷積聚在節(jié)點(diǎn)B，負(fù)電壓出現(xiàn)在NMOS晶體管706的源極722，結(jié)果NMOS晶體管706被導(dǎo)通，傳導(dǎo)電流釋放節(jié)點(diǎn)B的負(fù)電荷。
參考圖8，保護(hù)電路700可用來保護(hù)記憶體元件500，方法是通過井拾取區(qū)536將PMOS晶體管704的源極712連接于n型深井524，通過井拾取區(qū)538將NMOS晶體管706的源極722連接于p型深井526。于是每一字線WL和每一多晶硅段506，通過兩個(gè)管道連接到保護(hù)電路700。
1、通過第一金屬接觸510，經(jīng)532、一第一二極管802(形成于p+型擴(kuò)散區(qū)域528和n型井524的連接部)，到PMOS晶體管704的源極712；2、通過第一金屬接觸510，經(jīng)534、一第二二極管804(形成于n+型擴(kuò)散區(qū)域530和p型井526的連接部)，到NMOS晶體管706的源極722。
如圖8所示，每一個(gè)第一二極管802的正極連接于對應(yīng)的第一金屬接觸510和對應(yīng)的字線，其負(fù)極連接于PMOS晶體管704的源極712。每一個(gè)第二二極管804的正極連接于對應(yīng)的NMOS晶體管706的源極722，其負(fù)極連接于對應(yīng)的第一金屬接觸510和和對應(yīng)的字線。因此，字線WL的多晶硅段506上積聚的正電荷通過對應(yīng)的二極管802和PMOS晶體管704釋放，其上積聚的負(fù)電荷通過對應(yīng)的二極管804和NMOS晶體管706釋放。因此，字線WL的多晶硅段506上積聚的正電荷通過對應(yīng)的二極管802和PMOS晶體管704釋放，其負(fù)電荷通過對應(yīng)的二極管804和NMOS晶體管706釋放。
如以上所論，與本發(fā)明實(shí)施例相一致的保護(hù)裝置允許單一的保護(hù)電路來保護(hù)記憶體元件的多字線或跨接字線，因而相應(yīng)地節(jié)省晶片面積。
雖然本發(fā)明已以較佳實(shí)施例揭露如上，然其并非用以限定本發(fā)明，任何熟習(xí)此技藝者，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作些許的更動(dòng)與潤飾，因此本發(fā)明的保護(hù)范圍當(dāng)視后附的申請專利范圍所界定者為準(zhǔn)。
權(quán)利要求
1.一種記憶體元件，可連接于一保護(hù)電路，用來消除等離子方法(plasma-induce)所產(chǎn)生電荷招致的損壞，其特征在于該記憶體元件包括一記憶體元件排列，包括多個(gè)字線；以及多個(gè)二極管，每一個(gè)該些二極管連接于對應(yīng)的某一字線和保護(hù)電路之間。
2.根據(jù)權(quán)利要求1所述的記憶體元件，其特征在于其保護(hù)電路包括第一部分以及第二部分，第一部分用以釋放正電荷，第二部分用以釋放負(fù)電荷，其中多個(gè)二極管包括多個(gè)第一二極管和第二二極管，每一個(gè)該些第一二極管連接在對應(yīng)的某一字線和保護(hù)電路的第一部分之間，每一個(gè)該些第二二極管連接在對應(yīng)的某一字線和保護(hù)電路的第二部分之間。
3.根據(jù)權(quán)利要求2所述的記憶體元件，其特征在于其中每一個(gè)該些第一二極管和每一個(gè)該些第二二極管，具有正極和負(fù)極，每一個(gè)該些第一二極管的正極連接于對應(yīng)的字線，其負(fù)極連接于該保護(hù)電路的第一部分；每一個(gè)該些第二二極管的負(fù)極連接于對應(yīng)的字線，其正極連接于該保護(hù)電路的第二部分。
4.根據(jù)權(quán)利要求3所述的記憶體元件，其特征在于記憶體元件形成在半導(dǎo)體基板上，每一個(gè)該些第一二極管由該半導(dǎo)體基板上的n型井和該n形井里的p型擴(kuò)散區(qū)組成。
5.根據(jù)權(quán)利要求4所述的記憶體元件，其特征在于其每一個(gè)該些第二二極管由位于n型井里的p型井和位于p型井里的n型擴(kuò)散區(qū)域組成。
6.根據(jù)權(quán)利要求3所述的記憶體元件，其特征在于其記憶體元件形成在半導(dǎo)體基板上，每一個(gè)該些第二二極管由位于該半導(dǎo)體基扳里的p型井和位于p型井里的n型擴(kuò)散區(qū)域組成。
7.根據(jù)權(quán)利要求1所述的記憶體元件，其特征在于其中每一個(gè)該些字線包括多個(gè)頂層金屬條和多個(gè)多晶硅段，每一多晶硅段在一跨接區(qū)域(strapping area)，通過對應(yīng)的多數(shù)個(gè)第一金屬接觸其中之一，連接于對應(yīng)的頂層金屬條。
8.根據(jù)權(quán)利要求7所述的記憶體元件，其特征在于其中多個(gè)二極管形成在該跨接區(qū)域，并連接在第一金屬接觸和保護(hù)電路之間。
9.一記憶體電路，其特征在于其包括一記憶體元件，包括一記憶體陣列，該記憶體陣列包括多個(gè)字線和多個(gè)二極管，每一該些二極管連接于對應(yīng)的某一字線；以及一保護(hù)電路，連接于該二極管，保護(hù)該字線免受等離子方法招致的損壞。
10.根據(jù)權(quán)利要求9所述的記憶體電路，其特征在于其中所述的保護(hù)電路包括一釋放正電荷的第一部分和一釋放負(fù)電荷的第二部分，其中該些多個(gè)二極管包括多個(gè)第一二極管和多個(gè)第二二極管，每一該第一二極管連接于對應(yīng)的某一字線和該保護(hù)電路的第一部分之間，該每一第二二極管連接于對應(yīng)的某一字線和該保護(hù)電路的第二部分之間。
11.根據(jù)權(quán)利要求10所述的記憶體電路，其特征在于其中每一該些第一二極管和每一該些第二二極管，具有正極和負(fù)極，每一該些第一二極管的正極連接于對應(yīng)的字線，其負(fù)極連接于該保護(hù)電路的第一部分；每一該些第二二極管的負(fù)極連接于對應(yīng)的字線，其正極連接于該保護(hù)電路的第二部分。
12.根據(jù)權(quán)利要求11所述的記憶體電路，其特征在于其中記憶體元件形成在半導(dǎo)體基板上，每一第一二極管由該半導(dǎo)體基板上的n型井和該n形井里的p型擴(kuò)散區(qū)組成。
13.根據(jù)權(quán)利要求12所述的記憶體電路，其特征在于其中每一第二二極管由位于n型井提供的p型井和位于p型井里的n型擴(kuò)散區(qū)域組成。
14.根據(jù)權(quán)利要求11所述的記憶體電路，其特征在于其記憶體元件形成在半導(dǎo)體基板上，每一第二二極管由位于該半導(dǎo)體基板里的p型井和位于p型井里的n型擴(kuò)散區(qū)域組成。
15.根據(jù)權(quán)利要求9所述的記憶體電路，其特征在于其每一字線包括多個(gè)頂層金屬條和多個(gè)多晶硅段，每一該多晶硅段通過對應(yīng)的某一第一金屬接觸連接于對應(yīng)的位于跨接區(qū)域的頂層金屬條。
16.根據(jù)權(quán)利要求15所述的記憶體電路，其特征在于其多個(gè)二極管形成在跨接區(qū)域，并連接在第一金屬接觸和保護(hù)電路之間。
17.根據(jù)權(quán)利要求9所述的記憶體電路，其特征在于其保護(hù)電路包括一PMOS晶體管，包括閘極、源極和汲極，其閘極連接于基板，其汲極連接于地，其源極連接于多個(gè)二極管中的某一個(gè)二極管；以及一NMOS晶體管，包括閘極、源極和汲極，其閘極連接于基板，其汲極連接于地，其源極連接于多個(gè)二極管中的其他二極管。
18.根據(jù)權(quán)利要求17所述的記憶體電路，其特征在于其中所述的PMOS晶體管的閘極被連接，接受該記憶體元件的最高可能工作電壓，該NMOS晶體管被連接，接受該記憶體元件的最低可能工作電壓。
19.根據(jù)權(quán)利要求17所述的記憶體電路，其特征在于其PMOS晶體管的源極連接于某一二極管的負(fù)極，當(dāng)正電荷積聚在字線上時(shí)，該P(yáng)MOS晶體管導(dǎo)通，釋放正電荷。
20.根據(jù)權(quán)利要求17所述的記憶體電路，其特征在于其NMOS晶體管的源極連接于其他二極管的正極，當(dāng)負(fù)電荷積聚在字線上時(shí)，該NMOS晶體管導(dǎo)通，釋放負(fù)電荷。
全文摘要
一種記憶體元件，可連接于一保護(hù)電路以避免等離子方法所產(chǎn)生電荷招致的損壞，該記憶體元件所包含的一記憶體排列包括多個(gè)字線和多個(gè)二極管，該每一二極管連接于某一該字線和保護(hù)電路之間。
文檔編號H01L23/58GK1801391SQ200510071918
公開日2006年7月12日 申請日期2005年5月23日 優(yōu)先權(quán)日2005年1月6日
發(fā)明者周銘宏 申請人:旺宏電子股份有限公司