專利名稱：制造超窄溝道半導(dǎo)體器件的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及制造超小納米線以及形成在納米線中的具有超窄溝道的半導(dǎo)體器件的方法。
背景技術(shù)：
半導(dǎo)體器件的發(fā)展和對(duì)于半導(dǎo)體器件的小型化的不斷追求導(dǎo)致了對(duì)更好的用于納米尺度結(jié)構(gòu)的制造工藝的要求?，F(xiàn)在正在納米尺度的結(jié)構(gòu)上制造半導(dǎo)體器件，因?yàn)楦〉钠骷３５葍r(jià)于更快的切換時(shí)間，這使得速度更快并且性能更好?；诰哂谐〕叽绲募{米尺度結(jié)構(gòu)的器件因此成為半導(dǎo)體器件按比例縮小自然的進(jìn)步。例如，已經(jīng)在通常被稱為“納米線(nanowire)”的半導(dǎo)體納米尺度結(jié)構(gòu)上制造出器件。納米線是指具有納米級(jí)尺寸的半導(dǎo)體(例如硅)結(jié)構(gòu)。目前制造納米線的方法包括光刻和氣相液相固相外延沉積。
在光刻中，半導(dǎo)體材料(例如硅)的薄層被沉積在襯底上，然后被圖案化以在襯底上形成納米線。在氣相液相固相外延沉積中，納米尺寸的金屬膠體(例如金或鎳)在高溫下被暴露于硅源氣體(例如硅烷)。然后硅被分解并在膠體上生長，形成硅納米線。將硅納米線從膠體上移走并沉積在襯底上。在這兩種方法下，都難以控制納米線的尺寸，尤其是對(duì)于小于5納米的尺寸。
此外，在納米線上制造的器件中，器件溝道極其的窄。極窄的溝道(＜10納米)可以表現(xiàn)出1維的器件傳輸，這允許更高的遷移率并允許可能的彈道傳輸(ballistic transport)，以提高器件性能。然而，以可控的方式制造這些超小溝道的方法目前還不與大批量制造工藝相容。

發(fā)明內(nèi)容
根據(jù)本發(fā)明的第一方面，公開了一種減小納米線的尺寸的方法，包括在形成在襯底上的第一電介質(zhì)層上沉積納米線，所述納米線具有第一尺寸；在所述納米線的第一區(qū)域上方沉積具有犧牲電介質(zhì)層和犧牲柵電極層的犧牲柵極堆疊，暴露出所述納米線的第二區(qū)域和第三區(qū)域；在所述犧牲柵極堆疊的每一個(gè)側(cè)面上沉積第一隔片；在所述第一電介質(zhì)層上方沉積第二電介質(zhì)層，以覆蓋所述第二區(qū)域和第三區(qū)域；去除所述犧牲柵極堆疊；以及通過至少一次熱氧化工藝和氧化物去除工藝來減薄所述納米線的所述第一區(qū)域，以將所述第一區(qū)域從所述第一尺寸減薄至第二尺寸。
根據(jù)本發(fā)明的第二方面，公開了一種制造納米線的方法，包括在形成在襯底上的第一電介質(zhì)層上沉積納米線，所述納米線具有第一尺寸；在所述納米線的第一區(qū)域上方沉積犧牲電介質(zhì)層，并在所述犧牲電介質(zhì)層上方沉積可刻蝕犧牲層，暴露出所述納米線的第二區(qū)域和第三區(qū)域，所述第一區(qū)域定義所述納米線的溝道區(qū)域；在所述犧牲電介質(zhì)層和所述可刻蝕犧牲層的每一個(gè)側(cè)面上沉積第一隔片；在所述第一電介質(zhì)層上方沉積第二電介質(zhì)層，以覆蓋所述第二區(qū)域和第三區(qū)域；刻蝕掉所述可刻蝕犧牲層和所述犧牲電介質(zhì)層；以及通過至少一次熱氧化工藝和氧化物去除工藝來減薄所述納米線的所述第一區(qū)域，以將所述第一區(qū)域從所述第一尺寸減薄至第二尺寸。
根據(jù)本發(fā)明的第三方面，公開了一種制造電子器件的方法，包括在形成在襯底上的第一電介質(zhì)層上沉積納米線，所述納米線具有第一尺寸；在所述納米線的第一區(qū)域上方沉積犧牲電介質(zhì)層，并在所述犧牲電介質(zhì)層上方沉積可刻蝕犧牲層，暴露出所述納米線的第二區(qū)域和第三區(qū)域，所述第一區(qū)域定義所述電子器件的溝道區(qū)域；在所述犧牲電介質(zhì)層和所述可刻蝕犧牲層的每一個(gè)側(cè)面上沉積第一隔片；在所述第二區(qū)域和所述第三區(qū)域的每一個(gè)中形成源/漏區(qū)域；在所述第一電介質(zhì)層上方沉積第二電介質(zhì)層，以覆蓋所述第二區(qū)域和第三區(qū)域；刻蝕掉所述可刻蝕犧牲層和所述犧牲電介質(zhì)層；通過至少一次熱氧化工藝和氧化物去除工藝來減薄所述納米線的所述第一區(qū)域，以將所述第一區(qū)域從所述第一尺寸減薄至第二尺寸；以及在所述第一區(qū)域上方沉積器件柵極堆疊，所述器件柵極堆疊包括第三電介質(zhì)層和柵電極。
根據(jù)本發(fā)明的第四方面，公開了一種電子器件，包括在襯底上形成的第一電介質(zhì)層上形成的納米線，所述納米線具有溝道區(qū)域、第一源/漏區(qū)域以及第二源/漏區(qū)域，所述溝道區(qū)域明顯小于所述第一源/漏區(qū)域和所述第二源/漏區(qū)域中的每一個(gè)；形成在所述溝道區(qū)域上方的器件柵極堆疊；形成所述器件柵極堆疊的各側(cè)面上的第一隔片；和形成在所述第一電介質(zhì)層、所述第一源/漏區(qū)域和所述第二源/漏區(qū)域上方的第二電介質(zhì)層。


在附圖中，通過示例而不是作為限制圖示說明了本公開，附圖中相似的標(biāo)號(hào)指示相似的元件。通過參考下面的描述和被用于圖示說明本發(fā)明實(shí)施例的附圖，可以最好地理解本發(fā)明。在附圖中圖1圖示了形成在襯底上的納米線；圖2圖示了形成在圖1的納米線上方的犧牲柵極堆疊；圖3圖示了犧牲柵極堆疊和緊鄰形成在納米線上方的所述犧牲柵極堆疊所形成的兩個(gè)隔片；圖4圖示了犧牲柵極堆疊、至少一個(gè)緊鄰犧牲柵極堆疊各側(cè)面的隔片以及形成在納米線上方的電介質(zhì)層；圖5圖示了去除圖4的犧牲柵極堆疊以暴露出納米線的一部分；圖6圖示了將圖5的納米線的暴露部分減薄至所期望的尺寸；圖7圖示了器件柵極堆疊被形成在圖6的減薄的納米線的上方，以形成具有超窄溝道區(qū)域的半導(dǎo)體器件；圖8圖示了圖7的半導(dǎo)體器件，其中為了清晰的目的而去掉了電介質(zhì)層；圖9圖示了圖7的半導(dǎo)體器件，其中為了清晰的目的而去掉了電介質(zhì)層和器件柵極堆疊；圖10圖示了圖7的半導(dǎo)體器件，其中為了清晰的目的而去掉了電介質(zhì)層和器件柵極堆疊，并且僅僅示出了一個(gè)隔片；圖11圖示了圖7的半導(dǎo)體器件，其中除了具有不同橫截面尺寸的部分的納米線之外，其他的都被去掉了；和圖12示出了納米尺度半導(dǎo)體結(jié)構(gòu)的熱氧化是自限制的。
具體實(shí)施例方式
參照具體的配置和技術(shù)描述了示例性實(shí)施例。本領(lǐng)域的技術(shù)人員將理解可以進(jìn)行各種變化和修改，并仍然落入所附權(quán)利要求的范圍中。此外，沒有對(duì)公知的元件、器件、部件、電路和工藝步驟等進(jìn)行詳細(xì)的描述。
如上所討論的，諸如納米線之類的納米尺度結(jié)構(gòu)極難制造成具有可靠和可控的尺寸。目前用于制造納米線的方法包括對(duì)從納米大小的成核位置的初始生長進(jìn)行尺寸控制，或者印刷小尺寸結(jié)構(gòu)而然后使用過刻蝕技術(shù)來減小納米線尺寸的光刻和圖案化方法。這些方法在實(shí)施中可能是很困難的，尤其是當(dāng)試圖在巨大的300mm晶片上控制數(shù)十億的小區(qū)域的尺寸時(shí)。
本發(fā)明的示例性實(shí)施例描述了允許對(duì)納米線尺寸進(jìn)行容易的控制的制造納米線的方法。更具體而言，實(shí)施例公開了制造具有至少一個(gè)極小或者超窄(例如具有小于5納米的尺寸)區(qū)域(例如中間區(qū)域)的納米線的制造方法。而且，從下面的討論中將清楚，實(shí)施例說明了一種可靠和可控的方法，該方法用于制造超小納米線(例如具有小于5納米的尺寸)和/或用于制造具有對(duì)制造其他半導(dǎo)體器件有用的超小或者超窄溝道區(qū)域的納米線。
在一個(gè)實(shí)施例中，公開了減小納米線的尺寸的方法。將納米線沉積在被形成在襯底上的第一電介質(zhì)層上。納米線具有第一尺寸。納米線提供第一區(qū)域、第二區(qū)域和第三區(qū)域。具有犧牲電介質(zhì)層和犧牲柵電極層的犧牲柵極堆疊被沉積在納米線的第一區(qū)域的上方，使納米線的第二區(qū)域和第三區(qū)域暴露。緊鄰犧牲柵極堆疊的各側(cè)面沉積第一隔片。第二電介質(zhì)層被沉積在第一電介質(zhì)層的上方，以覆蓋第二區(qū)域和第三區(qū)域。在沉積了第一隔片之后，犧牲柵電極和犧牲電介質(zhì)層被去除。去除犧牲柵電極和犧牲電介質(zhì)層暴露出納米線的第一區(qū)域。通過至少一次熱氧化和氧化物去除工藝來減薄納米線的第一區(qū)域。在減薄之后，第一區(qū)域具有小于第一尺寸的第二尺寸。減薄納米線的第一區(qū)域使得納米線的第一區(qū)域具有明顯小于(例如小10倍或者至少2倍)第二區(qū)域和第三區(qū)域的橫截面尺寸。第一區(qū)域可以是納米線的中間區(qū)域，而第二區(qū)域和第三區(qū)域可以是納米線的側(cè)邊區(qū)域。
在另一個(gè)實(shí)施例中，公開了制造納米線的方法。將納米線沉積在被形成在襯底上的第一電介質(zhì)層上。納米線具有第一尺寸。犧牲電介質(zhì)層被沉積在納米線的第一區(qū)域的上方，并且可刻蝕犧牲層被沉積在犧牲電介質(zhì)層的上方，使納米線的第二區(qū)域和第三區(qū)域暴露。緊鄰犧牲電介質(zhì)層和可刻蝕犧牲層的各側(cè)面沉積第一隔片。第二電介質(zhì)層被沉積在第一電介質(zhì)層的上方，以覆蓋第二區(qū)域和第三區(qū)域。將可刻蝕犧牲層和電介質(zhì)層刻蝕掉。在犧牲電介質(zhì)層和可刻蝕犧牲層被去除之后，暴露出納米線的第一區(qū)域。通過至少一次熱氧化和氧化物去除工藝來減薄納米線的第一區(qū)域。在減薄之后，第一區(qū)域具有小于第一尺寸的第二尺寸。此外，減薄納米線的第一區(qū)域使得第一區(qū)域具有明顯小于(例如小10倍或者至少2倍)第二區(qū)域和第三區(qū)域的橫截面尺寸。
在另一個(gè)實(shí)施例中，公開了在納米線中制造半導(dǎo)體器件的方法。將納米線沉積在被形成在襯底上的第一電介質(zhì)層上。納米線具有第一尺寸。犧牲電介質(zhì)層被沉積在納米線的第一區(qū)域的上方，并且可刻蝕犧牲層被沉積在犧牲電介質(zhì)層的上方，使納米線的第二區(qū)域和第三區(qū)域暴露。第一區(qū)域定義半導(dǎo)體器件的溝道區(qū)域。第二區(qū)域和第三區(qū)域定義半導(dǎo)體器件的源/漏區(qū)域。緊鄰犧牲電介質(zhì)層和可刻蝕犧牲層的各側(cè)面沉積第一隔片。第二電介質(zhì)層被沉積在第一電介質(zhì)層的上方，以覆蓋第二區(qū)域和第三區(qū)域。將可刻蝕犧牲層和犧牲電介質(zhì)層刻蝕掉?？涛g掉可刻蝕犧牲層和電介質(zhì)層暴露出納米線的第一區(qū)域。通過至少一次熱氧化和氧化物去除工藝來減薄納米線的第一區(qū)域，以使第一區(qū)域具有小于或明顯小于(例如小10倍或者至少2倍)第一尺寸的第二尺寸。包含第三電介質(zhì)層和柵電極的器件柵極堆疊被沉積在第一區(qū)域的上方。被形成在納米線中的半導(dǎo)體器件因此具有小于或者明顯小于器件源/漏區(qū)域的溝道區(qū)域。
下面的部分描述制造如上所述的納米線和半導(dǎo)體器件的示例性方法。在圖1中，提供襯底102。在一個(gè)實(shí)施例中，襯底102由諸如硅的半導(dǎo)體材料制成。襯底102可以是單晶硅、多晶硅、非晶硅或者硅合金。在一些實(shí)施例中，襯底102是絕緣體上硅(SOI)襯底。襯底102還可以是在本領(lǐng)域公知的通常用于制造半導(dǎo)體器件的任何合適的半導(dǎo)體襯底。
如圖1所示，利用電介質(zhì)層104的薄層來使襯底102絕緣，所述電介質(zhì)層104可以由諸如二氧化硅(SiO2)、氮化硅(Si3N4)的絕緣材料或者其他合適的半導(dǎo)體絕緣材料組成?？梢岳弥T如化學(xué)氣相沉積(CVD)或者物理沉積的傳統(tǒng)方法在襯底102上形成電介質(zhì)層104。電介質(zhì)層104起到將一個(gè)納米線與另一個(gè)隔離和/或?qū)⒁粋€(gè)形成在納米線中的器件與另一個(gè)隔離的作用。
如圖1所示，在電介質(zhì)層104上形成至少一個(gè)納米線106。為了公開的目的，納米線是指具有厚度在幾個(gè)納米(nm)(例如10納米)到幾百個(gè)納米(例如100-200納米)的范圍內(nèi)的半導(dǎo)體條(例如硅條)。納米線也可以是指具有納米級(jí)橫截面尺寸(例如高和寬)的半導(dǎo)體條?？梢栽陔娊橘|(zhì)層104上生長、沉積或者圖案化出納米線106。在一個(gè)實(shí)施例中，利用可以可靠地沉積厚度為10-100納米數(shù)量級(jí)的硅條的傳統(tǒng)方法，形成納米線106。在一個(gè)實(shí)施例中，利用被稱為“氣相液相固相外延(VLSE)”的工藝來沉積納米線106。在VLSE工藝中，將金屬膠體(例如金或者鎳)暴露于硅源氣體(例如SiH4)和高溫。硅源氣體被溶解到膠體粒子中，并且硅部分被生長在膠體上。然后將硅部分移走并沉積在電介質(zhì)層104上。VLSE在本領(lǐng)域是公知的。在另一個(gè)實(shí)施例中，利用傳統(tǒng)的光刻和刻蝕工藝來沉積納米線106，在該工藝中，利用諸如CVD或者等離子體增強(qiáng)CVD的方法將薄的硅膜沉積在電介質(zhì)層104上，并且對(duì)所述硅膜進(jìn)行圖案化(例如刻蝕)以形成單個(gè)的納米線106。應(yīng)該注意，可以利用本領(lǐng)域中公知的其他方法在電介質(zhì)層104上形成納米線106。
在一個(gè)實(shí)施例中，納米線106具有納米尺度數(shù)量級(jí)的第一橫截面尺寸。納米線106具有第一長度130，取決于應(yīng)用，該第一長度130可以是約100納米到約幾個(gè)微米。納米線106具有第一高度132和第一寬度134。第一高度132和第一寬度134定義納米線106的第一橫截面尺寸或者第一厚度。為了將被形成在納米線106中的半導(dǎo)體器件的可靠的性能，需要可靠地控制第一寬度134和第一高度132。在一個(gè)實(shí)施例中，納米線106具有約10-100納米的第一高度132和約10-100納米的第一寬度134。取決于用來在電介質(zhì)層104上形成納米線106的方法，第一高度132、第一寬度134和第一長度130可以變化?？梢钥煽亢涂煽氐匦纬杉s10-100納米數(shù)量級(jí)的納米線106的方法被用來在電介質(zhì)層104上形成納米線106。
如將在下面變得清楚的，諸如晶體管的半導(dǎo)體器件被形成在納米線106中。為了獲得優(yōu)異的半導(dǎo)體器件，納米線106需要盡可能的薄。更優(yōu)選的，晶體管的溝道區(qū)域應(yīng)該盡可能的薄。納米線106的橫截面尺寸，或者最佳的是，器件溝道區(qū)域的橫截面尺寸需要盡可能的薄。此外，納米線106的橫截面尺寸需要被可靠地控制，以獲得器件的高效和可靠的性能。下面的部分描述可靠地制造超小或者超窄納米線106的新工藝。首先，如前面所討論的，使用傳統(tǒng)的方法在電介質(zhì)層104上沉積納米線106。接著，納米線106的至少一個(gè)區(qū)域被減薄。納米線106至少在納米線106將形成器件的溝道區(qū)域的區(qū)域被減薄。下面的部分還描述由納米線106可靠地制造超小半導(dǎo)體器件的新工藝。雖然討論集中于制造用于晶體管的納米線106，但是應(yīng)該理解，其他的半導(dǎo)體器件也可以被形成在納米線106中，而不偏離實(shí)施例的范圍。
在圖2中，犧牲柵極堆疊108被形成(通過平面沉積工藝)在納米線106的第一區(qū)域的上方。在一個(gè)實(shí)施例中，第一區(qū)域是納米線106的中間區(qū)域。在一個(gè)實(shí)施例中，犧牲柵極堆疊108形成犧牲三柵極結(jié)構(gòu)，該結(jié)構(gòu)覆蓋納米線106中間區(qū)域的所有三個(gè)暴露側(cè)面。在另一個(gè)實(shí)施例中，犧牲柵極堆疊108是非平面結(jié)構(gòu)，因?yàn)槠浔恍纬蔀榘鼑{米線106中間區(qū)域的所有暴露的側(cè)面。在犧牲柵極堆疊108被形成在中間區(qū)域的上方之后，納米線106的其余區(qū)域成為第二區(qū)域114和第三區(qū)域116。區(qū)域114和116在此時(shí)是暴露的。在一個(gè)實(shí)施例中，第一區(qū)域?qū)⑿纬稍诩{米線106中所形成的半導(dǎo)體器件的器件溝道區(qū)域，而第二區(qū)域114和第三區(qū)域116將形成所述半導(dǎo)體器件的源區(qū)域和漏區(qū)域。
繼續(xù)參考圖2，犧牲柵極堆疊108包括犧牲柵電極119和犧牲電介質(zhì)層121。在一個(gè)實(shí)施例中，犧牲柵極堆疊108是本領(lǐng)域公知的傳統(tǒng)的柵極堆疊。在一個(gè)實(shí)施例中，犧牲柵電極119是多晶硅膜，而犧牲電介質(zhì)層121是氧化硅膜。利用諸如CVD的在本領(lǐng)域所公知的任何半導(dǎo)體沉積方法，將犧牲電介質(zhì)層121和犧牲柵電極119沉積在納米線106的中間區(qū)域的上方。在另一個(gè)實(shí)施例中，犧牲柵電極119被可刻蝕犧牲層代替，所述可刻蝕犧牲層可以被容易地和選擇性地刻蝕掉。犧牲柵電極119因此不需要是多晶硅和/或不需要是導(dǎo)電的。犧牲柵電極119僅僅需要是可去除和/或可刻蝕的。
繼續(xù)參考圖2，緊鄰犧牲柵極堆疊108的各側(cè)面形成第一隔片110。隔片110與半導(dǎo)體晶體管中的傳統(tǒng)的隔片壁相類似。在一個(gè)實(shí)施例中，隔片110包含氮化硅或者適于晶體管隔片壁的任何其他材料?？梢允褂弥T如CVD的本領(lǐng)域公知的方法，然后圖案化以形成緊鄰犧牲柵極堆疊108的各側(cè)面的隔片110，來形成隔片110。
在一個(gè)實(shí)施例中，半導(dǎo)體外延膜(例如硅或者鍺外延膜)被進(jìn)一步形成在納米線106的第二區(qū)域114和第三區(qū)域116的上方。因?yàn)榈诙^(qū)域114和第三區(qū)域116將形成半導(dǎo)體器件的源/漏區(qū)域，所以最佳的是使這些區(qū)域盡可能的大，以便對(duì)源/漏區(qū)域制造出更好的接觸焊盤。對(duì)于納米尺度的半導(dǎo)體器件，由于納米線的表面積很小，所以常常難以控制對(duì)源/漏區(qū)域的電接觸。在區(qū)域114和116的上方形成合適厚度的外延膜允許將源/漏區(qū)域制造得比納米線106的尺寸所允許的大。因此可以更容易地獲得對(duì)源/漏區(qū)域的電接觸。此外，外延膜可以被用來減小形成在第二區(qū)域114和第三區(qū)域116中的源/漏區(qū)域的串聯(lián)電阻。源/漏區(qū)域的更好的接觸焊盤和更低的串聯(lián)電阻導(dǎo)致了更好的器件性能。外延膜可以具有將給第二區(qū)域114和第三區(qū)域116提供足夠接觸面積的任何合適的厚度。在一個(gè)實(shí)施例中，沉積半導(dǎo)體外延膜，以使第二區(qū)域114和第三區(qū)域116中的每一個(gè)具有約為納米線106的第一橫截面尺寸3倍的橫截面尺寸。在圖2中沒有示出外延膜?？梢岳帽绢I(lǐng)域公知的方法在第二區(qū)域114和第三區(qū)域116上方形成外延膜。
在一個(gè)實(shí)施例中，利用諸如離子注入的傳統(tǒng)方法對(duì)第二區(qū)域114和第三區(qū)域116進(jìn)行注入，以形成半導(dǎo)體器件的源/漏區(qū)域。可以在注入之后的第二區(qū)域114和第三區(qū)域116中的每一個(gè)的上方形成硅化物層(未示出)，以有利于對(duì)源/漏區(qū)域的接觸。硅化物層給形成在第二區(qū)域114和第三區(qū)域116中的源/漏區(qū)域提供了低的接觸電阻。硅化物層可以由諸如鈷、鎳等金屬形成?？梢岳迷诘诙^(qū)域114和第三區(qū)域116上方沉積金屬的傳統(tǒng)方法來形成硅化物層。在沉積金屬之后，向這些區(qū)域施加熱，以允許這些區(qū)域中的硅與金屬反應(yīng)來形成硅化物。
如圖3所示，在一個(gè)實(shí)施例中，緊鄰第一隔片110的各側(cè)面形成第二隔片112。第二隔片112與第一隔片110相類似，并且可以由氮化物、與用于形成第一隔片110的類似材料或者本領(lǐng)域公知的其他合適材料制成。第二隔片112是有益的，因?yàn)槠鋵?duì)器件增加應(yīng)力，以提高器件的性能。此外，當(dāng)有兩個(gè)隔片110和112時(shí)，用于完成器件的圖案化變得更容易。
在圖4中，電介質(zhì)層118被形成在電介質(zhì)層104上方，覆蓋第二區(qū)域114和第三區(qū)域116。電介質(zhì)層118與傳統(tǒng)的層間電介質(zhì)層相類似。在一個(gè)實(shí)施例中，電介質(zhì)層118和電介質(zhì)層104相類似，并可以由諸如二氧化硅(SiO2)、氮化硅(Si3N4)的絕緣材料或者其他的合適絕緣材料制成。可以利用諸如CVD的傳統(tǒng)方法形成電介質(zhì)層118。在一個(gè)實(shí)施例中，電介質(zhì)層118被毯覆沉積到包括犧牲柵極堆疊108的所有結(jié)構(gòu)的上方。然后，電介質(zhì)層118被拋光，以暴露出犧牲柵極堆疊108的犧牲柵電極119的頂表面。
在圖5中，犧牲柵極堆疊108被去除。首先，犧牲柵極堆疊108的犧牲柵電極119被去除。為了去除犧牲柵電極119，使用選擇性刻蝕工藝，該工藝選擇性刻蝕掉犧牲柵電極119。在犧牲柵電極119由多晶硅制成的實(shí)施例中，可以使用常常被用來去除多晶硅的傳統(tǒng)刻蝕工藝，來去除犧牲柵電極119。在一個(gè)實(shí)施例中，氫氧化四甲基銨(TMAH)或者氫氧化鉀(KOH)刻蝕溶液被用來去除犧牲柵電極119。這些刻蝕溶液刻蝕掉多晶硅，并且對(duì)于二氧化硅(SiO2)和氮化硅(Si3N4)具有選擇性。其次，去除犧牲電介質(zhì)層121。在犧牲電介質(zhì)層121由SiO2制成的實(shí)施例中，使用選擇性去除SiO2的刻蝕工藝來去除犧牲柵極電介質(zhì)層121。例如，可以使用含氫氟酸和水的緩沖刻蝕劑溶液來去除犧牲電介質(zhì)層121?？刂瓶涛g工藝，使得只有犧牲電介質(zhì)層121被去除，留下完整的第一隔片110、第二隔片112和電介質(zhì)層104。在一個(gè)實(shí)施例中，電介質(zhì)層104、第一隔片110和第二隔片112可以由不同的材料制成(例如SiO2用于電介質(zhì)層104，SiON或者Si3N4用于隔片110和112)，以確保只有犧牲電介質(zhì)層121被去除。
在圖6中，在犧牲柵極堆疊108被去除之后，納米線106的中間區(qū)域現(xiàn)在被暴露出來。在圖6中，中間區(qū)域被標(biāo)示為區(qū)域120。在一個(gè)實(shí)施例中，納米線106的中間區(qū)域120被減薄，以便為器件提供超窄的(例如具有小于5納米的尺寸)溝道。在另一個(gè)實(shí)施例中，中間區(qū)域120被減薄，以給納米線106提供至少一個(gè)超小的(例如具有小于5納米的尺寸)區(qū)域。如所說明的，納米線106形成有第一橫截面尺寸，該尺寸具有約10-100納米的第一高度132和約10-100納米的第一寬度134。第一橫截面尺寸還可以是指納米線106的初始厚度。在減薄之前，中間區(qū)域120具有和納米線106的剩余部分相同的初始厚度或者橫截面尺寸(例如約10-100納米)。在減薄之后，中間區(qū)域120將具有第二橫截面尺寸，所述第二橫截面尺寸小于或者明顯小于第一橫截面尺寸。在一個(gè)實(shí)施例中，第二橫截面尺寸小于約5納米或者小于約2-3納米。
在一個(gè)實(shí)施例中，使用至少一次熱氧化工藝和至少一次刻蝕工藝來減薄中間區(qū)域120。納米線106的初始厚度(第一橫截面尺寸)通過受控的熱氧化和刻蝕工藝，可以被減薄或者減小到第二厚度。在一個(gè)實(shí)施例中，使氧化物層可控地?zé)嵘L在中間區(qū)域120的暴露表面上。在熱氧化工藝期間，中間區(qū)域120的暴露表面上的硅被消耗。在一個(gè)實(shí)施例中，被消耗的硅的量為納米線106的中間區(qū)域120的總厚度的約44％。例如，納米線106可以具有約10納米的中間區(qū)域120初始厚度。熱氧化工藝將消耗4.4納米的硅(44％的硅)。在熱氧化工藝之后，中間區(qū)域120的厚度為約5納米或者5.6納米。在一個(gè)實(shí)施例中，在熱氧化工藝中，消耗0.44納米的硅，以產(chǎn)生1納米的SiO2。因此，當(dāng)10納米厚的納米線106被氧化時(shí)，消耗了4.4納米的硅并且產(chǎn)生10納米的SiO2。在SiO2被去除之后，納米線106具有約5.6納米的厚度。中間區(qū)域120可以被連續(xù)和反復(fù)地?zé)嵫趸涂涛g，以獲得期望的厚度或者橫截面尺寸(例如約5納米或者小于5納米)。例如，納米線106可以具有約100納米的中間區(qū)域120初始厚度。若干連續(xù)的熱氧化和刻蝕工藝可能是必要的，以將中間區(qū)域120減薄至約5納米或者小于5納米。
在另一個(gè)實(shí)施例中，可以使用更具侵蝕性的熱氧化工藝。中間區(qū)域120可以在約800-900℃的溫度下熱氧化約2小時(shí)，接著利用諸如氫氟酸或者等同物的緩沖氧化物刻蝕劑進(jìn)行濕法刻蝕。在納米線106具有約50納米的第一橫截面尺寸(例如約100納米的高度132和約50納米的寬度134)的實(shí)施例中，在約800-900℃下熱氧化約2小時(shí)，接著利用緩沖氧化物刻蝕劑進(jìn)行濕法刻蝕之后，中間區(qū)域120可以被減薄至約5納米的第二橫截面尺寸(例如約5納米的高度132和約5納米的寬度134)。可以進(jìn)行類似的熱氧化和刻蝕，以進(jìn)一步將納米線106減薄至約2-3納米的橫截面尺寸?？梢允褂帽绢I(lǐng)域公知的合適的干法刻蝕工藝(例如反應(yīng)離子刻蝕或者等離子體刻蝕)來代替濕法刻蝕工藝，以在熱氧化工藝之后去除形成在納米線106的中間區(qū)域120上的氧化物層。最佳的是，使用濕法刻蝕工藝，以獲得更好的選擇性。
應(yīng)該注意，當(dāng)小尺寸硅區(qū)域被熱氧化時(shí)，已經(jīng)觀察到了自限制氧化。這被示出在圖12中，該圖是從Fukuda等的“Fabrication of silicon nanopillarscontaining polycrystalline silicon/insulator multiplayer structures”，Appl.Phys.Lett.70，(3)333(1997)中摘出的。在Fukuda的研究中，已經(jīng)表明了納米尺度硅結(jié)構(gòu)的熱氧化是自限制的。自限制氧化是一種應(yīng)力效應(yīng)。當(dāng)納米尺度硅結(jié)構(gòu)被熱氧化時(shí)，硅結(jié)構(gòu)被氧化至自限制的厚度，而與工藝的變化無關(guān)(例如時(shí)間和溫度的變化)。去除硅結(jié)構(gòu)中被氧化的部分，其余的硅結(jié)構(gòu)可以再次被類似地氧化至另一自限制的厚度。可以按需要重復(fù)此工藝，以獲得期望的厚度。如圖12中所示的，F(xiàn)ukuda將硅結(jié)構(gòu)氧化了從約3小時(shí)到約20小時(shí)的各種持續(xù)時(shí)間。硅結(jié)構(gòu)被氧化并且被氧化的層被去除，留下具有約10-15納米的核厚度的硅結(jié)構(gòu)，而與氧化時(shí)間無關(guān)。
因此，對(duì)于特定的納米線106，納米線106的任何區(qū)域可以依賴于自限制氧化被熱氧化，以獲得對(duì)被氧化的厚度的一定的控制。被氧化的部分可以被去除?？梢灾貜?fù)熱氧化和去除工藝，以將納米線106氧化至另一自限制的厚度，直至獲得期望的厚度。在一個(gè)實(shí)施例中，重復(fù)熱氧化和去除工藝，直至納米線106被減薄至約5納米或者小于5納米?？梢匀菀椎乜刂萍{米線106的區(qū)域的減薄，因?yàn)槊恳淮窝趸に嚨难趸穸葘?duì)諸如時(shí)間和溫度的工藝變化具有較小的敏感性。
在圖7中，利用傳統(tǒng)的方法將器件柵極堆疊122形成在減薄的中間區(qū)域120的上方。在一個(gè)實(shí)施例中，中間區(qū)域120形成器件的窄溝道區(qū)域。器件柵極堆疊122包含電介質(zhì)層123和形成在電介質(zhì)層123上的柵電極125。在一個(gè)實(shí)施例中，器件柵極堆疊122是本領(lǐng)域公知的傳統(tǒng)的柵極堆疊。在此實(shí)施例中，柵極堆疊125是形成在電介質(zhì)層123上的多晶硅膜，其中所述電介質(zhì)層123可以是氧化硅膜。在另一個(gè)實(shí)施例中，柵電極125是鑲嵌柵極(damascene gate)，其中該鑲嵌柵極可以由諸如硅、多晶硅、鍺化硅、鍺之類的半導(dǎo)體材料或者諸如銅、鋁和鈦之類的金屬制成。在另一個(gè)實(shí)施例中，柵電極125由金屬制成。使柵電極125由金屬制成避免了當(dāng)柵電極125由諸如多晶硅的半導(dǎo)體材料制成時(shí)所需的、對(duì)柵電極125進(jìn)行處理以使其導(dǎo)電的需要。此外，對(duì)于更小的器件，金屬柵電極更加有利，因?yàn)槠湓试S比半導(dǎo)體(例如多晶硅柵極)電極更低的電阻。在一個(gè)實(shí)施例中，器件柵極堆疊122形成了三柵極結(jié)構(gòu)，因?yàn)槠涓采w了中間區(qū)域120的三個(gè)側(cè)面。在另一個(gè)實(shí)施例中，器件柵極堆疊122是非平面結(jié)構(gòu)，因?yàn)槠涓采w了中間區(qū)域120的所有暴露的側(cè)面。
根據(jù)上面所討論的方法所形成的半導(dǎo)體器件的示例被示出在圖8-11中。這些圖示出了器件，其中為了清晰的目的而去掉了各種層或結(jié)構(gòu)。器件包括襯底102、第一電介質(zhì)層104和納米線106。納米線106包括形成器件溝道區(qū)域的中間區(qū)域120以及形成器件源/漏區(qū)域的區(qū)域114和116。在如前面所述的減薄工藝之后，器件的溝道區(qū)域小于或者明顯小于源/漏區(qū)域中的每一個(gè)。例如，溝道區(qū)域可以比源/漏區(qū)域中的每一個(gè)小至少10-20倍?；蛘?，溝道區(qū)域可以比源/漏區(qū)域中的每一個(gè)僅僅小2倍。在一個(gè)實(shí)施例中，只有器件的溝道區(qū)域利用前面所描述的方法從原有的橫截面尺寸被減薄。因此，器件的溝道區(qū)域是超窄溝道區(qū)域。器件的源/漏區(qū)域可以具有與納米線的原有橫截面尺寸相同的橫截面尺寸。更優(yōu)選的是，源/漏區(qū)域中的每一個(gè)具有如前面所討論的形成在其上方的外延膜。因此，源/漏區(qū)域中的每一個(gè)具有大于納米線的原有橫截面尺寸的橫截面尺寸。
器件還包括形成在納米線106的溝道區(qū)域上方的器件柵極堆疊122。器件還包括緊鄰器件柵極堆疊122的各側(cè)面所形成的第一隔片110?；蛘撸骷梢园ㄈ缜懊嫠鼍o鄰第一隔片110的各側(cè)面所形成的第二隔片112。器件還可以包括形成在源/漏區(qū)域(區(qū)域114和116)和第一電介質(zhì)層104上方的第二電介質(zhì)層118。利用本領(lǐng)域公知的方法可以在第二電介質(zhì)層118中生成接觸過孔(沒有示出)，以允許對(duì)源/漏區(qū)域的電接觸。
圖8示出了器件，其中去掉第二電介質(zhì)層118以僅僅示出形成在納米線106的中間區(qū)域120上方的器件柵極堆疊122以及形成在器件柵極堆疊122的各側(cè)面上的第一隔片110和第二隔片112。圖9示出了器件，其中去掉器件柵極堆疊以示出中間區(qū)域具有小于區(qū)域114和116的橫截面尺寸。圖10示出了器件，其中去掉第二隔片112以僅僅示出第一隔片110。圖11示出了器件，其中只有納米線106被留在第一電介質(zhì)層104上。此圖示出了納米線106的區(qū)域114和116明顯大于中間區(qū)域120。
雖然通過若干實(shí)施例描述了本發(fā)明，但是本領(lǐng)域的普通技術(shù)人員將認(rèn)識(shí)到本發(fā)明不限于所描述的實(shí)施例。相反，本發(fā)明的方法和裝置可以利用在所附權(quán)利要求的精神和范圍之中的修改和替換來實(shí)施。因此說明書將被認(rèn)為是示例性的而不是限制性的。
在公開了示例性實(shí)施例之后，可以對(duì)所公開的實(shí)施例進(jìn)行修改和變化，而仍然落入由所附權(quán)利要求限定的本發(fā)明的精神和范圍之中。
權(quán)利要求
1.一種減小納米線的尺寸的方法，包括在形成在襯底上的第一電介質(zhì)層上沉積納米線，所述納米線具有第一尺寸；在所述納米線的第一區(qū)域上方沉積具有犧牲電介質(zhì)層和犧牲柵電極層的犧牲柵極堆疊，暴露出所述納米線的第二區(qū)域和第三區(qū)域；在所述犧牲柵極堆疊的每一個(gè)側(cè)面上沉積第一隔片；在所述第一電介質(zhì)層上方沉積第二電介質(zhì)層，以覆蓋所述第二區(qū)域和第三區(qū)域；去除所述犧牲柵極堆疊；以及通過至少一次熱氧化工藝和氧化物去除工藝來減薄所述納米線的所述第一區(qū)域，以將所述第一區(qū)域從所述第一尺寸減薄至第二尺寸。
2.如權(quán)利1所述的方法，其中所述的沉積所述第二電介質(zhì)層的步驟是毯覆沉積，其中所述第二電介質(zhì)層被進(jìn)一步拋光到暴露出所述犧牲柵電極。
3.如權(quán)利1所述的方法，還包括在所述的沉積所述第二電介質(zhì)層的步驟之前，在所述第一隔片的各側(cè)面上沉積第二隔片。
4.如權(quán)利1所述的方法，還包括在所述的沉積所述第二電介質(zhì)層的步驟之前，在所述納米線的所述第二區(qū)域和所述第三區(qū)域上方形成外延膜。
5.如權(quán)利1所述的方法，其中所述減薄所述第一區(qū)域的步驟還包括連續(xù)地通過所述熱氧化在所述第一區(qū)域上生長氧化物層并且利用緩沖氧化物刻蝕劑刻蝕掉所述氧化物層，直至所述第二尺寸達(dá)到期望的值。
6.如權(quán)利1所述的方法，其中所述第二尺寸比所述第一尺寸小至少10倍。
7.如權(quán)利1所述的方法，還包括在所述沉積所述電介質(zhì)層的步驟之前，在所述納米線的所述第二區(qū)域和所述第三區(qū)域中的每一個(gè)的上方形成硅化物層。
8.如權(quán)利1所述的方法，還包括在所述沉積所述電介質(zhì)層的步驟之前，將摻雜劑注入到所述納米線的所述第二區(qū)域和所述第三區(qū)域中的每一個(gè)之中，以形成源/漏區(qū)域。
9.一種制造納米線的方法，包括在形成在襯底上的第一電介質(zhì)層上沉積納米線，所述納米線具有第一尺寸；在所述納米線的第一區(qū)域上方沉積犧牲電介質(zhì)層，并在所述犧牲電介質(zhì)層上方沉積可刻蝕犧牲層，暴露出所述納米線的第二區(qū)域和第三區(qū)域，所述第一區(qū)域定義所述納米線的溝道區(qū)域；在所述犧牲電介質(zhì)層和所述可刻蝕犧牲層的每一個(gè)側(cè)面上沉積第一隔片；在所述第一電介質(zhì)層上方沉積第二電介質(zhì)層，以覆蓋所述第二區(qū)域和第三區(qū)域；刻蝕掉所述可刻蝕犧牲層和所述犧牲電介質(zhì)層；以及通過至少一次熱氧化工藝和氧化物去除工藝來減薄所述納米線的所述第一區(qū)域，以將所述第一區(qū)域從所述第一尺寸減薄至第二尺寸。
10.如權(quán)利9所述的方法，還包括在所述的沉積所述第二電介質(zhì)層的步驟之前，在所述第一隔片的各側(cè)面上沉積第二隔片。
11.如權(quán)利9所述的方法，還包括在所述的沉積所述第二電介質(zhì)層的步驟之前，在所述納米線的所述第二區(qū)域和所述第三區(qū)域上方形成外延膜。
12.如權(quán)利9所述的方法，其中所述減薄所述第一區(qū)域的步驟還包括連續(xù)地通過所述熱氧化在所述第一區(qū)域上生長氧化物層并且利用緩沖氧化物刻蝕劑刻蝕掉所述氧化物層。
13.如權(quán)利9所述的方法，其中所述第二尺寸比所述第一尺寸小至少10倍。
14.如權(quán)利9所述的方法，還包括在所述沉積所述第二電介質(zhì)層的步驟之前，在所述納米線的所述第二區(qū)域和所述第三區(qū)域中的每一個(gè)的上方形成硅化物層。
15.如權(quán)利9所述的方法，還包括在所述沉積所述第二電介質(zhì)層的步驟之前，將摻雜劑注入到所述納米線的所述第二區(qū)域和所述第三區(qū)域中的每一個(gè)之中，以形成源/漏區(qū)域。
16.一種制造電子器件的方法，包括在形成在襯底上的第一電介質(zhì)層上沉積納米線，所述納米線具有第一尺寸；在所述納米線的第一區(qū)域上方沉積犧牲電介質(zhì)層，并在所述犧牲電介質(zhì)層上方沉積可刻蝕犧牲層，暴露出所述納米線的第二區(qū)域和第三區(qū)域，所述第一區(qū)域定義所述電子器件的溝道區(qū)域；在所述犧牲電介質(zhì)層和所述可刻蝕犧牲層的每一個(gè)側(cè)面上沉積第一隔片；在所述第二區(qū)域和所述第三區(qū)域的每一個(gè)中形成源/漏區(qū)域；在所述第一電介質(zhì)層上方沉積第二電介質(zhì)層，以覆蓋所述第二區(qū)域和第三區(qū)域；刻蝕掉所述可刻蝕犧牲層和所述犧牲電介質(zhì)層；通過至少一次熱氧化工藝和氧化物去除工藝來減薄所述納米線的所述第一區(qū)域，以將所述第一區(qū)域從所述第一尺寸減薄至第二尺寸；以及在所述第一區(qū)域上方沉積器件柵極堆疊，所述器件柵極堆疊包括第三電介質(zhì)層和柵電極。
17.如權(quán)利16所述的方法，還包括形成對(duì)所述源/漏區(qū)域的接觸。
18.如權(quán)利16所述的方法，還包括在所述的沉積所述第二電介質(zhì)層的步驟之前，在所述第一隔片的各側(cè)面上沉積第二隔片。
19.如權(quán)利16所述的方法，還包括在所述的沉積所述第二電介質(zhì)層的步驟之前，在所述納米線的所述第二區(qū)域和所述第三區(qū)域上方形成外延膜。
20.如權(quán)利16所述的方法，其中所述形成所述源/漏區(qū)域的步驟還包括在所述納米線的所述第二區(qū)域和所述第三區(qū)域中的每一個(gè)的上方形成外延膜；將摻雜劑注入到所述第二區(qū)域和所述第三區(qū)域之中；以及在所述外延膜上方形成硅化物層。
21.如權(quán)利16所述的方法，還包括在所述沉積所述第二電介質(zhì)層的步驟之前，在所述納米線的所述第二區(qū)域和所述第三區(qū)域中的每一個(gè)的上方形成硅化物層。
22.如權(quán)利16所述的方法，還包括在所述沉積所述電介質(zhì)層的步驟之前，將摻雜劑注入到所述納米線的所述第二區(qū)域和所述第三區(qū)域中的每一個(gè)之中，以形成源/漏區(qū)域。
23.如權(quán)利16所述的方法，其中所述減薄所述第一區(qū)域的步驟還包括連續(xù)地通過所述熱氧化在所述第一區(qū)域上生長氧化物層并且利用緩沖氧化物刻蝕劑刻蝕掉所述氧化物層。
24.如權(quán)利16所述的方法，其中所述第二尺寸比所述第一尺寸小至少10倍。
25.如權(quán)利16所述的方法，其中所述可刻蝕犧牲層包括硅或者多晶硅。
26.一種電子器件，包括在襯底上形成的第一電介質(zhì)層上形成的納米線，所述納米線具有溝道區(qū)域、第一源/漏區(qū)域以及第二源/漏區(qū)域，所述溝道區(qū)域明顯小于所述第一源/漏區(qū)域和所述第二源/漏區(qū)域中的每一個(gè)；形成在所述溝道區(qū)域上方的器件柵極堆疊；形成在所述器件柵極堆疊的各側(cè)面上的第一隔片；和形成在所述第一電介質(zhì)層、所述第一源/漏區(qū)域和所述第二源/漏區(qū)域上方的第二電介質(zhì)層。
27.如權(quán)利26所述的電子器件，還包括形成在所述第一隔片的各側(cè)面上的第二隔片。
28.如權(quán)利26所述的電子器件，還包括形成在所述第一源/漏區(qū)域和所述第二源/漏區(qū)域中的每一個(gè)的上方的外延層，用于增大所述第一源/漏區(qū)域和所述第二源/漏區(qū)域的尺寸。
29.如權(quán)利26所述的電子器件，其中所述電介質(zhì)層還包括允許到所述第一源/漏區(qū)域和所述第二源/漏區(qū)域中的每一個(gè)的接觸過孔。
全文摘要
本發(fā)明公開了一種形成納米線的方法。在形成在襯底上的第一電介質(zhì)層上沉積具有第一尺寸的納米線。在納米線的第一區(qū)域上方沉積具有犧牲電介質(zhì)層和犧牲柵電極層的犧牲柵極堆疊，暴露出納米線的第二區(qū)域和第三區(qū)域。在犧牲柵極堆疊的每一個(gè)側(cè)面上沉積第一隔片。在第一電介質(zhì)層上方沉積第二電介質(zhì)層，以覆蓋第二區(qū)域和第三區(qū)域。去除所述犧牲柵極堆疊。通過至少一次熱氧化工藝和氧化物去除工藝來減薄納米線的第一區(qū)域，以將所述第一區(qū)域從所述第一尺寸減薄至第二尺寸。
文檔編號(hào)H01L21/335GK1577734SQ20041005466
公開日2005年2月9日 申請(qǐng)日期2004年7月27日 優(yōu)先權(quán)日2003年7月28日
發(fā)明者斯科特·A·黑爾蘭德, 羅伯特·周 申請(qǐng)人:英特爾公司