專利名稱：低介電常數(shù)層的制造方法
技術(shù)領域：
本發(fā)明涉及低介電常數(shù)(Low Dielectric Constant；Low K)層的制造方法，特別涉及可降低介電常數(shù)值的低介電常數(shù)層制造方法。
背景技術(shù)：
隨著半導體技術(shù)的進步，組件的尺寸也不斷地縮小，當集成電路的集成度(Integration)增加時，芯片的表面無法提供足夠的面積來制作所需的內(nèi)連線。因此，為了配合組件縮小后所增加的內(nèi)連線，目前超大規(guī)模集成電路(Very LargeScale Integration；VLSI)技術(shù)大都采用多層金屬導體連線的設計。然而，隨著金屬導線層數(shù)目的增加及導線間的距離不斷縮小，電子信號在金屬連線間傳送時，金屬連線的電阻電容延遲時間(Resistance Capacitance Delay Time；RCDelay Time)，已成為半導體組件速度受限的主要原因之一。此外，金屬連線尺寸的縮小，也使得電遷移(Electromigration)的情況日趨嚴重。
為了降低信號傳遞的時間延遲，目前的發(fā)展方向除了以電阻率約為1、67μΩ-cm的銅金屬來取代電阻率約為2、66μΩ-cm的鋁金屬成為導線的連線系統(tǒng)外，還可以利用低介電常數(shù)材料來作為導線間的絕緣層，借以降低金屬與金屬層之間的寄生電容大小，使組件在速度方面的性能提高，并且可以降低功率的消耗(Power Dissipation)及噪聲干擾(Cross-talk Noise)。
然而，由于低介電常數(shù)薄膜通常為松散的孔洞(Pore)結(jié)構(gòu)，導致低介電常數(shù)薄膜的機械強度較差，因此在工藝期間，低介電常數(shù)薄膜很容易因一些外力或能量而破裂，造成工藝合格率的降低。為了避免低介電常數(shù)薄膜的破裂，傳統(tǒng)上都必須借由變更或修改低介電常數(shù)材料的前驅(qū)物(Precursor)來提高其破裂臨界。目前，一般在低介電常數(shù)薄膜形成后，對此低介電常數(shù)薄膜進行后續(xù)的處理，來增加其結(jié)構(gòu)強度。
發(fā)明內(nèi)容
鑒于上述的背景技術(shù)中，為了實現(xiàn)超大規(guī)模集成電路組件良好的操作特性，低介電常數(shù)材料技術(shù)日趨重要，因此，本發(fā)明的目的，在于提供一種低介電常數(shù)層的制造方法，在用等離子體處理低介電常數(shù)層的步驟后，加入去除低介電常數(shù)層上的致密層(Dense Layer)的步驟。
根據(jù)以上所述的目的，本發(fā)明低介電常數(shù)層的制造方法包括首先，在基材上形成低介電常數(shù)層；接著，對低介電常數(shù)層進行等離子體處理步驟；隨后，去除低介電常數(shù)層表面的部分材料。其中，去除步驟可使用化學機械拋光法(Chemical Mechanical Polishing)、氬氣濺射法(Ar Sputtering)、氟化氫氣體(HFVapor)工藝、濕式蝕刻法或干式蝕刻法等。
由于等離子體工藝后，低介電常數(shù)層表面的致密層會導致整體低介電常數(shù)層的介電常數(shù)值提高，因此在加入去除步驟后，可降低整體低介電常數(shù)層的介電常數(shù)值。這樣一來，可以改善金屬連線的電阻電容延遲時間，同時提升集成電路的組件速度。
附圖簡要說明下面結(jié)合附圖對本發(fā)明的具體實施方式
作進一步詳細的描述。附圖中，
圖1至圖3為應用本發(fā)明低介電常數(shù)層的制造方法的剖面示意圖；圖4為本發(fā)明低介電常數(shù)層的制造流程圖。
具體實施例方式
本發(fā)明揭露一種低介電常數(shù)層的制造方法，使集成電路中應用低介電常數(shù)材料所構(gòu)成的絕緣層具有較低的介電常數(shù)值，以降低金屬導線層之間的寄生電容大小。為了使本發(fā)明的敘述更加詳盡與完備，可參照下列描述并配合圖1至圖3與圖4的圖示。圖1至圖3為本發(fā)明低介電常數(shù)層的工藝剖面示意圖，而圖4為本發(fā)明低介電常數(shù)層的制造流程圖，請一同參照圖1至圖3與圖4。
首先，按照步驟50，利用例如化學氣相沉積法(Chemical Vapor DepositionCVD)或等離子體增強化學氣相沉積法(Plasma Enhanced CVD；PECVD)在基材10上形成一層低介電常數(shù)層12，此低介電常數(shù)層12的材料可例如為氟化非晶碳(Fluorinated Amorphous Carbon；a-CF)、有機的MSQ(Methyl Silsesquioxane)、以及無機的HSQ(Hydrogen Silsesquioxane)等。
當?shù)徒殡姵?shù)層12形成后，按照步驟52，利用等離子體14對此低介電常數(shù)層12進行等離子體處理，此等離子體處理步驟可使得低介電常數(shù)層內(nèi)的原子排列進行重整及化學反應，從而降低介電常數(shù)與其缺陷。其中，等離子體處理的反應氣體可例如為氫氣、氮氣及其混合物等。
但是，經(jīng)過等離子體14所處理的低介電常數(shù)層12卻會在其表面形成一層致密層16，此致密層16的介電常數(shù)高于內(nèi)部低介電常數(shù)材料。在此情況下，整體低介電常數(shù)層12的介電常數(shù)值會因此而增加。
在低介電常數(shù)材料的技術(shù)日趨重要的情況下，本發(fā)明還在等離子體處理步驟之后，揭露一道去除步驟。按照步驟54，利用例如化學機械拋光法(ChemicalMechanical Polishing)、氬氣(Ar)的濺射法(Sputtering)、氟化氫氣體(HF Vapor)工藝、以及利用化學品的濕式蝕刻法或干式蝕刻法等，將致密層16去除，從而形成低介電常數(shù)層12a。
其中，一般致密層的厚度介于約100至1500之間，因此可根據(jù)形成致密層的厚度及材料不同，調(diào)整去除步驟中例如拋光液種類、粒徑、蝕刻化學品、工藝時間、蝕刻方法等工藝條件，本發(fā)明并不在此限制。
例如，在本發(fā)明一較佳實施例中，對厚度約為500的致密層，利用用來去除氧化物、并且其成分為含硅材料或其混合物的拋光液，進行約180秒的化學機械拋光步驟，可使得原本厚度為2700的低介電常數(shù)層，厚度減少至2200，這樣可將其表面的致密層去除。
另外，由于上述步驟52的進行等離子體處理并非本發(fā)明的重點，因此其所使用的工藝參數(shù)，例如反應氣體種類、反應氣體流量、等離子體功率、壓力、溫度與工藝時間等，都可根據(jù)需要而加以改變，本發(fā)明不在此限制。
利用本發(fā)明低介電常數(shù)層的制造方法，不僅具有利用等離子體處理提高低介電常數(shù)層的機械強度的優(yōu)點，也同時改善了因致密層而提高介電常數(shù)值的缺點。這樣，由于提高制造低介電常數(shù)材料的技術(shù)，使得介電常數(shù)值降低，從而具有改善金屬連線的電阻電容延遲時間與提升集成電路組件速度的效果。
如熟悉此領域技術(shù)的人員所了解的，以上所述僅為本發(fā)明的較佳實施例而已，并非用以限定本發(fā)明的權(quán)利要求；凡其它未脫離本發(fā)明所揭示的構(gòu)思下所完成的等效改變或修飾，均應包含在權(quán)利要求內(nèi)。
權(quán)利要求
1.一種低介電常數(shù)層的制造方法，至少包括形成一低介電常數(shù)層于一基材上；對該低介電常數(shù)層進行一等離子體處理；以及進行一去除步驟，借以去除部分該低介電常數(shù)層。
2.根據(jù)權(quán)利要求1所述的低介電常數(shù)層的制造方法，其中形成該低介電常數(shù)層的步驟為利用一化學氣相沉積法。
3.根據(jù)權(quán)利要求1所述的低介電常數(shù)層的制造方法，其中形成該低介電常數(shù)層的步驟為利用一等離子體增強化學氣相沉積法。
4.根據(jù)權(quán)利要求1所述的低介電常數(shù)層的制造方法，其中上述的等離子體處理步驟為使用一反應氣體，并且該反應氣體的成分選自于由氫氣、氮氣及其混合物所組成的一族群。
5.根據(jù)權(quán)利要求1所述的低介電常數(shù)層的制造方法，其中上述的去除步驟為利用一化學機械拋光法。
6.根據(jù)權(quán)利要求1所述的低介電常數(shù)層的制造方法，其中上述的去除步驟為利用一濺射法。
7.根據(jù)權(quán)利要求6所述的低介電常數(shù)層的制造方法，其中上述的去除步驟為利用一氬氣濺射法。
8.根據(jù)權(quán)利要求1所述的低介電常數(shù)層的制造方法，其中上述的去除步驟為利用一氟化氫氣體工藝。
9.根據(jù)權(quán)利要求1所述的低介電常數(shù)層的制造方法，其中上述的去除步驟為利用一濕式蝕刻法。
10.根據(jù)權(quán)利要求1所述的低介電常數(shù)層的制造方法，其中上述的去除步驟為利用一干式蝕刻法。
全文摘要
一種低介電常數(shù)層的制造方法，利用等離子體處理已形成的低介電常數(shù)層，之后再進行一道去除步驟。其中，此去除步驟借以去除低介電常數(shù)層表面形成的致密層。去除步驟可利用例如化學機械拋光法、氬氣濺射法、氟化氫氣體工藝、濕式蝕刻法或干式蝕刻法等。
文檔編號H01L21/768GK1501453SQ0310272
公開日2004年6月2日 申請日期2003年1月16日 優(yōu)先權(quán)日2002年11月15日
發(fā)明者黎麗萍, 呂新賢, 章勛明 申請人:臺灣積體電路制造股份有限公司