專利名稱：半導(dǎo)體集成電路和標(biāo)準(zhǔn)單元配置設(shè)計(jì)方法
技術(shù)領(lǐng)域：
本發(fā)明涉及例如半導(dǎo)體集成電路(LSI)和標(biāo)準(zhǔn)單元的配置設(shè)計(jì)方法，特別是涉及標(biāo)準(zhǔn)單元陣列的襯底接觸的配置。
背景技術(shù)：
在設(shè)計(jì)標(biāo)準(zhǔn)單元方式的LSI時(shí)，使用CAD(計(jì)算機(jī)輔助設(shè)計(jì))工具或EDA(電子設(shè)計(jì)自動(dòng)化)工具配置預(yù)先標(biāo)準(zhǔn)設(shè)計(jì)的標(biāo)準(zhǔn)單元，形成單元陣列。采用在該單元陣列上形成適宜布線的辦法，就可以把標(biāo)準(zhǔn)單元組合起來構(gòu)成所希望的電路。
圖1A、1B的平面圖示出了現(xiàn)有的標(biāo)準(zhǔn)單元的配置圖形。
圖1A所示的標(biāo)準(zhǔn)單元50a，具有PMOS晶體管的有源區(qū)圖形51、NMOS晶體管的有源區(qū)圖形52、共通地配置在上述2個(gè)晶體管(CMOS晶體管)上的柵極布線圖形53和配置在柵極布線圖形53的兩端方向側(cè)的一對(duì)襯底接觸圖形54。PMOS晶體管的有源區(qū)圖形51，在未畫出來的N阱區(qū)上邊形成。NMOS晶體管的有源區(qū)圖形52，在未畫出來的P阱區(qū)上邊形成。一對(duì)襯底接觸圖形54，被配置為與N阱區(qū)和P阱區(qū)相對(duì)應(yīng)。
圖1B所示的標(biāo)準(zhǔn)單元50b，具有PMOS晶體管的有源區(qū)圖形51、NMOS晶體管的有源區(qū)圖形52、共通地配置在上述2個(gè)晶體管(CMOS晶體管)上的柵極布線圖形53和被配置為與各個(gè)晶體管的單側(cè)對(duì)應(yīng)的一對(duì)襯底接觸圖形54。PMOS晶體管的有源區(qū)圖形51，在未畫出來的N阱區(qū)上邊形成。NMOS晶體管的有源區(qū)圖形52，在未畫出來的P阱區(qū)上邊形成。一對(duì)襯底接觸圖形54，被配置為與N阱區(qū)和P阱區(qū)相對(duì)應(yīng)。
圖2的平面圖示出了配置圖1A所示的標(biāo)準(zhǔn)單元的單元陣列的一部分。
就是說，采用配置多個(gè)圖1A的標(biāo)準(zhǔn)單元50a構(gòu)成陣列，給該陣列加上未畫出來的所希望的信號(hào)布線和電源系統(tǒng)的辦法，就可以構(gòu)成所希望的電路。例如，使用1個(gè)標(biāo)準(zhǔn)單元50a可以構(gòu)成例如CMOS反相器電路，使用2個(gè)標(biāo)準(zhǔn)單元50a可以構(gòu)成例如CMOS觸發(fā)器電路。
象上述那樣設(shè)計(jì)的現(xiàn)有標(biāo)準(zhǔn)單元方式的LSI，在構(gòu)成單元陣列的全部標(biāo)準(zhǔn)單元上都配置有一對(duì)襯底接觸54。為此，作為集成電路芯片整體，配置有超過需要數(shù)量的襯底接觸54。
可在單位面積芯片上邊配置的單元集成度歸因于這些多余的襯底接觸而降低。換句話說，會(huì)招致標(biāo)準(zhǔn)單元陣列的尺寸增加，芯片尺寸的增大。此外，由于不能在襯底接觸的上邊配置布線，故結(jié)果變成為應(yīng)當(dāng)在芯片上邊配置的布線區(qū)域減少。

發(fā)明內(nèi)容
如上所述，現(xiàn)有的標(biāo)準(zhǔn)單元方式，存在著招致標(biāo)準(zhǔn)單元陣列的尺寸增大，芯片尺寸的增大和布線區(qū)域的減少等問題。
本發(fā)明的一個(gè)方面的半導(dǎo)體集成電路，包括構(gòu)成單元陣列的多個(gè)第1標(biāo)準(zhǔn)單元，各個(gè)第1標(biāo)準(zhǔn)單元不具有接觸圖形；與上述第1標(biāo)準(zhǔn)單元一起構(gòu)成上述單元陣列的第2標(biāo)準(zhǔn)單元，上述第2標(biāo)準(zhǔn)單元具有第1接觸圖形；配置在上述單元陣列內(nèi)的第2接觸圖形，上述第2接觸圖形的個(gè)數(shù)比上述第1標(biāo)準(zhǔn)單元的個(gè)數(shù)少。
本發(fā)明的另一個(gè)方面的標(biāo)準(zhǔn)單元的配置設(shè)計(jì)方法，包括在單元陣列預(yù)定形成區(qū)域上設(shè)置配置追加襯底接觸的預(yù)備區(qū)域，在上述單元陣列預(yù)定形成區(qū)域的不配置上述襯底接觸圖形的區(qū)域上，配置多個(gè)第1標(biāo)準(zhǔn)單元和第2標(biāo)準(zhǔn)單元，上述各個(gè)第1標(biāo)準(zhǔn)單元不具有接觸圖形，第2標(biāo)準(zhǔn)單元具有第1接觸圖形；在上述預(yù)備區(qū)域上配置第2接觸圖形；在上述單元陣列預(yù)定形成區(qū)域上方配置電源布線圖形，上述電源布線圖形連接到上述第1、第2接觸圖形上。


圖1A、1B的平面圖示出了現(xiàn)有的標(biāo)準(zhǔn)單元中的配置圖形的一個(gè)例子。
圖2示出了配置圖1A所示的標(biāo)準(zhǔn)單元的單元陣列的一部分。
圖3A、3B的平面圖涉及本發(fā)明的實(shí)施例1，示出了要配置在標(biāo)準(zhǔn)單元方式LSI的芯片上邊的2種標(biāo)準(zhǔn)單元圖形的例子。
圖4A、4B的平面圖示出了用EDA工具配置圖3A、3B所示的2種標(biāo)準(zhǔn)單元，構(gòu)成單元陣列的過程。
圖5A、5B的平面圖涉及本發(fā)明的實(shí)施例2，示出了用EDA工具配置圖3A所示的標(biāo)準(zhǔn)單元，構(gòu)成單元陣列的過程。
圖6A、6B的平面圖涉及本發(fā)明的實(shí)施例3，示出了用EDA工具配置圖3A、3B所示的2種標(biāo)準(zhǔn)單元，構(gòu)成單元陣列的過程。
具體實(shí)施例方式
以下，參看附圖詳細(xì)地說明本發(fā)明的實(shí)施例。
<實(shí)施例1的LSI和標(biāo)準(zhǔn)單元配置設(shè)計(jì)方法>
圖3A、3B的平面圖涉及本發(fā)明的實(shí)施例1，示出了要配置在標(biāo)準(zhǔn)單元方式LSI的芯片上邊的2種標(biāo)準(zhǔn)單元配置圖形的例子。
圖3A所示的第1標(biāo)準(zhǔn)單元10，具有PMOS晶體管的有源區(qū)圖形11、NMOS晶體管的有源區(qū)圖形12、共通連接到上述2個(gè)晶體管(CMOS晶體管)上的柵極布線圖形13。該第1標(biāo)準(zhǔn)單元10，不具有襯底接觸圖形。就是說，第1標(biāo)準(zhǔn)單元10不規(guī)定襯底接觸圖形的配置。PMOS晶體管的有源區(qū)圖形11，在LSI芯片的未畫出來的N阱區(qū)上邊形成。NMOS晶體管的有源區(qū)圖形12，在P阱區(qū)上邊形成。
圖3B所示的第2標(biāo)準(zhǔn)單元15并排排列有2個(gè)與圖3A所示的第1標(biāo)準(zhǔn)單元10同樣的標(biāo)準(zhǔn)單元。在2個(gè)標(biāo)準(zhǔn)單元彼此間，配置有一對(duì)襯底接觸圖形16。一對(duì)襯底接觸圖形16被配置為與未畫出來的N阱區(qū)和P阱區(qū)相對(duì)應(yīng)。
圖4A、4B的平面圖示出了用EDA工具配置圖3A、3B所示的2種標(biāo)準(zhǔn)單元，構(gòu)成單元陣列的過程。
如圖4A所示，在標(biāo)準(zhǔn)單元方式LSI的單元陣列預(yù)定形成區(qū)域14上，混合存在地配置設(shè)計(jì)第1標(biāo)準(zhǔn)單元10和第2標(biāo)準(zhǔn)單元15。這時(shí)，在必須補(bǔ)足電源供給能力不足的情況下，如圖4B所示，就要設(shè)置一個(gè)或多個(gè)用來追加配置襯底接觸圖形21的預(yù)備區(qū)域22。另外，在歸因于配置單元而產(chǎn)生空白區(qū)域的情況下，也可以把該空白區(qū)域作為用來配置襯底接觸的預(yù)備區(qū)域22使用。
此外，用于追加配置襯底接觸21的規(guī)則，有如下規(guī)則例如，使襯底接觸圖形21在各個(gè)單元列20內(nèi)大體上均等地分布?；蛘甙岩r底接觸21配置在阱區(qū)內(nèi)的電流密度大體上均等分布的位置上等。也可以根據(jù)這些規(guī)則決定襯底接觸21的配置。根據(jù)這樣的規(guī)則的襯底接觸圖形21的追加配置，可以采用給DEA工具追加上遵循這些規(guī)則的新功能的辦法實(shí)現(xiàn)。象這樣配置的圖形21的個(gè)數(shù)，比第1標(biāo)準(zhǔn)單元10的個(gè)數(shù)少。
其次，如圖4B所示，把一對(duì)襯底接觸圖形21配置到用來追加襯底接觸21的預(yù)備區(qū)域22上。這些圖形21被配置為與N阱區(qū)2和P阱區(qū)3對(duì)應(yīng)，并分別接觸到N阱區(qū)2和P阱區(qū)3上。
然后，采用配置所希望的布線圖形17以把第1標(biāo)準(zhǔn)單元10和第2標(biāo)準(zhǔn)單元15連接起來的辦法，構(gòu)成所希望的電路。這時(shí)，在要形成各個(gè)標(biāo)準(zhǔn)單元的N阱區(qū)2的上方，配置直線狀的電源布線(Vcc布線)圖形23。該圖形23被連接到N阱區(qū)2用的各個(gè)襯底接觸16、21上。此外，在要形成各個(gè)標(biāo)準(zhǔn)單元的P阱區(qū)3的上方，配置直線狀的接地布線(Vss布線)圖形24。該圖形24被連接到P阱區(qū)3用的各個(gè)襯底接觸16、21上。
因此，得益于上述那樣的配置，使用1個(gè)第1標(biāo)準(zhǔn)單元10，就可以構(gòu)成例如CMOS反相器電路，使用1個(gè)第2標(biāo)準(zhǔn)單元15，就可以構(gòu)成例如CMOS觸發(fā)器電路。
另外，第1標(biāo)準(zhǔn)單元10與規(guī)定襯底接觸圖形的配置的現(xiàn)有例標(biāo)準(zhǔn)單元50a、50b比較，芯片面積減少了高達(dá)30％。
這種圖形面積的減少效果，晶體管個(gè)數(shù)少的第1標(biāo)準(zhǔn)單元10這一方比第2標(biāo)準(zhǔn)單元15大。就是說，在晶體管個(gè)數(shù)少的第1標(biāo)準(zhǔn)單元10上形成了襯底接觸的情況下，圖形面積的增大量變大。
相對(duì)于此，如上所述晶體管個(gè)數(shù)比第1標(biāo)準(zhǔn)單元10還多的第2標(biāo)準(zhǔn)單元15，即便是配置襯底接觸圖形，圖形面積的增大量也小。因此，應(yīng)在第2標(biāo)準(zhǔn)單元15上配置襯底接觸圖形。
上述實(shí)施例1的標(biāo)準(zhǔn)單元方式LSI，混合存在地配置不配置襯底接觸圖形的第1標(biāo)準(zhǔn)單元10，和已配置上襯底接觸圖形16的第2標(biāo)準(zhǔn)單元15，并在第1標(biāo)準(zhǔn)單元的附近等所希望的位置上，追加配置襯底接觸圖形21。
即，僅僅在單元陣列的標(biāo)準(zhǔn)單元的一部分(第2標(biāo)準(zhǔn)單元15)和所希望的位置(用來追加配置襯底接觸的預(yù)備區(qū)域22)上，才配置襯底接觸圖形16、21。
因此，襯底接觸圖形16、21作為芯片整體可以正確地配置。為此，就不會(huì)存在超過需要的多余的襯底接觸區(qū)域，因而將提高芯片上邊單位面積的單元集成度。換句話說，可以抑制標(biāo)準(zhǔn)單元陣列尺寸的增大，可以抑制芯片尺寸的增大和布線區(qū)域的減少。
<實(shí)施例2的LSI和標(biāo)準(zhǔn)單元配置設(shè)計(jì)方法>
圖5A、5B的平面圖涉及本發(fā)明的實(shí)施例2，示出了用EDA工具配置圖3A所示的標(biāo)準(zhǔn)單元，構(gòu)成單元陣列的過程。
首先，如圖5A所示，在單元陣列預(yù)定形成區(qū)域的單元列30中，在N阱區(qū)31上邊和P阱區(qū)32上邊用一定規(guī)則預(yù)先配置上襯底接觸圖形33(或只有襯底接觸圖形33的單元)。襯底接觸的配置規(guī)則，可以應(yīng)用上邊所說的2個(gè)規(guī)則?；蛘?，也可以與要配置象觸發(fā)器電路或鎖存器電路這種跟反相器電路比較尺寸大的電路的區(qū)域中對(duì)應(yīng)地配置襯底接觸。
然后，如圖5B所示，在N阱區(qū)31和P阱區(qū)32上邊，配置例如象圖3A所示的那種不配置襯底接觸圖形的標(biāo)準(zhǔn)單元10。接著，配置未畫出來的所希望的布線圖形，構(gòu)成所希望的電路。
這時(shí)，要把圖4B中所示那樣的Vcc布線圖形23、Vss布線圖形24配置成直線狀。Vcc布線圖形23在N阱區(qū)31的上方被連接到N阱區(qū)31用的各個(gè)襯底接觸上。Vss布線圖形24在P阱區(qū)32的上方被連接到P阱區(qū)32用的各個(gè)襯底接觸上。
另外，在圖5A、5B中，那些與圖3A、3B相同的部分被賦予同一標(biāo)號(hào)。
上述實(shí)施例2的標(biāo)準(zhǔn)單元方式LSI，用一定規(guī)則把襯底接觸圖形33配置在單元陣列預(yù)定形成區(qū)域的N阱區(qū)31上邊和P阱區(qū)32上邊，在該圖形33附近等處，配置不具有襯底接觸圖形的第1標(biāo)準(zhǔn)單元10。即，僅僅在第1標(biāo)準(zhǔn)單元10的附近和所希望的位置上，才配置襯底接觸圖形33。為此，結(jié)果就變成為可以在芯片內(nèi)配置合適個(gè)數(shù)的襯底接觸，不再存在多余襯底接觸的區(qū)域。因此，可以抑制標(biāo)準(zhǔn)單元陣列尺寸的增大，可以抑制芯片尺寸的增大和布線區(qū)域的減少。
<實(shí)施例3的LSI和標(biāo)準(zhǔn)單元配置設(shè)計(jì)方法>
圖6A、6B的平面圖涉及本發(fā)明的實(shí)施例3，示出了用EDA工具配置圖3A、3B所示的2種標(biāo)準(zhǔn)單元10、15，構(gòu)成單元陣列的過程。另外，在圖6A、6B中，對(duì)于那些與圖3A、3B、圖4B中相同的部分，賦予同一標(biāo)號(hào)。
如圖6A所示，首先，在單元陣列預(yù)定形成區(qū)域的單元列30中，在N阱區(qū)31上邊和P阱區(qū)32上邊用一定規(guī)則預(yù)先配置上襯底接觸圖形33(或只有襯底接觸圖形33的單元)。配置該襯底接觸的規(guī)則，與實(shí)施例2是同樣的。
然后，如圖6B所示，在N阱區(qū)31上邊和P阱區(qū)32上邊，混合配置例如圖3A所示那樣的不配置襯底接觸圖形的第1標(biāo)準(zhǔn)單元10，和例如圖3B所示那樣的已配置上襯底接觸圖形16的第2標(biāo)準(zhǔn)單元15。接著配置未畫出來的所希望的布線構(gòu)成所希望的電路。
這時(shí)，要把圖4B中所示那樣的Vcc布線圖形23、Vss布線圖形24配置成直線狀。Vcc布線圖形23在N阱區(qū)31的上方被連接到N阱區(qū)31用的各個(gè)襯底接觸上。Vss布線圖形24則在P阱區(qū)32的上方被連接到P阱區(qū)32用的各個(gè)襯底接觸上。
另外，如果具有現(xiàn)有襯底接觸圖形的標(biāo)準(zhǔn)單元的平均單元寬度為9個(gè)網(wǎng)格，襯底接觸圖形的大小為2個(gè)網(wǎng)格，則例如在100個(gè)網(wǎng)格的面積上平均可以配置11個(gè)單元(99個(gè)網(wǎng)格寬度)。但是，過剩的襯底接觸圖形占據(jù)其中的22(2×11)個(gè)網(wǎng)格。
相對(duì)于此，在各個(gè)實(shí)施例的LSI和標(biāo)準(zhǔn)單元配置設(shè)計(jì)方法中，作為追加配置襯底接觸圖形的條件，在考慮到例如每100個(gè)網(wǎng)格配置1個(gè)襯底接觸圖形的情況下，可以把100個(gè)網(wǎng)格的幾乎全部面積都分配給所有單元的配置和布線。因此，在全部單元中都可以在上述那樣的條件下進(jìn)行配置的情況下，面積的削減比率變成為大約22％(＝22/100)。
此外，在實(shí)施例2、3的標(biāo)準(zhǔn)單元配置設(shè)計(jì)方法中，要預(yù)先配置上襯底接觸圖形33(或只有襯底接觸圖形33的單元)。但是，也可以在配置上所希望的標(biāo)準(zhǔn)單元之后，再適宜配置襯底接觸圖形33(或只有襯底接觸圖形33的單元)。
對(duì)于那些本專業(yè)的熟練技術(shù)人員來說還存在著另外一些優(yōu)點(diǎn)和變形。因此，本發(fā)明就其更為廣闊的形態(tài)來說并不限于上述附圖和說明。此外，就如所附權(quán)利要求及其等效要求所限定的那樣，還可以有許多變形而不偏離總的發(fā)明宗旨。
權(quán)利要求
1.一種半導(dǎo)體集成電路，包括構(gòu)成單元陣列的多個(gè)第1標(biāo)準(zhǔn)單元，各個(gè)第1標(biāo)準(zhǔn)單元不具有接觸圖形；與上述第1標(biāo)準(zhǔn)單元一起構(gòu)成上述單元陣列的第2標(biāo)準(zhǔn)單元，上述第2標(biāo)準(zhǔn)單元具有第1接觸圖形；配置在上述單元陣列內(nèi)的第2接觸圖形，上述第2接觸圖形的個(gè)數(shù)比上述第1標(biāo)準(zhǔn)單元的個(gè)數(shù)少。
2.根據(jù)權(quán)利要求1所述的元件，上述第2接觸圖形被配置為在上述單元陣列內(nèi)均等地分布。
3.根據(jù)權(quán)利要求1所述的元件，還包括連接上述第2接觸圖形的阱區(qū)。
4.根據(jù)權(quán)利要求3所述的元件，上述第2接觸圖形被配置在阱區(qū)內(nèi)的電流密度均等分布的位置上。
5.根據(jù)權(quán)利要求1所述的元件，其中上述第1標(biāo)準(zhǔn)單元包括在第1導(dǎo)電類型的阱區(qū)上邊形成的第2導(dǎo)電類型的第1MOS晶體管有源區(qū)的第1圖形，在第2導(dǎo)電類型的阱區(qū)上邊形成的第1導(dǎo)電類型的第2MOS晶體管有源區(qū)的第2圖形，共通地配置在上述第1、第2圖形上的第1柵極布線圖形。
6.根據(jù)權(quán)利要求1所述的元件，其中上述第2標(biāo)準(zhǔn)單元包括在第1導(dǎo)電類型的阱區(qū)上邊形成的第2導(dǎo)電類型的第3、第4MOS晶體管有源區(qū)的第3、第4圖形；在第2導(dǎo)電類型的阱區(qū)上邊形成的第1導(dǎo)電類型的第5、第6MOS晶體管有源區(qū)的第5、第6圖形；共通地配置在上述第3、第5圖形上的第2柵極布線圖形；共通地配置在上述第4、第6圖形上的第3柵極布線圖形；作為配置在上述第3、第4標(biāo)準(zhǔn)單元之間的上述第1接觸圖形的第3接觸圖形；和作為配置在上述第5、第6標(biāo)準(zhǔn)單元之間的上述第1接觸圖形的第4接觸圖形。
7.一種半導(dǎo)體集成電路，包括第1導(dǎo)電類型的第1阱區(qū)；第2導(dǎo)電類型的第2阱區(qū)，上述第2阱區(qū)與上述第1阱區(qū)相鄰接地配置；構(gòu)成單元陣列的多個(gè)第1標(biāo)準(zhǔn)單元；上述第1標(biāo)準(zhǔn)單元包括在上述第1阱區(qū)上邊形成的第2導(dǎo)電類型的第1MOS晶體管有源區(qū)的第1圖形；在上述第2阱區(qū)上邊形成的第1導(dǎo)電類型的2MOS晶體管有源區(qū)的第2圖形；和共通地配置在上述第1、第2圖形上的第1柵極布線圖形，上述第1標(biāo)準(zhǔn)單元不具有接觸圖形；與上述第1標(biāo)準(zhǔn)單元一起，構(gòu)成上述單元陣列的第2標(biāo)準(zhǔn)單元；上述第2標(biāo)準(zhǔn)單元包括在上述第1阱區(qū)上邊形成的第2導(dǎo)電類型的第3、第4MOS晶體管有源區(qū)的第3、第4圖形；在上述第2阱區(qū)上邊形成的第1導(dǎo)電類型的第5、第6MOS晶體管有源區(qū)的第5、第6圖形；共通地配置在上述第3、第5圖形上的第2柵極布線圖形；共通地配置在上述第4、第6圖形上的第3柵極布線圖形；配置在上述第3、第4標(biāo)準(zhǔn)單元之間的第1接觸圖形，上述第1接觸圖形被連接到上述第1阱區(qū)上；配置在上述第5、第6標(biāo)準(zhǔn)單元之間的第2接觸圖形，上述第2接觸圖形被連接到上述第2阱區(qū)上；和配置在上述單元陣列內(nèi)的第3、第4接觸圖形，上述第3接觸圖形被連接到上述第1阱區(qū)上，上述第4接觸圖形被連接到上述第2阱區(qū)上；上述第3接觸圖形的個(gè)數(shù)比上述第1圖形的個(gè)數(shù)少，上述第4接觸圖形的個(gè)數(shù)比上述第2圖形的個(gè)數(shù)少。
8.根據(jù)權(quán)利要求7所述的元件，還包括配置在上述第1阱區(qū)上方的直線狀第1電源布線，上述第1電源布線被連接到上述第1、第3接觸圖形上；配置在上述第2阱區(qū)上方的直線狀第2電源布線，上述第2電源布線被連接到上述第2、第4接觸圖形上。
9.一種標(biāo)準(zhǔn)單元的配置設(shè)計(jì)方法，包括在單元陣列預(yù)定形成區(qū)域上設(shè)置配置追加襯底接觸的預(yù)備區(qū)域，在上述單元陣列預(yù)定形成區(qū)域的不配置上述襯底接觸圖形的區(qū)域上，配置多個(gè)第1標(biāo)準(zhǔn)單元和第2標(biāo)準(zhǔn)單元，上述各個(gè)第1標(biāo)準(zhǔn)單元不具有接觸圖形，第2標(biāo)準(zhǔn)單元具有第1接觸圖形；在上述預(yù)備區(qū)域上配置第2接觸圖形；在上述單元陣列預(yù)定形成區(qū)域上方配置電源布線圖形，上述電源布線圖形連接到上述第1、第2接觸圖形上。
10.根據(jù)權(quán)利要求9所述的方法，上述預(yù)備區(qū)域配置在電源供給能力不足的區(qū)域上。
11.根據(jù)權(quán)利要求9所述的方法，上述第2接觸圖形被配置為在上述單元陣列內(nèi)均等地分布。
12.根據(jù)權(quán)利要求9所述的方法，上述第2接觸圖形被配置在阱區(qū)內(nèi)的電流密度均等分布的位置上。
13.一種標(biāo)準(zhǔn)單元的配置設(shè)計(jì)方法，包括用一定規(guī)則在單元陣列預(yù)定形成區(qū)域上配置第1接觸圖形；在單元陣列預(yù)定形成區(qū)域上配置多個(gè)不具有接觸圖形的第1標(biāo)準(zhǔn)單元；在上述多個(gè)第1標(biāo)準(zhǔn)單元上方配置電源布線圖形，上述電源布線圖形被連接到上述第1接觸圖形上。
14.根據(jù)權(quán)利要求13所述的方法，還包括在單元陣列預(yù)定形成區(qū)域上邊配置具有第2接觸圖形的第2標(biāo)準(zhǔn)單元。
15.根據(jù)權(quán)利要求13所述的方法，上述第1接觸圖形配置在電源供給能力不足的區(qū)域上。
16.根據(jù)權(quán)利要求13所述的方法，上述第1接觸圖形被配置為在上述單元陣列內(nèi)均等地分布。
17.根據(jù)權(quán)利要求13所述的方法，上述第1接觸圖形被配置在阱區(qū)內(nèi)的電流密度均等分布的位置上。
18.一種標(biāo)準(zhǔn)單元的配置設(shè)計(jì)方法，包括用一定規(guī)則在單元陣列預(yù)定形成區(qū)域上配置第1接觸圖形；在上述單元陣列預(yù)定形成區(qū)域上配置第1、第2標(biāo)準(zhǔn)單元，第1標(biāo)準(zhǔn)單元不具有接觸圖形，第2標(biāo)準(zhǔn)單元具有第2接觸圖形；在上述第1、第2標(biāo)準(zhǔn)單元上方配置電源布線圖形，上述電源布線圖形被連接到上述第1、第2接觸圖形上。
19.根據(jù)權(quán)利要求18所述的方法，上述第1接觸圖形配置在電源供給能力不足的區(qū)域上。
20.根據(jù)權(quán)利要求18所述的方法，上述第1接觸圖形被配置為在上述單元陣列內(nèi)均等地分布。
21.根據(jù)權(quán)利要求18所述的方法，上述第1接觸圖形被配置在阱區(qū)內(nèi)的電流密度均等分布的位置上。
全文摘要
在單元陣列預(yù)定形成區(qū)域上邊配置不具有接觸圖形的多個(gè)第1標(biāo)準(zhǔn)單元，和具有第1接觸圖形的第2標(biāo)準(zhǔn)單元。在第1標(biāo)準(zhǔn)單元的彼此間追加配置第2接觸圖形。第2接觸圖形配置在電源供給能力不足的區(qū)域上。
文檔編號(hào)H01L21/82GK1416172SQ0214707
公開日2003年5月7日 申請(qǐng)日期2002年10月29日 優(yōu)先權(quán)日2001年10月29日
發(fā)明者坂本信介, 山口明 申請(qǐng)人:株式會(huì)社東芝