專利名稱：檢測半導體元件中位元線偏移的測試元件及測試方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導體測試元件(test key)及測試方法，特別是有關(guān)于一種檢測半導體元件中位元線與位元線接點的重疊是否產(chǎn)生偏移的測試元件及其方法。
背景技術(shù)：
溝槽電容器為一種動態(tài)隨機存取存儲器(dynamic random access memory，簡稱DRAM)中常見的電容器結(jié)構(gòu)，其形成于半導體的硅基底中，并通過增加溝槽電容器在半導體硅基底中的深度可以增加其表面積，以增加其電容量。
圖1a、圖1b所示是傳統(tǒng)的溝槽電容器的布局圖。溝槽電容器10配置在路過字元線(passing word line)12下方。電晶體14經(jīng)擴散區(qū)18電性耦接至溝槽電容器10的儲存節(jié)點16。另一擴散區(qū)20連接至位元線接點22，而位元線接點22則連接至位元線13(如圖1b所示)，以借助電晶體14來讀取或?qū)懭胫羶Υ婀?jié)點16。電晶體14借助字元線12來驅(qū)動。當電壓施加至字元線12時，字元線12下方的通道會導通，而于兩擴散區(qū)18和20之間產(chǎn)生電流并流入或流出儲存節(jié)點16。
因此，若位元線接點22的光罩與位元線13的光罩未對準時，會造成位元線接觸到非想要的位元線接點，使得存儲單元產(chǎn)生漏電流或存儲單元無效，因而造成制造合格率的下降。
因此，若能控制位元線接點的光罩與位元線光罩的對準誤差在可允許的范圍內(nèi)，則可提高存儲單元的可靠度及制造的合格率。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種可檢測半導體元件中位元線與位元線接點的重疊是否產(chǎn)生偏移的測試方法。
此外，本發(fā)明的另一目的在于提供一種可檢測半導體元件中位元線與位元線接點的重疊是否產(chǎn)生偏移的測試元件。
為了實現(xiàn)上述目的，本發(fā)明提供了一種用于檢測半導體元件中位元線與位元線接點的重疊是否產(chǎn)生偏移的測試元件，設(shè)置在一晶片的切割道中。該測試元件包括一主動區(qū)，設(shè)置于該切割道中；一第一、第二長條型位元線接點，平行設(shè)置于該主動區(qū)上，其長度小于該主動區(qū)；一第一、第二位元線，設(shè)置于主動區(qū)之上，該第一位元線完全覆蓋該第一長條型位元線接點，并具有一第一側(cè)邊對齊于該第一長條型位元線接點的一外側(cè)邊，該第二位元線完全覆蓋該第二長條型位元線接點，并具有一第二側(cè)邊對齊于該第二長條型位元線接點的一側(cè)邊；以及第一至第四導電插塞，分別設(shè)置于該第一位元線兩端上方，以及設(shè)置于該第二位元線兩端上方，各與底下的該位元線接觸。
本發(fā)明同時還提供了一種檢測半導體元件中位元線與位元線接點的重疊是否產(chǎn)生偏移的測試方法，首先提供一基底，該基底至少具有一切割道和一存儲器區(qū)；在該基底的該切割道形成一測試元件，并同時在該基底的該存儲器區(qū)形成多個存儲單元，其中該測試元件包括一主動區(qū)，設(shè)置于該切割道中；一第一、第二長條型位元線接點，平行設(shè)置于該主動區(qū)上，其長度小于該主動區(qū)，各具有一外側(cè)邊以及兩端；一第一、第二位元線，設(shè)置于主動區(qū)之上，該第一位元線完全覆蓋該第一長條型位元線接點，并具有一第一側(cè)邊對齊于該第一長條型位元線接點的外側(cè)邊，該第二位元線完全覆蓋該第二長條型位元線接點，并具有一第二側(cè)邊對齊于該第二長條型位元線接點的外側(cè)邊；以及第一至第四導電插塞，分別設(shè)置于該第一位元線兩端上方，以及設(shè)置于該第二位元線兩端上方，分別與底下的該位元線接觸。接著借助該第一位元線上方的該第一、第二導電插塞測量得一第一電阻值。然后，通過該第二位元線上方的該第三、第四導電插塞測量得一第二電阻值。根據(jù)該第一與該第二電阻值，判斷該測試元件中位元線與長條型位元線接點的重疊是否產(chǎn)生偏移。最后，通過該測試元件上的位元線與位元線接點的重疊是否產(chǎn)生偏移，判別該存儲器區(qū)的位元線與位元線接點的重疊是否產(chǎn)生偏移。
由于當光罩偏移時，無論是存儲器區(qū)或是切割道上的測試元件均會產(chǎn)生一致的偏移，因此，借助切割道上的測試元件，可以反應(yīng)出記憶區(qū)中的字元線與字元線接點間是否產(chǎn)生重疊偏移的狀況。通過測試元件上的位元線與位元線接點的重疊是否偏移，來估算存儲器區(qū)的多個存儲單元中的位元線與位元線接點重疊偏移程度。
此外，本發(fā)明的測試元件與測試方法，將測試元件設(shè)置于切割道上，可以同步與存儲器區(qū)進行相同的工藝制造過程，監(jiān)控位元線與位元線接點的重疊是否產(chǎn)生偏移，且避免占據(jù)存儲器區(qū)的空間。
下面結(jié)合附圖和具體實施方式
對本發(fā)明作進一步說明。


圖1a、圖1b是傳統(tǒng)的具有溝槽電容器的DRAM布局圖；圖2是本發(fā)明的檢測半導體元件中位元線與位元線接點的重疊是否產(chǎn)生偏移的測試元件的布局圖；圖3是圖2中測試元件沿線段A-A’的剖面圖；圖4是本發(fā)明的測試元件的一示意圖；圖5是圖4中測試元件沿線段B-B’的剖面圖。
具體實施例方式
如圖2及圖3所示，是本發(fā)明的一具體實施例。其中圖2是本發(fā)明中用以檢測一動態(tài)隨機存取存儲器的檢測位元線(bit line)與位元線接點(bit linecontact)的重疊偏移的測試元件的布局圖，其中測試元件是設(shè)置于晶片的切割道中。圖3是圖2沿線段B-B’的剖面圖。
首先在一晶片100的切割道區(qū)域160上，以淺溝槽28隔離的方式，定義出一主動區(qū)181，其中該主動區(qū)的寬度大體為2微米左右，而該主動區(qū)的長度大體為300微米左右。
接著，平行設(shè)置一第一、第二長條型位元線接點221、222于主動區(qū)181內(nèi)，其中第一、第二長條型位元線接點長度會小于該主動區(qū)181的長度，第一、第二長條型位元線接點的寬度W大體為0.2微米，且該位元線接點的長度L大體為290微米。另外，第一長條型位元線接點221具有一外側(cè)邊S221，而第二長條型位元線接點222具有一外側(cè)邊S222，舉例來說，第一、第二長條型位元線接點221、222，是由多晶硅材料所構(gòu)成。
設(shè)置一第一、第二位元線131、132于主動區(qū)181之上，該第一位元線131完全覆蓋該第一長條型位元線接點221，并具有一第一外側(cè)邊S131對齊于該第一長條型位元線接點221的外側(cè)邊S131，該第二位元線132完全覆蓋該第二長條型位元線接點222，并具有一第二外側(cè)邊S132對齊于該第二長條型位元線接點222的外側(cè)邊S222；其中該第一、第二位元線131、132的長度大于該第一、第二長條型位元線接點221、222的長度，以及主動區(qū)181的長度。舉例來說，第一、第二位元線的長度大體為310微米左右，且寬度分別為W+ΔW1、W-ΔW2大體為0.5微米左右，其中，ΔW2由于與ΔW1方向相反，故ΔW2本身為負值；第一、第二位元線131、132，是由鎢(tugsten)所構(gòu)成。
另外，分別設(shè)置第一至第四導電插塞CS1-CS4，設(shè)置于該第一位元線131兩端上方以及該第二位元線132兩端上方，分別與底下的該位元線131、132接觸。
一般來說，第一導電插塞CS1和第二導電插塞CS2之間，可以測量到一第一電阻值R1，而第三導電插塞CS3和第四導電插塞CS4之間，可以測量得到一第二電阻值R2。第一、第二電阻值R1、R2分別符合數(shù)學式(1)和(2)R1＝RM0*(L/(W+W1))； (1)R2＝RM0*(L/(W-W2))； (2)其中，RM0是第一、第二位元線131、132的單位面積的電阻值。上述式(1)及式(2)可分別改寫成W1＝(RM0*L-R1*W)/R1＝L*(RM0/R1)-W；(3)W2＝(R2*W-RM0*L)/R2＝W-L*(RM0/R2)；(4)將(3)和(4)相加，則可得到W1+W2＝L*(RM0/R1-RM0/R2)＝RM0*L*(1/R1-1/R2)； (5)由于是在相同的制造工藝條件下，形成第一、第二位元線接點221、222，以及第一、第二位元線131、132，因此第一、第二位元線接點221、222的長度皆為L，且第一、第二位元線131、132的單位面積的電阻值皆為RM0。故只要測得第一、第二電阻值，即可得知第一、第二位元線131、132與第一、第二位元線接點221、222的重疊偏移量。當?shù)谝浑娮柚礡1等于第二電阻值R2時，表示第一、第二位元線131、132與第一、第二位元線接點221、222的重疊并沒有產(chǎn)生偏移。
換句話說，圖4是本發(fā)明的測試元件的一示意圖，圖5是圖4中測試元件沿線段B-B’的剖面圖。若位元線的光罩往B’方向偏移ΔW距離時，圖4中第一、第二位元線131、132均往B’方向偏移了ΔW的距離，因此第二位元線132的第二外側(cè)邊S132未能對齊于第二位元線接點222的外側(cè)邊S222，故第二位元線132不完全地覆蓋于第二位元線接點222之上，露出寬度為ΔW的部分的第二位元線接點222，但第一位元線131雖然也位移了ΔW的距離，仍完全地覆蓋于該第一位元線接點221之上。因此第二位元線的等效寬度增加為W+ΔW，而第一位元線的等效寬度仍維持為W。由于電阻值是與接面寬度成反比，故第一電阻值會小于第二電阻值R2，且偏移量ΔW可由上述式(5)而求得。
另外，若位元線的光罩往B方向偏移ΔW距離時，則圖4中第一、第二位元線131、132都往B方向偏移ΔW的距離，因此第二位元線131未能完全地覆蓋于第一位元線接點221之上，露出了寬度為ΔW的部分的第一位元線接點221，但第二位元線132仍會完全地覆蓋于該第二位元線接點222之上。因此第一位元線的等效寬度會增加為W+ΔW，而第二位元線的等效寬度會仍維持為W。由于電阻值是與接面寬度成反比，故第二電阻值會小于第一電阻值，且偏移量為ΔW可借由上述式(5)而求得。
因此，本發(fā)明可借助測量上述測試元件中第一導電插塞CS1和第二導電插塞CS2間的第一電阻值R1，與第三導電插塞CS3和第四導電插塞CS4間的第二電阻值R2，根據(jù)第一、第二電阻值是否相同，來監(jiān)控制造過程中位元線與位元線接點間是否產(chǎn)生偏移。
本發(fā)明提供的檢測位元線與位元線接點的重疊是否產(chǎn)生偏移的方法，包括下列步驟，首先提供一晶片100，該晶片至少具有一切割道區(qū)160和一存儲器區(qū)。
接著，在該晶片100的該切割道160形成一測試元件，并同時在該晶片100的該存儲器區(qū)形成多個存儲單元，其中該測試元件的構(gòu)造如圖2所示，且該存儲單元的結(jié)構(gòu)如圖1a、1b中所示，在此不再贅述。
然后，根據(jù)第一、第二電阻值是否相同，來估算測試元件上的位元線131、132與位元線接點221、222的重疊是否偏移，若產(chǎn)生偏移，則依據(jù)上述式(5)，求得位元線與位元線接點的偏移程度。最后，借助測試元件上的位元線與位元線接點的重疊偏移程度，估算存儲器區(qū)的多個存儲單元中的位元線與位元線接點的重疊偏移程度。
由于當光罩偏移時，無論是存儲器區(qū)或是切割道上的測試元件均會產(chǎn)生一致的偏移，因此，借助切割道上的測試元件，可以反應(yīng)出記憶區(qū)中的字元線與字元線接點間是否產(chǎn)生重疊偏移的狀況。
此外，本發(fā)明的測試元件與測試方法，將測試元件設(shè)置于切割道上，可以同步與存儲器區(qū)進行相同的工藝制造過程，監(jiān)控位元線與位元線接點的重疊是否產(chǎn)生偏移，且避免占據(jù)存儲器區(qū)的空間。
雖然本發(fā)明已以較佳實施例揭露如上，但是其并非用來限制本發(fā)明，本技術(shù)領(lǐng)域的普通技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，做出的等效結(jié)構(gòu)變換，均包含在本發(fā)明的專利范圍內(nèi)。
權(quán)利要求
1.一種用于檢測半導體元件中位元線與位元線接點的重疊是否產(chǎn)生偏移的測試元件，設(shè)置于切割道上，其特征在于，該測試元件包括一主動區(qū)，設(shè)置于該切割道中；一第一、第二長條型位元線接點，平行設(shè)置于該主動區(qū)上，其長度小于該主動區(qū)的長度，各具有一外側(cè)邊以及兩端；一第一、第二位元線，設(shè)置于主動區(qū)內(nèi)，該第一位元線完全覆蓋該第一長條型位元線接點，并具有一第一外側(cè)邊對齊于該第一長條型位元線接點的外側(cè)邊，該第二位元線完全覆蓋該第二長條型位元線接點，并具有一第二外側(cè)邊對齊于該第二長條型位元線接點的外側(cè)邊；以及一第一至第四導電插塞，分別設(shè)置于該第一位元線兩端上方，以及設(shè)置于該第二位元線兩端上方，分別與底下的該位元線接觸。
2.如權(quán)利要求1所述的用于檢測半導體元件中位元線與位元線接點的重疊是否產(chǎn)生偏移的測試元件，其特征在于，所述的第一導電插塞和該第二導電插塞之間用以測得一第一電阻值，以及該第三導電插塞和該第四導電插塞之間用以測得一第二電阻值。
3.如權(quán)利要求1所述的用于檢測半導體元件中位元線與位元線接點的重疊是否產(chǎn)生偏移的測試元件，其特征在于，所述的第一、第二長條型位元線接點的寬度均相等。
4.如權(quán)利要求1所述的用于檢測半導體元件中位元線與位元線接點的重疊是否產(chǎn)生偏移的測試元件，其特征在于，所述的第一、第二位元線的寬度均相等，且大于該第一、第二長條型位元線接點的寬度。
5.如權(quán)利要求1所述的用于檢測半導體元件中位元線與位元線接點的重疊是否產(chǎn)生偏移的測試元件，其特征在于，所述的第一、第二位元線的長度大于該第一、第二長條型位元線接點和該主動區(qū)的長度。
6.如權(quán)利要求1所述的用于檢測半導體元件中位元線與位元線接點的重疊是否產(chǎn)生偏移的測試元件，其特征在于，所述的主動區(qū)的寬度為2微米，而該主動區(qū)的長度為300微米。
7.如權(quán)利要求1所述的用于檢測半導體元件中位元線與位元線接點的重疊是否產(chǎn)生偏移的測試元件，其特征在于，所述的第一、第二長條型位元線接點的寬度為0.2微米，且該位元線接點的長度為290微米。
8.如權(quán)利要求1所述的用于檢測半導體元件中位元線與位元線接點的重疊是否產(chǎn)生偏移的測試元件，其特征在于，所述的第一、第二位元線的寬度為0.5微米，且該等位元線的寬度為310微米。
9.如權(quán)利要求1所述的用于檢測半導體元件中位元線與位元線接點的重疊是否產(chǎn)生偏移的測試元件，其特征在于，所述的位元線是由鎢所構(gòu)成。
11.一種用于檢測半導體元件中位元線與位元線接點的重疊是否產(chǎn)生偏移的方法，其特征在于，包括下列步驟提供一基底，該基底至少具有一切割道和一存儲器區(qū)；在該基底的該切割道形成一測試元件，并同時在該基底的該存儲器區(qū)形成多個存儲單元，其中該測試元件包括一主動區(qū)，設(shè)置于該切割道中；一第一、第二長條型位元線接點，平行設(shè)置于該主動區(qū)上，其長度小于該主動區(qū)，各具有一外側(cè)邊以及兩端；一第一、第二位元線，設(shè)置于主動區(qū)之上，該第一位元線完全覆蓋該第一長條型位元線接點，并具有一第一外側(cè)邊對齊于該第一長條型位元線接點的外側(cè)邊，該第二位元線完全覆蓋該第二長條型位元線接點，并具有一第二外側(cè)邊對齊于該第二長條型位元線接點的外側(cè)邊；以及一第一至第四導電插塞，分別設(shè)置于該第一位元線兩端上方，以及設(shè)置于該第二位元線兩端上方，分別與底下的該位元線接觸；借助該第一位元線上方的該第一、第二導電插塞測量得一第一電阻值；借助該第二位元線上方的該第三、第四導電插塞測量得一第二電阻值；根據(jù)該第一與該第二電阻值，判斷該測試元件中位元線與長條型位元線接點的重疊是否產(chǎn)生偏移；以及借助該測試元件上的位元線與位元線接點的重疊是否產(chǎn)生偏移，判別該存儲器區(qū)的位元線與位元線接點的重疊是否產(chǎn)生偏移。
12.如權(quán)利要求11所述的用于檢測半導體元件中位元線與位元線接點的重疊是否產(chǎn)生偏移的測試方法，其特征在于，所述的第一、第二長條型位元線接點的寬度均相等。
14.如權(quán)利要求11所述的用于檢測半導體元件中位元線與位元線接點的重疊是否產(chǎn)生偏移的測試方法，其特征在于，所述的第一、第二位元線的長度大于該第一、第二長條型位元線接點，以及該主動區(qū)的長度。
15.如權(quán)利要求11所述的用于檢測半導體元件中位元線與位元線接點的重疊是否產(chǎn)生偏移的測試方法，其特征在于，所述的第一電阻值不等于該第二電阻值時，則該測試元件中位元線與長條型位元線接點的重疊產(chǎn)生偏移。
全文摘要
本發(fā)明公開了一種用于檢測半導體元件中位元線與位元線接點的重疊是否產(chǎn)生偏移的測試元件及測試方法，該測試元件設(shè)置于切割道上，包括一第一、第二長條型位元線接點，各具有一外側(cè)邊以及兩端；一第一、第二位元線，該第一位元線完全覆蓋該第一長條型位元線接點，該第二位元線完全覆蓋該第二長條型位元線接點，以及一第一至第四導電插塞，分別設(shè)置于該第一位元線兩端上方，以及設(shè)置于該第二位元線兩端上方，各與底下的該位元線接觸；通過判斷第一和第二導電插塞之間的第一電阻值與第三及第四導電插塞之間的第二電阻值，判斷該測試元件中位元線與位元線接點的重疊是否產(chǎn)生偏移。
文檔編號H01L21/66GK1484291SQ0214264
公開日2004年3月24日 申請日期2002年9月18日 優(yōu)先權(quán)日2002年9月18日
發(fā)明者吳鐵將, 黃建章, 丁裕偉, 姜伯青 申請人:南亞科技股份有限公司