專利名稱：集成射頻電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明總的涉及包括有源器件和電感器與電容器之類無源元件的射頻(RF)集成電路，它們用于射頻設(shè)備(如蜂窩電話)以及無線網(wǎng)絡(luò)設(shè)備(如藍(lán)牙設(shè)備和其它無線設(shè)備與個人數(shù)字助理)。
背景技術(shù)：
按照慣例，依據(jù)過程的相容性和其它考慮因素，在集成電路制造工藝中將集成電路分成不同的類別。一般而言，在同一集成電路內(nèi)，不應(yīng)將射頻電路與邏輯電路混在一起。射頻電路是涉及對射頻信號，如蜂窩電話信號進行濾波和檢波的模擬電路。與此不同，邏輯電路一般包含構(gòu)成集成電路器件的晶體管和另一些有源元件。例如，雙極技術(shù)可用來制成射頻電路，而標(biāo)準(zhǔn)互補金屬氧化物半導(dǎo)體(CMOS)工藝則可用來制造邏輯電路。
存儲電路可能構(gòu)成又一類別的電路。通常對于存儲電路的制造，由于一些特殊設(shè)計考慮，如需要多個門電極和特殊的電壓供給，有可能采用一些特殊工藝。因此，存儲電路往往與邏輯電路分開來單獨制造。
再一類電路是所謂混合信號電路，這類電路既包含數(shù)字元件又包含模擬元件。這些信號也可以單獨加以考慮，使得一個包含射頻信號處理、射頻集成電路、混合信號電路、邏輯電路和存儲電路的器件可能由多個獨立制造的集成電路芯片構(gòu)成。
電子器件的成本與可能實現(xiàn)的集成度密切相關(guān)。可集成在單一集成電路中的器件越多和可采用高度重復(fù)的技術(shù)制造的器件類型越多，則最終的價格便越低。遺憾的是，由于不同類型集成電路之間的不相容性，至今尚不能用同一標(biāo)準(zhǔn)CMOS集成電路工藝來既制造射頻電路、混合信號電路、邏輯電路，又制造存儲電路。
在CMOS工藝中，由射頻電路引起的一個問題是，一些無源元件，如電容器和電感器可能嚴(yán)重地受構(gòu)成它們的襯底的不利影響。特別是，例如襯底與集成電路電感器之間可以產(chǎn)生耦合。這種耦合可能導(dǎo)致電感性電路性能的下降。因此，電感性電路可以在雙極集成電路或絕緣體上硅(silicon over insulator SOI)集成電路中形成，而不采用標(biāo)準(zhǔn)CMOS邏輯工藝。這樣，便需要多個集成電路，即單獨用于邏輯電路、射頻電路、存儲電路和混合信號電路的集成電路。
為了克服這個耦合問題，已做出一些努力。例如，Silicon Wave公司曾提出過將邏輯元件和射頻元件都集中在同一個芯片上的所謂絕緣體上硅(SOI)BiCMOS(雙極CMOS)集成電路方案。然而，采用絕緣體上硅工藝會使制造過程大為復(fù)雜，且使成本增加。此外，美國和世界上其它地方的大多數(shù)半導(dǎo)體制造廠已致力于金屬氧化物半導(dǎo)體制造工藝。SOI工藝對將現(xiàn)有一些昂貴制造設(shè)備廠改造為普遍生產(chǎn)并不合適。
將射頻元件同其它器件進行集成出現(xiàn)的另一個問題是要求包含片上邏輯電路。這些邏輯電路可能含有在某些情況下用來控制整個射頻集成電路的處理器或其它器件。由于碰撞電離和其它一些原因，其中包括某些邏輯電路中出現(xiàn)的高轉(zhuǎn)換速度問題，邏輯電路可能產(chǎn)生噪聲，對片上射頻元件的工作帶來不利影響。

發(fā)明內(nèi)容
因此，需要尋求將射頻電路和邏輯電路兩者集成在同一芯片上的方法。
本發(fā)明提供一種方法，該方法包括在襯底的三重阱上方形成共源-共柵放大電路(cascode circuit)的共柵極晶體管，和經(jīng)電阻器對所述三重阱中任一阱加偏壓。
本發(fā)明提供一種集成電路，該集成電路包括襯底，在所述襯底上方形成的共源-共柵放大電路，和在所述共源-共柵放大電路下方的所述襯底內(nèi)形成的三重阱。


圖1是不同系列集成電路工藝的描繪，這些技術(shù)可根據(jù)本發(fā)明的實施方案在同一集成電路上完成；圖2是根據(jù)本發(fā)明一種實施方案的蜂窩電話方框圖；圖3是根據(jù)本發(fā)明一種實施方案的藍(lán)牙收發(fā)信機的方框圖；圖4是根據(jù)本發(fā)明一種實施方案的電感性電路元件的放大截面圖；圖5是根據(jù)本發(fā)明一種實施方案的電感性元件的放大俯視圖；
圖6是圖4和圖5所示電感性元件的等效電路；圖7是圖5所示電感性元件實施方案的透視圖；圖8A和圖8B是在本發(fā)明中可以采用的電感性元件兩個不同層面的俯視圖；圖9是可用于本發(fā)明的電感性元件另一種實施方案的放大截面圖；圖10是圖9所示電感性元件的透視圖；圖11是圖9所示實施方案中第1層的俯視圖；圖12是圖9所示實施方案中第2層的俯視圖；圖13是圖9所示實施方案中第3層的俯視圖；圖14是形成電感性元件的1～3層組合效應(yīng)的正視圖；圖15是本發(fā)明的另一種實施方案的俯視圖；圖16是根據(jù)本發(fā)明的一種示范性實施方案的濃度與距離的關(guān)系曲線；圖17是現(xiàn)有技術(shù)實施方案的放大截面圖；圖18是圖17所示實施方案中濃度與深入襯底的距離的關(guān)系曲線；圖19是根據(jù)本發(fā)明的一種實施方案的經(jīng)放大的集成電路截面圖；圖20是根據(jù)圖19所示電路的本發(fā)明的一種實施方案的布局圖；圖21是圖19和圖20所示集成電路的一種實施方案的方框圖；以及圖22是本發(fā)明的另一種實施方案的放大截面圖。
具體實施例方式
參考圖1，集成電路10可能包括工作在100兆赫以上的模擬電路元件，如射頻元件12、混合信號元件14以及邏輯和存儲元件16，所有元件都集成在同一單片集成電路內(nèi)。射頻電路元件(如電感器、電容器和晶體管)與襯底之間的耦合，若未有效地加以消除，則可通過在射頻元件與襯底之間建立有效反偏置二極管來減小。這種反偏置二極管可以采用三重阱制造工藝形成，其中，電感性電路元件和晶體管是在獨立的三重阱上形成。
此外，存儲元件，如閃速存儲器和靜態(tài)隨機存取存儲器(SRAM)可以在同一襯底上采用形成諸如微處理器和數(shù)字信號處理器之類邏輯電路的相同方法制造。例如，轉(zhuǎn)讓給本項申請受讓人的美國專利5,926,418和5,867,425中所揭示的方法，可以用來形成邏輯器件和閃速存儲器。
圖2示出了用于蜂窩電話10a中的射頻收發(fā)信機，包括天線18、射頻單元20、邏輯單元22、存儲器26和接口24。接口24提供可以在顯示屏上顯示的圖形用戶界面，以執(zhí)行蜂窩電話10a的功能。邏輯單元22還可能包括利用存儲器26工作的微處理器。在本發(fā)明的一種實施方案中，存儲器26為閃速存儲器。射頻單元20可能包括包含電感性電路的多個無源元件。
根據(jù)本發(fā)明的一種實施方案，射頻單元20以及天線18可以采用集成電路工藝來形成，從而建立包括18、20、22、24和26等所有單元的單一集成電路。在另一些實施方案中，則可以在同一集成電路芯片上制造出一些但不是全部的模擬元件和數(shù)字元件。
通常，互補金屬氧化物半導(dǎo)體工藝可用來在單一芯片上形成圖2中所示的所有元件。然而，在某些情況下，有可能將特殊元件分割到兩個或多個集成電路內(nèi)。但是，設(shè)計人員可以根據(jù)設(shè)計考慮而不是工藝和技術(shù)不相容性靈活地將特殊元件安置到特定的集成電路上。此外，干擾信號與射頻單元20中所含射頻元件的耦合問題，可以通過在用來形成蜂窩電話10a的所有元件的公共襯底內(nèi)構(gòu)成有效反偏置二極管加以避免。
類似地，供例如根據(jù)藍(lán)牙技術(shù)規(guī)范的無線網(wǎng)絡(luò)用的集成收發(fā)信機10b也可采用相同原理來制造。藍(lán)牙收發(fā)信機10b包括與無線電設(shè)備30相耦合的天線28。無線電設(shè)備30與鏈路基帶控制器或鏈路控制器32相耦合。中央處理器單元34與接口36和存儲器38相耦合。在本發(fā)明的一些實施方案中，存儲器38可能是閃速存儲器。在一種實施方案中，所有元件均能集成到單一芯片內(nèi)。
圖4中示出集成射頻(RF)元件40，該元件可以與圖2和圖3實施方案的射頻單元20或無線電設(shè)備30一起使用，或與任何其它使用電感性元件的集成電路一起使用。在這種情況下，三重阱定義為在襯底42中的P阱46、深N阱44和P型襯底42。P阱46是在深N阱44內(nèi)的阱或槽。
有兩個反向偏置pn結(jié)形成，一個由P阱46和N阱44的并置形成，而另一個則由P型襯底42和n阱44的并置形成。兩個pn結(jié)都可以由N阱44上的電位VB加偏置。例如，若P阱46和P型襯底42接地，則增加N阱44上的偏置電位將增加每個結(jié)上的偏壓。在一些實施方案中，若N阱44加偏壓，則P阱46將浮置。
由結(jié)偏置形成耗盡區(qū)，從而在P阱46與N阱44之間的pn結(jié)兩端以及N阱44與P型襯底42之間的pn結(jié)兩端附加上耗盡電容。這些耗盡電容可以通過增加pn結(jié)兩端的偏壓來減小。結(jié)偏壓越高，結(jié)電容減少越多，從而使總電容減小。減小總電容將減小射頻電路與襯底和電感性元件40的自諧振頻率的電容性耦合。反偏置結(jié)將減小在襯底42與其上形成的射頻集成電路元件(如電感性元件50)之間的噪聲或其它干擾信號的耦合。
層54通常由氧化物形成。自然，本發(fā)明同樣適用于多層金屬工藝，其中，無源元件如電感性元件50是在任何所希望的金屬層內(nèi)形成。
在一種實施方案中，三重阱保護環(huán)55可能包圍N阱44。保護環(huán)55上有提供偏置電位VB的觸點。
形成三重阱的方法已為大家所熟知。例如，美國專利5,926,418和5,867,425(轉(zhuǎn)讓給本項申請的受讓人)對形成三重阱的示范性工藝作了說明。三重阱工藝同樣應(yīng)用于制造閃速存儲器件。利用三重阱工藝，可以在同一集成電路內(nèi)形成閃速存儲器與邏輯元件系列，如處理器和數(shù)字信號處理器。
在本發(fā)明的一種實施方案中，N阱44可以通過高能量注入形成深N阱的方法來形成。所得到的N阱一般是平行于襯底42的表面延伸。隨后，可能形成注入的N阱，以與深N阱的各個橫向邊沿匯合，并向上延伸到襯底42的表面。N阱的電阻率越低，所得到結(jié)構(gòu)的屏蔽越好。通常，可以通過提高用于形成N阱44的摻雜劑濃度來降低電阻率。
再參考圖5，電感性元件50可以由在襯底42上方，例如在氧化物層54頂上所限定的平面螺旋形層形成。電感性元件50通常用制作布線圖案和淀積方法形成。不過，形成電感性元件50的任何方法都可以采用。所得到的結(jié)構(gòu)可能由可含有多個互連直線段，如線段58a和58b的螺旋形扁平帶形成。電感性元件50位于三重阱40的P阱46上方是有利的。為使電感性元件50的各端與集成電路的其余部分實現(xiàn)電耦合可以經(jīng)各層進行適當(dāng)?shù)碾娺B接。
還可以采用圖7中所示且已做過介紹(例如Koullias獲得的美國專利5,545,916)的另一種非平面設(shè)計。圖5所示螺旋形電感性元件可能具有如圖7所示的非平面截面，它包含矩形部分70和圓形部分72。每個跡線元素58c和58d應(yīng)布置成使材料厚度有利于形成最內(nèi)層的邊緣“0”。因此，圖7中所示跡線由螺旋形電感性元件(圖5所示)的左側(cè)得到。材料在可能流過較高頻電流的邊緣“0”附近加入。
作為另一個可供選擇的方案，螺旋形電感性元件50可能具有非矩形配置，如多層、多元素的多邊形設(shè)計，例如在美國專利5,559,360中所提出的且像圖8中所示的設(shè)計。參考圖8A，帶有導(dǎo)線A1～A10的層具有第一端A，由連接結(jié)構(gòu)CON1表示。在螺旋的中心示出一組10根連接導(dǎo)線A1′、A2′、A10′。圖8B中所示的第二層導(dǎo)線B1～B10在中心處按相反順序與導(dǎo)線A1～A10相連。該螺旋形電感性元件的輸出用圖8B中的并聯(lián)CON2表示，它構(gòu)成B層所有元素的并聯(lián)。通過利用襯底上布置的多個并聯(lián)導(dǎo)電元件(代替單元件導(dǎo)電路徑)，便可以減小電阻和增大自感。減小的電阻和增大的電感可能得到更高的品質(zhì)因數(shù)(Q)。
圖9～圖14所示多層非平面集成電感器設(shè)計也可用作電感性元件50(圖5)，如美國專利6,008,102中所述。一連串的三個導(dǎo)電層(1層、2層和3層)依次將一層敷在另一層的頂面上，如圖9所示。三層相組合，形成圖14所示的螺旋線圈。第1層由具有圖11所示形狀的導(dǎo)電材料形成，第2層由具有圖12所示形狀的導(dǎo)電材料形成，而第3層則由具有圖13所示形狀的導(dǎo)電材料形成。三層的合成效應(yīng)是圖14所示的線圈。圖10所示有角度的線圈450具有一系列與襯底平面呈垂直放置的多重環(huán)路。
再一次參考圖9。層304涂敷在鈍化的晶片上。層304可能由導(dǎo)電材料，如鈦-鎢(TiW)形成，以構(gòu)成阻擋層，并對其后的濺射銅層306起粘附作用。起始光致刻蝕劑層406和第二光致刻蝕劑層408限定了插入的導(dǎo)電材料。層414可能是濺射的導(dǎo)體，層420是被鍍金屬第三層，而材料416則可能是光致刻蝕劑。
圖6示出的電感性元件50(圖5)的等效電路包括電感62a，它可能由螺旋形電感性元件50的全部或任一部分所產(chǎn)生。電感性元件50還可能用電阻62b表示，它來自于用來形成螺旋形電感性元件50的材料的固有電位阻。電容64由電感性元件50(或任何其它射頻元件，如晶體管和電容器)與襯底42之間的電容得來，特別是由中間介質(zhì)層54引起。附加電阻66a則可能由形成P阱46的材料所產(chǎn)生。
P阱46與N阱44產(chǎn)生的pn結(jié)的影響用二極管66b表示，而由N阱44與P型襯底42產(chǎn)生形成的pn結(jié)的影響則用二極管66c表示。電容67b和二極管66c減小了從襯底42返回到電感器50的耦合。
與二極管66c呈相反取向的反偏置二極管66b減小了電感性元件50對襯底42的電容耦合損耗。由于二極管66c的形成，造成了實際上為無限大的電阻，使襯底信號連同電感性元件50(和任何其它射頻電路)引起的干擾得以降低。特別是，電感性元件50可能是一個靈敏調(diào)諧元件，它可能受襯底42中存在的噪聲和其它干擾信號的不利影響。由于在同一集成電路內(nèi)形成各種各樣的其它電路元件，所以，在襯底42中可能存在噪聲和干擾信號。用反向偏置的二極管66c可以將這些干擾信號與靈敏的電感性元件50隔離。
結(jié)果，大量的不同電路類型，包括射頻電路元件、混合信號電路元件、邏輯元件和存儲元件(包括閃速存儲元件)可全都在同一襯底42上的同一集成電路內(nèi)形成。因此，有可能實現(xiàn)更大規(guī)模的集成，并可能制造出更有效、成本更低的射頻裝置，如藍(lán)牙收發(fā)信機和蜂窩電話無線局域網(wǎng)。
將三重阱法與在電感性元件50下方采用如深N阱的單阱方法加以比較，可以進一步看出三重阱方案的優(yōu)越性。在深N阱實施方案中，由深N阱產(chǎn)生的阻抗可以用數(shù)值RW表示。于是，從電感性元件50到襯底的總阻抗Z可以用下式表示Z=Rw+1jωCw]]>式中，C是由電感性元件50與襯底之間的氧化物引起的電容和襯底電容，ω是頻率。類似地，對于串聯(lián)情況，總電容CW可以表示如下1Cw=1COX+1CSUB]]>式中，COX是由電感性元件50與襯底之間的介質(zhì)引起的電容，而CSUB是電感性元件50與襯底之間的電容。
相比之下，三重阱的總阻抗ZT可以表示如下(如64所示)ZT=Rj+1jωCT]]>式中，Rj是N阱、P襯底與嵌入的P阱的電阻66a；CT是三重阱的電容(圖6中表示為64)。
類似地，由三重阱形成的串聯(lián)電容CT如下1CT=1Cox+1Cj+1CSUB]]>式中，COX是由電感性元件50與襯底之間的氧化物引起的電容64；Cj是由P阱與N阱之間的結(jié)引起的電容67a；而CSUB是N阱與襯底之間的電容67b。
由于結(jié)產(chǎn)生的阻抗Zj遠(yuǎn)大于沒有結(jié)時的阻抗，故與單一深N阱相比三重阱的效應(yīng)是使阻抗顯著增大。而且，三重阱形成的電容可以用N阱偏壓加以調(diào)節(jié)，使其小于由深N阱形成的電容。因此，在三重阱中由電容導(dǎo)致的耦合大為減小。既然三重阱的總阻抗遠(yuǎn)大于深N阱的阻抗，且三重阱的電容也較小，故與只利用深N阱的情況相比，利用三重阱時，與襯底的電容耦合和電阻耦合較小，從襯底到射頻電路的噪聲隔離也更好。
在一些實施方案中，自諧振頻率也可以通過減小總電容來改善。自諧振頻率與1/LC成正比，所以，電容越小，自諧振頻率越高或電感器50的高頻性能越好。減小電容耦合還能改善電感器50的品質(zhì)因數(shù)或Q。
盡管前面舉例說明了利用三重阱的實施方案，實際上還可以加入附加的阱，以便在其它實施方案中形成一系列的一個或多個附加的二極管。
參考圖15。根據(jù)本發(fā)明的一種實施方案，電感器50a、50b和50c中的每一個都能在它們自己獨立的三重阱上方形成，三重阱的周界由保護環(huán)55a、55b或55c限定。按螺旋線形成的每個電感器50可以在中心處與下方的金屬相連，且可以在外面與限定扁平螺旋線的金屬層相連。
晶體管80可能被它自己獨立的保護環(huán)55d和55e包圍。換句話說，每個晶體管80可能在它自己獨立的三重阱中形成，三重阱的周界由保護環(huán)55d或55e所限定。這樣，晶體管80便與來自底層襯底的噪聲隔離。
多個電容器82可以在襯底上方以金屬與金屬的疊層式電容器形式形成。電容器82還可以在場氧化層86上方形成。因此，可能包含在另一金屬片的上方增加的一個金屬片的電容器82還可以用場氧化層86與襯底隔離。在一些實施方案中，沒有必要包含電容器82下方的底層三重阱。類似地，由于電阻器88是在襯底上方形成，所以，在一種實施方案中，也可不向電阻器88提供三重阱。
因此，在本發(fā)明的一些實施方案中，每個電感器可能在它自己的三重阱上方形成，且可能包含一個或多個晶體管，各個晶體管都處在它自己的獨立三重阱內(nèi)。利用單獨的三重阱，可以改善被隔離開的電路元件的電氣性能。
例如，可以形成壓控振蕩器(VCO)，其中，晶體管、變?nèi)荻O管和電感器都各自形成，且分別處在它自己的獨立三重阱的上方或內(nèi)部。在一些實施方案中，電阻器和電容器可以在沒有底層三重阱的襯底上方形成。
圖16中示出從圖4所示襯底42的表面經(jīng)P阱46、N阱44并向下延伸到底層襯底42的假想摻雜分布。在這個例子中，P阱46(圖例中深度約為1.5微米)具有非逆向或?qū)ΨQ分布和1017原子/厘米3的示例峰值濃度。N阱44(在這個例子中具有從大約1.5微米到2.5微米的深度以及1018原子/厘米3的示例峰值濃度)具有對稱摻雜分布。最后，P型襯底向下延伸到N阱44的下方(并具有1016個原子/厘米3的示例峰值摻雜濃度)。
通過將襯底42的摻雜濃度減至最小(在一個實例中實際上使它成為常規(guī)本底摻雜)，所得到的產(chǎn)物的電容和高頻性能均可改善。特別是，襯底42的摻雜濃度越高，電阻越小且低頻性能越好。相反，在這種情況下，較高頻性能卻可能下降。因此，通過減小襯底的摻雜濃度能改善高頻性能。特別是，與N阱44緊鄰、接界或毗連的襯底42區(qū)域的摻雜應(yīng)小于P阱46的摻雜。
在某些情況下，較低頻性能還能僅靠改變加到P阱46上的偏壓(VA)來改善。換句話說，加到P阱46上的偏置電位越高，高頻性能越好。
P阱46的摻雜水平可能剛好足以防止P阱46與N阱44之間的結(jié)的穿通。在一種實施方案中，只能使用三層。
在圖17和圖18所示依據(jù)現(xiàn)有技術(shù)的實施方案中，多個層135、121、119、117和110用于提供BiCMOS器件中的隔離。參見Reuss等人獲得的美國專利5,268,312。在該專利中，利用了5個獨立的區(qū)域且需要一個接地屏蔽117。通過提高接地屏蔽117的摻雜濃度，可以將電阻減至最小，因而使低頻性能獲得改善。然而，由于器件特性當(dāng)時便固定下來，所以改善高頻性能幾乎不可能。此外，在區(qū)域135和121中需要逆向分布。為了實現(xiàn)這種逆向分布，必須提供獨立的各層。
根據(jù)本發(fā)明的一些實施方案中不需要這樣的逆向分布。此外，在圖4中公開的CMOS結(jié)構(gòu)中，無需外延層135。
參見圖19，集成電路200包括邏輯部分201和射頻部分203。邏輯部分201可能包括常規(guī)邏輯晶體管，如晶體管205，晶體管205可用來提供一些常規(guī)的邏輯功能，如作為一個實施例的處理器或控制器。
在一種實施方案中，邏輯部分201可用來控制具有射頻應(yīng)用的集成電路200。邏輯部分201可以在包括P阱46a、N阱44a和襯底42的三重阱內(nèi)部形成。偏置電位可以加到N阱44a上，如VB1處所示。偏置電位VA可以加到P阱46a上。
三重阱201的布置可有效地防止從邏輯部分201到襯底42其余部分并特別是到射頻部分203的噪聲注入(由箭頭A表示)。例如，由于邏輯部分201中晶體管205的轉(zhuǎn)換作用而可能產(chǎn)生噪聲。
同樣，射頻部分203可包括布置在P阱46上方的至少一個電感器50。P阱46是包括N阱44和襯底42在內(nèi)的三重阱的一部分。如前所述及箭頭B所示，三重阱能有效地防止噪聲至或從射頻部分203中的電感器50或其它元件的遷移。
在所述實施方案中，N阱44可能受到偏壓VB2的作用。同樣，P阱46可能受到偏壓VA的作用。
對于邏輯部分201和射頻部分203，可以采用獨立的電壓饋送。這可以減少這些部分之間串?dāng)_的可能性。特別是，可能要求將VB1與VB2連接到集成電路200的獨立引腳上，以便能利用獨立電源降低串?dāng)_。然而，VB1和VB2不必需是不同的電壓。此外，對于多個射頻元件，可以利用多個三重阱。在某些情況下，這些射頻元件可能采用不同的偏壓VB2或它們?nèi)疾捎孟嗤钠珘篤B2。然而，在一些實施方案中，希望對同一集成電路200上的邏輯元件和射頻元件采用獨立的電壓VB1和VB2。
在一些實施方案中，可能希望P阱46相對于P阱46a有采用較輕的摻雜。較輕的摻雜有助于降低來自電感性元件50的渦流。在一種實施方案中，對P阱46a可以采用常規(guī)摻雜水平。例如，P阱46的摻雜水平可近似為1015個原子/厘米3，而P阱46a的摻雜水平則可為1016～1017個原子/厘米3。
在一些實施方案中，邏輯電路可能采用包含N溝道晶體管和P溝道晶體管的互補金屬氧化物半導(dǎo)體(CMOS)工藝。自然，在三重阱內(nèi)，一般未包含P溝道晶體管，而包含N溝道晶體管。然而，造成噪聲的碰撞電離在N溝道晶體管情況要比P溝道晶體管情況顯著得多。因此，這里所述的方法能有效地減小襯底42中的噪聲注入，即使對三重阱中只放置N溝道晶體管的實施方案也是如此。射頻電路一般采用N溝道工藝，因而采用三重阱可能有效。
現(xiàn)在轉(zhuǎn)向圖20，即集成電路200的示范性布置，該集成電路將射頻部分203、閃速存儲器204、混合信號部分206、隨機存取存儲器(RAM)208和邏輯部分201集成在一個芯片上。在某些情況下，部分201～208的每一部分可能采用獨立的偏壓，且可能容納在獨立的三重阱內(nèi)。在某些情況下，部分201～208的任何一部分內(nèi)的個別元件可能處在它們自己的三重阱內(nèi)。
混合信號部分206可能包括例如數(shù)模轉(zhuǎn)換器和模數(shù)轉(zhuǎn)換器。射頻部分203可能包括諸如頻率合成器、鎖相環(huán)(PLL)器件、壓控振蕩器(VCO)、混頻器、功率放大器、低噪聲放大器(LNA)和時鐘等各種元件，這只是幾個例子。在一些實施方案中，可能希望將混合信號部分206與射頻部分203分開。
自然，圖20所示布置僅僅是一個示范性布置，可以采用多種布置中的任何一種布置。例如，在某些情況下，可能希望例如物理上將射頻部分203與邏輯部分201分開。
接著再來看圖21，該圖示出根據(jù)本發(fā)明的一種實施方案的射頻集成電路200的方框圖。在本例中，基帶控制器224可能與接收機216、發(fā)射機218、壓控振蕩器220和頻率合成器222相耦合。如前所述，基帶控制器224可包括邏輯電路且可由邏輯元件來實現(xiàn)。基帶控制器224可以經(jīng)總線226與閃速存儲器204、RAM存儲器208和電橋228相耦合。
電橋228可經(jīng)總線230與輸入/輸出裝置232、計數(shù)器和定時器組234以及中斷控制器236相耦合。集成電路200還可能包括多種其它部件，這些部件包括鎖相環(huán)212和用于執(zhí)行JTAG過程的測試電路214。因此，從功能上考慮集成電路200可能要利用包含邏輯元件、射頻元件或混合信號元件在內(nèi)的多個器件。對于這些類型的元件應(yīng)加以安排，使這些元件類型在集成電路上是物理分開的，雖然它們有可能經(jīng)跨接不同部分如邏輯部分201、閃速存儲器204等的連線相耦合。
通過將射頻部分203元件和邏輯部分201元件放置在獨立的三重阱內(nèi)，可以將靈敏的射頻元件與邏輯元件發(fā)射的噪聲(例如由于由碰撞電離和高轉(zhuǎn)換速度引起的噪聲)隔離。
參考圖22，共源-共柵放大電路310包括與三重阱中形成的共柵極晶體管314耦合的第一晶體管312。三重阱包括P阱320、N阱318和P型襯底316。晶體管314的漏板336與輸出節(jié)點330耦合，而源極334則經(jīng)線路332與晶體管312的漏極336耦合。每個晶體管312或314的柵極322與柵極節(jié)點328耦合。接點332與襯底316中形成的接觸擴散相連。線路332可與地耦合。晶體管314的阱318和320可能通過電阻器324與偏置節(jié)點326耦合。
利用加到共源-共柵放大電路310的共柵極晶體管314上的三重阱，能減小輸出并聯(lián)電容以獲得更大的輸出帶寬。阱320可以是輕摻雜N型阱318內(nèi)部的輕摻雜P型阱。共柵極晶體管314放置在三重阱內(nèi)部，以便通過將來自共柵極級的輸出漏極節(jié)點330的兩個串聯(lián)電容器添加到襯底節(jié)點上，從而使輸出并聯(lián)電容減小。兩個串聯(lián)電容器由兩個三重阱的PN結(jié)形成，即P阱320與N阱318之間的結(jié)以及N阱318與襯底316之間的PN結(jié)。三重阱的輕摻雜性質(zhì)能通過減小所形成的PN結(jié)的電容進一步得到改善。此外，為了維持漏極節(jié)點330與襯底316之間的隔離，阱318和320經(jīng)高數(shù)值的電阻器324加偏置。
因此，共源-共柵放大電路310可以在任一集成電路中形成，該集成電路包括也包括有例如用來形成射頻電路的集成電感器和電容器的集成電路。結(jié)果，輸出電容減小，從而增加了可用輸出帶寬。
雖然對于有限數(shù)量的實施方案說明了本發(fā)明，但本領(lǐng)域技術(shù)人員將會從中領(lǐng)悟到許多修改和變型。所附的權(quán)利要求試圖涵蓋落入本發(fā)明的真正精神實質(zhì)和范圍的所有這些修改和變型。
權(quán)利要求
1.一種方法，包括在襯底中的三重阱上方形成共源-共柵放大電路的共柵極晶體管；和經(jīng)電阻器對所述三重阱中的一阱加偏壓。
2.權(quán)利要求1的方法，包括在三重阱上方形成集成電感器。
3.權(quán)利要求1的方法，包括在所述襯底中形成的N型阱內(nèi)形成P型阱。
4.權(quán)利要求3的方法，包括經(jīng)電阻器對N型阱和P型阱加偏壓。
5.權(quán)利要求1的方法，包括將所述共柵極晶體管的源極與另一個晶體管的源極相耦合。
6.權(quán)利要求5的方法，包括從所述共柵極晶體管的漏極獲取所述共源-共柵放大電路的輸出。
7.權(quán)利要求4的方法，包括對所述部分加偏壓，以使所述共源-共柵放大電路的輸出與襯底隔離。
8.權(quán)利要求7的方法，包括利用所述三重阱來減小輸出并聯(lián)電容。
9.一種集成電路，包括襯底；在所述襯底上方形成的共源-共柵放大電路；以及在所述共源-共柵放大電路下方的所述襯底內(nèi)形成的三重阱。
10.權(quán)利要求9的電路，其中，共源-共柵放大電路包括在所述三重阱上方形成的共柵極晶體管。
11.權(quán)利要求10的電路，其中，每個三重阱皆包括在襯底內(nèi)形成的N阱中形成的P阱。
12.權(quán)利要求11的電路，包括與所述阱相耦合的電阻器，所述電阻器與偏置電位相耦合。
13.權(quán)利要求12的電路，包括與所述共柵極晶體管的源極相耦合的晶體管。
14.權(quán)利要求13的電路，包括與所述共柵極晶體管的漏極相耦合的輸出節(jié)點。
15.權(quán)利要求14的電路，其中，對所述阱加偏置，使所述輸出節(jié)點與所述襯底隔離。
全文摘要
射頻電路(310)可以在建立起兩個反向偏置結(jié)的三重阱(316、318、320)上方形成。通過調(diào)節(jié)結(jié)兩端的偏置，可以減小結(jié)電容，從而減小從射頻電路(310)到襯底(316)的電容性耦合，改善電感器的自諧振頻率并減小干擾信號和噪聲從底層襯底到有源電路和無源元件如電容器和電感器的耦合。因此，一些射頻裝置(如無線電設(shè)備)、蜂窩電話和收發(fā)信機(如藍(lán)牙收發(fā)信機)、邏輯器件以及閃速存儲器和SRAM存儲器全都可以采用CMOS制造工藝在同一集成電路芯片中形成。
文檔編號H01L23/522GK1404138SQ02131820
公開日2003年3月19日 申請日期2002年9月6日 優(yōu)先權(quán)日2001年9月6日
發(fā)明者王鼎華, C·L·胡 申請人:硅芯片公司