專利名稱：半導體集成電路器件的制作方法
技術領域：
本發(fā)明涉及半導體集成電路器件，尤其涉及可有效應用于如下器件的技術在該器件中，在半導體襯底上形成了用于平板封裝(boardpackaging)的像焊凸等突出電極。
背景技術：
作為形成了像焊凸等突出電極的半導體集成電路器件(以下簡稱為“倒裝片半導體集成電路器件”)，已知有下面這些未審查專利文獻No.Hei 5(1993)-218042、未審查專利文獻No.Hei8(1996)-250498，以及USP No.5547740。這些文獻中的每一份都示出了倒裝片半導體集成電路器件的一種基本形式。
在上述文獻中的每一份中所描述的倒裝片半導體集成電路器件中，從，例如，芯片之焊點開始重新布線，并且與重布線相連的凸起電極以列陣(面列陣)形式置于芯片表面上。排列成這樣的面列陣形式的凸起電極從表面保護膜上暴露出來。這樣就有可能擴大相鄰凸起電極之間的間隔，且便于凸起電極與印刷電路板上布線相連的平板封裝。進一步，可使用布線間隔較大的低成本印刷電路板。在這樣的倒裝片半導體集成電路器件中，凸起電極是直接與印刷電路板相連的末端。只有凸起電極暴露，且半導體芯片的焊點都被絕緣膜或保護膜所覆蓋。因此，凸起電極相應于外部連接端，例如像QFP等封裝的引腳。
在上述倒裝片半導體集成電路器件中，有越來越增加每個內部電路尺度的趨勢，以增進其功能。在一個半導體芯片的尺寸隨著電路尺度的增加而變大的同時，電路的布線寬度變小了。因此，例如，在時鐘操作半導體集成電路器件中，在來自外部終端的時鐘通過內部布線時，會產生信號延遲。在施加到各內部電路上的時鐘之間發(fā)生了時滯，需要一個能與之適應的定時容差，從而妨礙了時鐘向高頻的傳送。這就產生一個問題當源電壓由于低能耗、器件微加工等而降低，并設為每個內部電路的工作電壓時，必須提供許多降階式電壓發(fā)生器，以防止內部布線中的電壓損失，從而在這樣的降階式電路單元中的電流消耗將增加，而電路尺度也將增加。
本發(fā)明的目的是給出能加快其工作并能合理安排電路的半導體集成電路器件。本發(fā)明的另一目的是給出能夠在簡單結構中提高芯片中電路布局的自由度的半導體集成電路器件。從本說明書和附圖的描述將可以清除地顯現(xiàn)本發(fā)明上述及其它目的以及其新特點。

發(fā)明內容
下面將簡要描述本申請所公開的發(fā)明中某一典型發(fā)明的概要，如下電路元件和布線組成電路，與這樣一個電路電相連的第一電極在半導體襯底的主表面上。在第一電極表面上除了開口位置的電路上形成有機絕緣膜。第一和第二外部連接電極在有機絕緣膜上，用以電連接第一、第二外部連接電極和第一電極的導電層安在有機絕緣膜上。
下面將簡要描述本申請所公開的發(fā)明中另一典型發(fā)明的概要，如下電路元件和布線組成電路，與這樣一個電路電相連的第一和第二電極在半導體襯底的主表面上。在第一和第二電極表面上除了開口位置的電路上形成有機絕緣膜，用以電連接第一和第二電極的導電層置于有機絕緣膜上。
附圖簡述

圖1(A)和1(B)為示意性結構圖，示出根據(jù)本發(fā)明的半導體集成電路的某一實施方案；圖2為一俯視圖，示出根據(jù)本發(fā)明的半導體集成電路器件的某一實施方案；圖3為一示意性布局圖，示出應用了本發(fā)明的DRAM的某一實施方案；
圖4為一框圖，示出根據(jù)本發(fā)明的半導體集成電路器件的時鐘輸入單元的某一實施方案；圖5為一示意性剖面圖，示出根據(jù)本發(fā)明的半導體集成電路器件的某一實施方案；圖6為一示意性俯視圖，描繪根據(jù)本發(fā)明的半導體集成電路器件的某一實施方案；圖7為一框圖，示出根據(jù)本發(fā)明的半導體集成電路器件的某一實施方案；圖8為一示意性俯視圖，示出根據(jù)本發(fā)明的半導體集成電路器件的某一實施方案；圖9為一示意性剖面圖，示出根據(jù)本發(fā)明的半導體集成電路器件的某一實施方案；圖10為一示意性俯視圖，示出根據(jù)本發(fā)明的半導體集成電路器件的另一實施方案；圖11(A)和11(B)為示意性結構圖，示出根據(jù)本發(fā)明的半導體集成電路器件的又一實施方案；圖12為一示意性布局圖，示出應用了本發(fā)明的DRAM的另一實施方案；圖13為一框圖，根據(jù)本發(fā)明的半導體集成電路器件的時鐘輸入單元的某一實施方案；圖14為一俯視圖，示出根據(jù)本發(fā)明的半導體集成電路器件的再一實施方案；圖15為一示意性剖面圖，描述根據(jù)本發(fā)明制造重布線的方法的某一實施方案；圖16為一剖面圖，示出說明用在根據(jù)本發(fā)明的半導體集成電路器件中的重布線的另一實施方案；圖17為器件結構的垂直剖面圖，示出說明形成在構成根據(jù)本發(fā)明的半導體集成電路器件的半導體芯片上的邏輯電路和外部輸入/輸出電路的某一實施方案；
圖18(A)至18(D)為器件結構的剖面圖，描述為根據(jù)本發(fā)明的半導體集成電路器件制造重布線的方法的某一實施方案的一些；圖19(E)至19(G)為器件結構的剖面圖，描述為根據(jù)本發(fā)明的半導體集成電路器件制造重布線的方法的某一實施方案的剩余部分；圖20為某一步驟的透視圖，描述根據(jù)本發(fā)明的倒裝片半導體集成電路器件的制造工藝；圖21為另一步驟的透視圖，描述根據(jù)本發(fā)明的倒裝片半導體集成電路器件的制造工藝；圖22為又一步驟的透視圖，描述根據(jù)本發(fā)明的倒裝片半導體集成電路器件的制造工藝；圖23為再一步驟的透視圖，描述根據(jù)本發(fā)明的倒裝片半導體集成電路器件的制造工藝；圖24為再一步驟的透視圖，描述根據(jù)本發(fā)明的倒裝片半導體集成電路器件的制造工藝；圖25為一流程圖，描述用在根據(jù)本發(fā)明的倒裝片半導體集成電路器件中的重布線形成工藝步驟之后的制造工藝流程；圖26(A)和26(B)為示意性剖面圖，示出根據(jù)本發(fā)明的半導體集成電路器件的再一實施方案；圖27(A)和27(B)為示意性結構圖，示出根據(jù)本發(fā)明的半導體集成電路器件的再一實施方案；圖28為一俯視圖，示出根據(jù)本發(fā)明的半導體集成電路器件的再一實施方案；圖29為一俯視圖，示出根據(jù)本發(fā)明的半導體集成電路器件的再一實施方案。
具體實施例方式
以下將參考附圖詳細描述本發(fā)明的具體實施方案。
圖1(A)和1(B)為示意性結構圖，示出根據(jù)本發(fā)明的半導體集成電路器件的某一實施方案，在圖1(A)中示出剖面部分，在圖1(B)中示出平面部分。在示出本實施方案的半導體集成電路器件中，未示出電路元件和布線形成在半導體芯片06的主表面?zhèn)?。焊點04由這些布線的最上層布線形成。在除了焊點(pad)04所用的開口之外的地方形成相應于第一層的有機絕緣膜02。盡管沒有特別限制，有機絕緣膜02由聚酰亞胺形成。
在由聚酰亞胺形成的相應于第一層的有機絕緣膜上形成用作導電層的布線層05，它電相連在形成在半導體芯片06的主表面?zhèn)壬系闹辽賰蓚€焊點04之間。在除了在重布線層05表面中形成的凸起電極03所用的開口之外的地方形成相應于第二層的有機絕緣膜01。一層重布線層05至少要兩個凸起電極。
用在本實施方案重的重布線層05并不是要通過簡單地從半導體芯片的焊點引出重布線來增加相鄰凸起電極之間的間隔并將凸起電極與印刷電路板上的布線相連，從而代替通常IC封裝的引腳。重布線層05是要用作互連在兩個凸起電極03之間的布線，并與半導體芯片上的兩個焊點相連。下面將會描述，這種重布線層05的結構作為供電裝置是很有利的。
盡管沒有特別限制，在半導體芯片06的主表面上形成連接兩個焊點04的頂布線層07。形成在半導體芯片06主表面?zhèn)壬系碾娐吩?，由像源電壓等工作電壓通過使用頂布線層07來供電。
在圖2中示出根據(jù)本發(fā)明的半導體集成電路器件某一實施方案的俯視圖。盡管沒有特別限制，示出本實施方案的半導體集成電路器件是要用作動態(tài)RAM(隨機存儲器)。其中示出了布線的布局，以及凸起電極和與之相連的焊點。
在同一圖中，凸起電極分別用○表示，而焊點分別用小的□表示。這些凸起電極和焊點通過它們相應的布線而互連在一起。根據(jù)其功能，布線05分成兩類，分別用于DC電壓和AC信號。示例性示出的布線層605等同于用在傳統(tǒng)晶片級CSP(芯片尺寸封裝)中的重布線，以一一對應關系將一個凸起電極和一個焊點相連。每一布線層605用于一個地址和一個控制信號的輸入及數(shù)據(jù)的輸入/輸出。這些單獨的信號線605減小了寄生電容，利用了布線寬度相對較細的重布線層和許多高密度排列的焊點，以高速傳送通過信號線傳輸?shù)臄?shù)字信號。
在本實施方案中，重布線層05用來以低阻抗提供電源。在同一圖中，具有粗的布線寬度的重布線層105——它通過向上和向下延伸半導體芯片的左端，并在其上部和下部將其彎向中央來得到——用于提供源電壓VDD。在重布線105上部有三個凸起電極，在其中央有一個凸起電極，而在其下部有三個凸起電極。正如從外面所看到的，從七處或七點整個地施加源電壓VDD。重布線105包括具有粗布線寬度、用作干線的部分，以及從其分支并通過相對更細的布線與半導體芯片的許多焊點在許多地方或地點相連的部分。通過上述的頂層布線從這許多焊點向電路元件施加源電壓VDD。
具有粗的布線寬度的重布線層205——它通過向上和向下延伸半導體芯片的右端，并在其上部和下部將其折向中央來得到——用于提供電路中的地電位VSS。在重布線層205上部有兩個凸起電極，在其中央有一個凸起電極，而再起下部有三個凸起電極。正如從外面所看到的，從六處或六點整個地施加電路中的地電位VSS。重布線205包括有粗布線寬度、用作干線的部分，以及從其分支并通過相對更細的布線與半導體芯片的許多焊點在許多地方或地點相連的部分。通過上述的頂層布線從這許多焊點向電路元件施加電路地電位VSS。相對于上面提到的每條信號線605來說，對具有粗的布線寬度用以提供源電壓VDD、VSS等的重布線層的利用得到了相對較大的寄生電容的形成。在源或電源線VDD和VSS情形中，為此產生的寄生電容將對電壓的穩(wěn)定有貢獻。
在本實施方案重，對輸出電路單獨提供電源通路，以減少輸出電路中產生的相對較大的源噪聲向輸入電路和內部電路的傳送。即，重布線層305中的每一層用以向輸出電路提供電路地電位VSSQ。重布線層305在半導體芯片上且一分為四，具有它們相應的凸起電極用以向其提供地電位VSSQ。由通過凸起電極置于印刷電路板或裝配板上的布線將這些重布線層305彼此互連，且它們被施以相同的地電位VSSQ。
配置用以向輸出電路提供源電壓VDDQ的重布線層405，以使半導體芯片的中部向上和向下延伸。在重布線層405上端和下端分別有兩個凸起電極，而在中部有一個凸起電極，從五點整個地向其施加源電壓VDDQ。
在本實施方案中，除利用提供上述DC電壓的重布線層之外，甚至還使用了用于用以傳送AC信號的信號線的重布線層。重布線層505用以傳輸時鐘CLK，通過半導體芯片中部的一個凸起電極向其提供時鐘CLK。重布線層505用于將時鐘CLK傳送到半導體芯片中部的焊點和其上、下端的焊點。這樣，通過使用低電阻值的重布線層505，時鐘CLK分布到了尺寸相對較大以獲得大存儲容量的半導體芯片上。進一步，降低了內部電路中時鐘CLK的時滯，并獲得了工作速度的加快。
盡管沒有特別限制，根據(jù)本實施方案的DRAM芯片具有四個內存條，并且是同步DRAM或具有DDR結構的同步DRAM。存儲器訪問由四個64位單元內存條組成。輸入/輸出電路配置為64個，在半導體芯片中部的上、下方向上并排放置。這樣，用作電源線來提供工作電壓VDDQ和VSSQ的重布線層305和405與輸入/輸出電路一起如上給出。
如上所述，64個輸入/輸出電路以相對較長的距離分散安置在半導體芯片的中央。因此，放置在上、下端的相鄰輸入/輸出電路之間的距離變長，從而出現(xiàn)了時鐘CLK的傳播延遲，從而干擾了工作速度的提高。由于本實施方案是要在中央給出用以提供時鐘CLK的凸起電極，并從該處向上和向下構造分支以通過重布線505來分布時鐘CLK，因此，通過在相應于上、下端輸入/輸出電路之間距離一半的距離上分布時鐘，以及利用小電阻的重布線505，可減小供電通路中時鐘的傳播延遲。即，從鄰近凸起電極的每個焊點施加時鐘的電路和從處在兩端的每個焊點施加時鐘的電路之間的時鐘時滯變得最大。因而，由于上面所提到的重布線505的使用，可極大地降低這樣的時鐘時滯。
在圖3中示出應用了本發(fā)明的DRAM某一實施方案的示意性布局圖。根據(jù)本實施方案的DRAM的布局相應于圖2中所示的DRAM的重布線和焊點。在同一圖中，存儲器列陣或存儲器墊塊(memorymat)14分成許多部分。輸入/輸出電路散布在如上所述的半導體芯片的垂直中央部分中，同時還有輸入/輸出控制電路13。對于每兩個分離的存儲器列陣14四個四個地給出輸入/輸出控制電路13，以在其間插入芯片的垂直中央部分。這樣，一個輸入/輸出控制電路13負責八個輸入/輸出電路。
在與左、右存儲器列陣關聯(lián)，四個四個地給出地輸入/輸出控制電路13中，在上、下方兩兩分開的那些分別設為一對，每對分配一個時鐘輸入緩沖器11。進一步，對左右相鄰的兩個時鐘緩沖器給出時鐘輸入焊點CLKU和CLKD。還在芯片中央給出時鐘輸入焊點CLKC。
這些時鐘輸入焊點CLKU、CLKC和CLKD通過用于時鐘輸入的重布線12彼此互連。重布線12還與用于時鐘輸入的焊凸電極10相連。由于這種結構，從用于時鐘輸入的焊凸電極10輸入的時鐘CLK通過重布線12傳輸?shù)綍r鐘輸入焊點CLKC、CLKU和CLKD。
時鐘CLK從時鐘輸入焊點CLKU、CLKC和CLKD通過DRAM芯片頂金屬布線層15——包括鋁等——傳送到相應的時鐘輸入緩沖器11。盡管沒有特別限制，從各個時鐘輸入緩沖器11形成或產生的內部時鐘信號通過DRAM芯片的頂金屬布線層15——包括鋁等——同等地傳輸至它們相應的輸入/輸出控制電路13。盡管沒有特別限制，與時鐘輸入焊點CLKC關聯(lián)給出的時鐘輸入緩沖器11為RAS、CAS、WE等形成內部時鐘信號，這些信號施加給一個未示出的地址輸入電路、一個數(shù)據(jù)輸入電路或一些輸入電路等，例如控制信號輸入電路等。
在圖4中示出根據(jù)本發(fā)明的半導體集成電路器件的時鐘輸入單元某一實施方案的框圖。本實施方案相應于圖3中所示的時鐘輸入電路。
時鐘輸入凸起電極10通過重布線12與時鐘輸入焊點CLKU、CLKC和CLKD相連。來自時鐘輸入焊點CLKC的時鐘傳輸至時鐘輸入緩沖器11的輸入端。從時鐘輸入緩沖器11輸出的內部時鐘傳送至讀/寫控制電路16。如果讀/寫控制電路16接收到根據(jù)一個未示出命令的讀操作的指令，則它形成讀控制信號READ。
讀控制信號READ設為用于每個與時鐘輸入焊點CLKU和CLKD關聯(lián)給出的時鐘輸入緩沖器11的控制信號。如果讀控制信號READ看作一個有效電平，則時鐘輸入緩沖器11由通過時鐘輸入焊點CLKU和CLKD輸入的時鐘信號形成或產生輸出寄存器時鐘QCLK0至QCLK3，并將它們分別傳送至包括在輸入/輸出控制電路13中的輸出寄存器電路17。輸出寄存器電路17根據(jù)輸出寄存器時鐘QCLK0至QCLK3接收或捕捉讀出數(shù)據(jù)，并將輸出信號分別通過輸出緩沖器電路18傳送至輸入/輸出焊點19。這些輸入/輸出焊點19通過未示出的重布線分別與輸入/輸出凸起電極相連。
在圖5中示出根據(jù)本發(fā)明的半導體集成電路器件某一實施方案的示意性剖面圖。盡管沒有特別限制，本實施方案相應于圖3或圖4中所示的時鐘輸入單元。
由于示出本實施方案的半導體集成電路器件要形成根據(jù)后面將要描述的圖20至24中所示的晶片工藝的封裝，所以重布線和凸起電極可稱作“WPP(晶片工藝封裝)布線(層)或WPP凸起”。下面的描述將使用WPP布線層或WPP凸起。WPP凸起形成在WPP布線層上，并彼此電相連。WPP布線層粘在未示出的有機絕緣膜上，并在其開口處與芯片上的金屬觸點PAD相連。金屬PAD通過相應于芯片上頂層的金屬布線而與電路1電相連。盡管沒有特別限制，金屬PAD相應于時鐘輸入焊點CLKC，而電路1相應于每個時鐘輸入緩沖器11。
WPP布線層進一步從相應于電路1的金屬PAD部分延伸出來，從而與相應于電路2的金屬PAD在其開口處相連。金屬PAD和電路2通過芯片上的金屬布線以與上述相通的方式彼此相連。電路2根據(jù)讀控制信號READ來控制操作，構成一個輸入緩沖器11，在此處接收通過未示出的時鐘輸入緩沖器CLKU或CLKD輸入的時鐘信號。
在圖6中示出根據(jù)本發(fā)明的半導體集成電路器件某一實施方案的示意性俯視圖。盡管沒有特別限制，本實施方案相應于圖3或圖4中所示的時鐘輸入單元。
在WPP布線層上形成一個與上面類似的時鐘信號WPP凸起，提供電互連。WPP布線層裝配在未示出的有機絕緣膜上，且與芯片上的CLK PAD(時鐘焊點)在其開口處相連。CLK PAD通過包括芯片上頂層的金屬布線的CLK布線而與時鐘緩沖器電路相連，并通過類似的布線而與外圍電路相連。例如，外圍電路構成了讀/寫控制電路16。
延伸WPP布線層以使其進一步從相應于時鐘緩沖器電路的CLKPAD單元向上、向下分支，并與相應于CLKU和CLKD的兩個CLKPAD在它們的開口處相連。這些CLK PAD通過芯片上的布線以與上述類似的方式而與它們相應的外圍電路相連。外圍電路根據(jù)讀控制信號READ來控制操作，分別構成輸出控制電路13，每個輸出控制電路包括一個接收通過未示出的時鐘輸入焊點CLKU或CLKD輸入的時鐘信號的輸入緩沖器11。
在圖7中示出根據(jù)本發(fā)明的半導體集成電路器件某一實施方案的框圖。盡管沒有特別限制，本實施方案相應于圖3或圖4中所示的時鐘輸入單元。
在WPP布線層上形成一個與上面類似的時鐘信號WPP凸起，提供電互連。WPP布線層裝配在未示出的有機絕緣膜上，且與時鐘信號WPP在它們的開口處相連。WPP布線層(CLK布線)和與用于分布了WPP布線層的外圍電路的時鐘緩沖器電路相關的焊點PAD相連。
在本實施方案中，即使對相應于分布了WPP布線層的外圍電路中的時鐘緩沖器輸入部分的焊點PAD，也是通過包括上述WPP布線(重布線)的低電阻時鐘布線而從時鐘信號WPP凸起引入。因此，該處的信號延遲變小，且減小了相互之間的時鐘時滯。各焊點PAD相應于圖3至6中所示的實施方案中所說明的各焊點。這樣，各外圍電路與讀/寫控制電路16以及每個輸出電路13相關。
在圖8中示出根據(jù)本發(fā)明的半導體集成電路器件某一實施方案的示意性俯視圖。本發(fā)明適用于外部電源或電力的分布實施例。對形成在半導體芯片上的各電路示出用于源電壓VDD和電路地電位VSS的電源通路。
給出一對WPP布線，以使半導體芯片的左、右端向上和向下延伸。在該對WPP布線中，盡管沒有特別限制，置于左側的WPP用于施加源電壓VDD。在該WPP的上、下端和中部，在分別給出的突起處分別給出WPP凸起，以向芯片的中部分支。從上面所提到的上、下端和中部三點施加源電壓VDD。進一步，置于右側的WPP布線用于施加電路地電位VSS。在該WPP布線的上、下端和中部，在分別給出的突起處分別給出WPP凸起，以向芯片的中部分支。從其上、下端和中部三點施加電路地電位VSS。
在用于源電壓VDD的WPP布線層中，盡管沒有特別限制，形成了進一步在下端側從WPP凸起向芯片中部延伸的WPP布線，并和相應的焊點VDD PAD相連。焊點VDD PAD與芯片上的布線相連，用以通過這樣的片上布線來向形成在半導體芯片上的每個電路元件施加源電壓VDD。附帶地，為了減小電源阻抗，從構成干線的粗WPP布線適當分支出細WPP布線，細WPP布線和它們相應的與上面類似的焊點VDD PAD相連。這樣的VDD PAD可通過片上布線而彼此互連。
在用于電路地電位VSS的WPP布線層中，形成了進一步在上端側從WPP凸起向芯片中部延伸的WPP布線，并和相應的焊點VSSPAD相連。焊點VSS PAD與芯片上的布線相連，用以通過這樣的片上布線來向形成在半導體芯片上的每個電路元件施加電路地電位VSS。附帶地，為了減小電源阻抗，從構成干線的粗WPP布線適當分支出細WPP布線，細WPP布線和它們相應的與上面類似的焊點VSSPAD相連。這樣的VSS PAD可通過片上布線而彼此互連。
在圖9中示出根據(jù)本發(fā)明的半導體集成電路某一實施方案的示意性剖面圖。盡管沒有特別限制，本實施方案適用于用于圖7的實施方案中所用的源電壓VDD(或電路地電位VSS)的電源通路。
在WPP布線層(VDD)上形成WPP凸起以提供電連接。WPP布線層裝配在未示出的有機絕緣膜上，在其上給出等于這三個一體的WPP凸起。WPP布線層與其相應的焊點VDD PAD在確定在有機絕緣膜中的開口處相連。焊點VDD PAD與片上布線——即，相應于頂層的金屬布線——相連，用于通過這樣的片上布線向每個未示出電路元件施加源電壓VDD。
在圖10中示出根據(jù)本發(fā)明的半導體集成電路器件某一實施方案的示意性俯視圖。本發(fā)明適用于內部電源的分布實施例。對形成在半導體芯片上的各個電路示出用于通過減低或減少來自外部的源電壓VDD而獲得的內部電壓VDDI的電源通路。
給出WPP布線，以延伸半導體芯片的左、右端和下端。該WPP布線用作用于施加內部電壓VDDI的電源或電力布線。在該WPP布線中，下端在水平方向延伸的WPP布線具有分支，并通過它與焊點VDDI PAD相連。焊點VDDI PAD用于通過片上布線傳送由降壓電路形成的降階電壓VDDI。從而，這樣一層左、右端和下端都延伸了的WPP布線層環(huán)繞半導體芯片來傳送降階電壓VDDI。進一步，通過許多地方的焊點VDDI PAD將降階電壓VDDI施加給外圍電路用作工作電壓。
為向降壓電路施加源電壓VDD而給出用于VDD的WPP凸起，該WPP凸起通過WPP布線層而與它相應的焊點VDD PAD相連。焊點VDD PAD與片上布線相連，因此源電壓VDD通過這樣的片上布線施加到降壓電路。當使用該源電壓VDD作為工作電壓的電路置于半導體芯片上時，盡管它在圖中沒有示出，它通過與用于VDD的WPP凸起相連的WPP布線層而與和需要它的電路相關給出的焊點VDD PAD相連。這樣，以與降壓電路類似的方式施加了源電壓VDD。
在圖11(A)和11(B)中示出根據(jù)本發(fā)明的半導體集成電路器件又一實施方案的示意性結構圖。除了在WPP凸起和焊點PAD之間以一一對應關系給出WPP布線層之外，WPP布線層還用作部分信號線和電源線。在此情形中，必須使不同布線之間互相絕緣，并交叉放置布線。多層布置WPP布線使其容易地與布線交叉而它們之間絕緣。然而，制造該布線的工藝變得復雜，從而增加了其制造成本。
當一如圖11(A)所示沿水平方向延伸的WPP布線和一沿垂直方向與之正交延伸的布線互相絕緣且彼此交叉時，本發(fā)明是要在一片上布線上在其交叉方向布置沿垂直方向延伸的布線，并將其與該處分開，如圖11(B)所示。即，在圖11(A)中，處于沿水平方向延伸的WPP布線層上側、用于外部輸入信號的WPP凸起通過使用WPP布線經由焊點PAD而與形成在下側的片上布線相連，沿水平方向延伸的WPP布線層的有機絕緣膜插入其間。將這樣的片上布線穿過沿水平方向延伸的WPP布線層的下側引至相應的焊點PAD。片上布線從該處重新與其相應的WPP布線相連，并與另一片上布線相交，然后與用于外部輸入信號的焊點PAD相連。
即使圖11(A)中沿水平方向延伸的WPP布線層構成用以傳送內部降階電壓和外部源電壓的電源或電力線，也可給出輸入信號線以使其與這樣的電源線相交，如本實施方案所示。進一步，可增加形成在半導體芯片上的電路布局的自由度。即，布置需要高速工作的用于地址信號和數(shù)據(jù)的輸入以及數(shù)據(jù)的輸出的信號線，以使分別給出的WPP凸起和焊點之間距離相對較短。用于信號輸出、相應于用于進行操作模式之間切換的信號線情形中無需高速信號傳送的信號線的WPP凸起形成在一空白區(qū)域中，以避開形成相應于地址信號和數(shù)據(jù)的輸入以及數(shù)據(jù)輸出的WPP凸起的部分。這樣的WPP凸起可由包括片上布線的WPP布線在上述交叉處形成。
在圖12中示出應用了本發(fā)明的DRAM另一實施方案的示意性布局圖。根據(jù)本實施方案的DRAM的布局相應于圖2中所示的DRAM的重布線和焊點，除了時鐘輸入系統(tǒng)。即，給出存儲器列陣或存儲器墊塊14，將它們以與上述相同的方式分成許多個。64個輸入/輸出電路以與上面類似的方式分散布置在半導體芯片的垂直中央部分。輸入/輸出控制電路114與輸入/輸出控制電路關聯(lián)給出。對于每兩個分離的存儲器列陣14四個四個地給出輸入/輸出控制電路114，以在其間插入芯片的垂直中央部分。這樣，一個輸入/輸出控制電路114負責八個輸入/輸出電路。
與右、左存儲器列陣關聯(lián)四個四個地給出的輸出控制電路分別具有焊點CLKU1至CLKU4以及CLKD1至CLKD4，用于向其施加的時鐘的輸入。由時鐘再現(xiàn)電路110形成的內部時鐘通過使用重布線12傳送至每個焊點。從用于時鐘輸入的焊凸電極10輸入的時鐘CLK經由重布線12送至焊點CLKC，從該處，時鐘通過片上布線15傳輸至時鐘再現(xiàn)電路110。時鐘再現(xiàn)電路110包括PLL電路或DLL或SMD電路，形成或產生相應于外來時鐘CLK的內部時鐘信號。如此形成的內部時鐘信號經由片上布線送至焊點CLK2，從該處，通過重布線12，時鐘分布至各時鐘輸入焊點CLKU1至CLKU4以及CLKD1至CLKD4。
在圖13中示出圖12中示出的時鐘輸入單元某一實施方案的框圖。用于時鐘輸入的凸起電極10通過重布線12與時鐘輸入焊點CLKC相連。來自時鐘輸入焊點CLKC的時鐘由片上布線傳送至時鐘再現(xiàn)電路110。時鐘再現(xiàn)電路110包括時鐘同步電路，例如PLL電路、DLL電路或SMD電路，并形成與來自時鐘輸入凸起電極10的時鐘同步的內部時鐘信號，以具有預定的相位差。
如果，例如，外來時鐘照現(xiàn)在這樣送至每個內部電路，那么在已接收外來時鐘的輸入緩沖器電路中產生的信號延遲將導致內部時鐘的滯后。PLL電路、DLL電路或SMD電路就是用來補償這樣的相位延遲。
PLL(鎖相環(huán))電路導致一個相位比較器，通過比較來檢測外來時鐘和像VCO等壓控振蕩器電路所形成或產生的時鐘之間的相位差(頻率差)，并產生使二者彼此相符的控制信號，從而控制VCO。換句話說，PLL電路能夠為相位比較器所比較的時鐘在PLL環(huán)中插入一個由相應于輸入緩沖器的復制電路形成的延遲電路，從而消除外部時鐘和內部時鐘之間的相位差，或形成極大于輸入緩沖器中的延遲時間的延遲時間，從而導致內部時鐘的相位超前于外部時鐘的相位。
例如，當生成了相位超前的內部時鐘時，PLL電路可以依據(jù)根據(jù)這樣的內部時鐘的數(shù)據(jù)的輸出和與外來時鐘同步的輸出數(shù)據(jù)來補償輸出電路的信號延遲。如果在PLL環(huán)中插入N分電路，則PLL電路可形成或產生頻率為外部時鐘頻率的N倍的內部時鐘。
DLL(延時鎖定環(huán))電路通過使用相位比較器將可變延遲電路延遲的時鐘與延遲一個循環(huán)或周期的時鐘進行比較，并控制可變延遲時間的延遲時間，從而使二者相符。以與PLL電路類似的方式為由相位比較器比較的時鐘插入由相應于每個用于時鐘輸入的輸入緩沖器的復制電路形成的延遲電路，使其可以消除或排除外部時鐘和內部時鐘之間的相位差。作為選擇，形成了大于輸入緩沖器延遲時間的延遲時間，從而使內部時鐘的相位超前于外部時鐘的相位。
與PLL電路和DLL電路類似，SMD(同步鏡像延遲)電路是一種時鐘同步電路，它不包括反饋環(huán)。同步所必須的時間(鎖定時間)較短，像2至3個周期。通過測量輸入時鐘的周期作為延遲電路的級數(shù)，可縮短鎖定時間。此測量電路測量相應于每個延遲電路的組成元件或組件的每級的延遲時間作為時間分辨率。通常，此時間大約等于相應于CMOS反相器電路兩級的延遲時間。作為使用這樣一個SMD的時鐘同步電路的實施例，已知在未審查專利文獻No.Hei8(1996)-237091中公開了一個。
由時鐘再現(xiàn)電路110生成的內部時鐘經由片上布線引入到焊點CLK2，從該處，內部時鐘通過重布線12分布到輸入/輸出控制電路114的時鐘輸入焊點CLKU1至CLKU8。輸入/輸出控制電路114包括，例如，地址輸入焊點113、接收從地址輸入焊點113輸入的地址信號的地址輸入緩沖器112，以及用以接收或捕捉地址信號的地址輸入寄存器111。內部時鐘施加到地址輸入寄存器111。在此情形中，傳送至地址寄存器的外部時鐘和內部時鐘互相同步，從而補償了時鐘輸入通路中的信號延遲。
在圖14中示出根據(jù)本發(fā)明的半導體集成電路器件再一實施方案的俯視圖。盡管沒有特別限制，示出本實施方案的半導體集成電路器件適用于靜態(tài)RAM(隨機存儲器)。其中示出了重布線以及與之相連的凸起電極和焊點的布局。
還在同一圖中，在與上面類似的方式中，凸起電極20等分別以○表示，而焊點22等分別以小的□表示。這些凸起電極和焊點通過它們相應的重布線21等彼此互連。還在本實施方案中，重布線分成兩類，根據(jù)其功能而用于DC電壓和AC信號。示例性示出的一重布線層25等同于用于傳統(tǒng)晶片級CSP(芯片尺寸封裝)中的重布線，并將一個凸起電極和一個焊點一一對應地連接起來。每一重布線層25用于一個地址和一個控制信號的輸入以及數(shù)據(jù)的輸入/輸出。這些單獨的信號線25減小了寄生電容，利用了布線寬度相對較細的重布線層和許多高密度排列的焊點，以高速傳送通過信號線傳輸?shù)臄?shù)字信號。
在本實施方案中，重布線層用以在低阻抗下進行供電。在同一圖中，具有厚的布線寬度、在半導體芯片的上半部和下半部沿芯片外圍部分延伸的重布線層21用以施加內部降階電壓VDDI。由降壓器或降壓電路23——從芯片中部的一側到另一側看去，在兩側用虛線表示——形成的降階電壓VDDI通過片上布線24——例如鋁布線——傳輸至它們相應的重布線層21。例如，當所給源電壓VDD為3.3V時，降階電壓VDDI設為一個低壓，例如1.5V。
在除了重布線21之外的其它重布線中，除了用于信號輸入的細重布線，布線寬度相對較粗的重布線包括一些用于施加電路地電位VSS的，例如，或一些用于施加源電壓VDD的，并設為輸出電路的源電壓VDDQ和電路地電位VSSQ等，以便按與上面類似的方式減少電源噪聲的影響。為此給出許多凸起電極，從這些凸起電極施加相同電壓，像VSS或VDD。在根據(jù)本發(fā)明的SRAM中，外圍電路布置在芯片的垂直和水平中央部分中，給出存儲器列陣，它被這樣的外圍電路分成四個區(qū)域。
在圖15中示出用于描述制造重布線的方法的示意性剖面圖。在圖15(a)中，在半導體襯底(晶片)上完成電路之后，涂敷上相應于有機絕緣膜的聚酰亞胺。通過光刻技術(拍照并顯影)在鋁(Al)焊點上形成具有開口的有機絕緣膜，并烘烤使其固化。在圖15(b)中，形成抗蝕膜并用光刻技術(拍照并顯影)對其進行加工以形成重布線的布線圖。在圖15(c)中，在清洗之后鍍Cu(銅)。在圖15(d)中，將該直接產品浸入抗蝕膜清除溶液中。在圖15(e)中，形成上有機絕緣膜。即，以與上述相通的方式涂敷聚酰亞胺，通過光刻技術(拍照并顯影)形成了在每個凸起電極處具有開口的上有機絕緣膜，并烘烤使其固化。
在圖16中示出說明用在根據(jù)本發(fā)明的半導體集成電路器件中的重布線另一實施方案的剖面圖。未示出電路元件和布線形成在半導體芯片某一主表面?zhèn)壬?。在這些布線中，焊點04由位于頂層中的布線形成。在除了為焊點04而開的開口之外的其它地方形成相應于第一層的有機絕緣膜02。盡管沒有特別限制，有機絕緣膜02由聚酰亞胺形成。
用作導電層、電連接在至少兩個形成在半導體芯片06主表面?zhèn)壬系暮更c04之間的重布線層05形成在相應于第一層、由這樣的聚酰亞胺形成的有機絕緣膜上。在這樣的重布線層05表面上形成凸起電極03的部分加以Cu(銅)柱。在除了這些部分之外的部分形成密封樹脂101。進一步，在Cu柱表面上給出凸起電極03。對一個重布線05至少給出兩個凸起電極。
在圖17中示出器件結構的垂直剖面圖，該垂直剖面圖示出一個說明形成在構成根據(jù)本發(fā)明的半導體集成電路器件的半導體芯片上的邏輯電路和外部輸入/輸出電路的實施方案。在電阻率為10Ωcm的p型硅襯底120上形成深度為0.8μm的p型井區(qū)。在p型井區(qū)122中形成工作電壓為1.8V、被器件或元件隔離區(qū)122分隔開的n溝道型晶體管(也稱作“MOSFET”或“MISFET”)，該晶體管由以下幾部分形成n型漏區(qū)137，n型源區(qū)136，厚度4nm的薄的柵氧化膜127，以及柵長0.2μm、包括厚度0.2μm的n型多晶硅膜的柵電極130形成。
在p型井區(qū)122中，工作于3.3V源電壓、被器件隔離區(qū)125分隔開的的n溝道型晶體管5由以下幾部分形成n型漏區(qū)139、n型源區(qū)138，厚度8nm的柵氧化膜126，以及柵長0.4μm、包括厚度為0.2μm的n型多晶硅膜的柵電極131。盡管在圖中沒有示出，通過在p型硅襯底上形成n井區(qū)并在其中形成p型源區(qū)和漏區(qū)，構成了與n溝道型晶體管一起組成CMOS電路的p溝道型晶體管。
在晶體管4和5上通過CVD方法沉積厚度為100nm的氮化硅膜140，用于自對準接觸的形成。進一步，給出在厚度為1μm、通過CMP方法弄平的層間接觸膜141需要的位置處給出的接觸栓142，包含厚度為0.5μm的鋁膜的第一金屬布線143，在厚度為1μm、通過CMP方法弄平的第一層間膜144需要的位置處給出的第一層間栓145，包含厚度為0.5μm的鋁膜的第二層金屬布線146，在厚度為1μm、通過CMP方法弄平的第二層間膜147需要的位置處給出的第二層間栓148，包含厚度為0.5μm的鋁膜的第三層金屬布線149，在厚度為0.8μm的第三層間膜150需要的位置處給出的第三層間栓151，以及包含厚度為1μm的鋁膜的第四層金屬布線152。除了相應于頂層的金屬布線外，第四層金屬布線152還用作像焊點等的電極。
在系統(tǒng)LSI中，許多像存儲電路、外部輸入/輸出器件等這樣的以CPU為中心構成CPU(中央處理器)的外圍電路的電路塊構成形成在單個半導體襯底上的單片微型計算機；在這樣的系統(tǒng)LSI中，用于每個MIS(MOS)晶體管的柵氧化膜的厚度分為兩類。在需要相對于每個MIS晶體管的工作電壓保證一定耐電壓(柵氧化膜擊穿的耐電壓)的電路，例如使用DRAM作為外部輸入/輸出電路的那些電路的情形中，模擬輸入/輸出電路以及存儲電路、每個存儲單元的地址選擇MOSFET、模/數(shù)轉換器、數(shù)/模轉換器等分別具有——盡管沒有特別限制——柵長0.4μm、柵氧化膜厚度8nm、使用了0.2-μm加工技術的MIS晶體管。另一方面，使用相對較低的降階內部電壓作為工作電壓的電路，即，邏輯電路、SRAM以及CPU，分別包括柵長0.2μm、柵氧化膜厚度4nm的MIS晶體管。
圖18和19分別是器件結構的剖面圖，用以描述用于根據(jù)本發(fā)明的半導體集成電路器件的重布線制造方法的某一實施方案。圖18(A)示出處于如下狀態(tài)的晶片的剖面在半導體芯片201的表面上形成焊點202(202a和202b)，其中在半導體襯底上形成大量電路元件，襯底被保護層203覆蓋，除了用于焊點202的開口之外。示于同一圖(A)中的等價于傳統(tǒng)的線焊連接晶片完成的階段。
如圖18(B)所示，在晶片的表面上形成下絕緣層204。焊點202(202a和202b)的部分開口或確定于這樣的下絕緣膜204中。
如圖18(C)所示，從焊點202a看去，重布線205向上形成到一個要形成凸起電極的位置，同時，關于專用于檢測的焊點202b還形成了重布線295。
如圖18(D)所示，形成表面絕緣層206，暴露出重布線205和295上緊靠焊點202(202a和202b)上部的部分，以及用于形成每個凸起電極的部分。
進一步，如圖19(E)所示，在凸起電極形成部分形成凸起電極下金屬或冶金207，在焊點202(202a和202b)上同時形成凸起下冶金層297。凸起下冶金層297剛好或直接處在以上述方式形成的焊點202之上，形成了相應于每個電力或信號輸入/輸出焊點202a的測試焊點209a，和相應于每個測試專用焊點202b的測試焊點209b。
如圖19(F)所示，探針211的前端與它們相應的測試焊點209a和209b相觸以進行探針測試，以此通過使用電路冗余進行每個殘品的去除，并進行功能選擇、非殘品和殘品的分組等。
如圖19(G)所示，用焊料在凸起下冶金207上形成凸起電極208，并切割完成的晶片以分離成單個芯片(切片)，從而得到倒裝片型半導體集成電路器件。雖然通常使用鋁或鋁合金作為焊點202或其表面的材料，根據(jù)半導體基本器件內部所用的布線金屬的類型，也可使用銅或另一種金屬。
除了像二氧化硅膜、氮化硅膜等無機膜之外，像聚酰亞胺這樣的有機膜，以及它們的組合都可用作保護層203的材料。用于下絕緣層204的材料可優(yōu)選地使用像聚酰亞胺、碳氟樹脂、各種彈性材料這樣的彈性模量小(彈性的系數(shù)小)、介電常數(shù)小的有機材料或物質，以釋放半導體集成電路器件和印刷電路板之間在制作完襯底之后，由于熱膨脹的不同而發(fā)生在凸起電極208上的應力(應力/變形狀態(tài))，并減小重定位布線205的電容。這里，作為彈性材料，可以是，例如，硅和丙烯酸橡膠材料，彈性模量小、混合了這些橡膠材料的聚合材料，等等。
下絕緣層204由使用清漆、印刷或膜焊的旋涂方法來形成。從應力和減小電容的角度來看，下絕緣層204的厚度優(yōu)選地可為約3μm或更大。然而，當用有機膜制作保護層203時，下絕緣層204要做得比其更薄，或者可以省略。
用三層布線結構來制作重定位布線205，其中在，例如，厚度從大約1μm至大約5μm的銅或合金鋼上、下表面上堆疊或層疊厚度從大約0.1μm至大約0.5μm的鉻、鈦、鎳或鎳合金等。
像聚酰亞胺、環(huán)氧樹脂、碳氟樹脂和各種彈性材料這樣的低彈性模量有機材料可優(yōu)選地用作表面絕緣層206的材料，以釋放發(fā)生在凸起電極208上的應力。柔韌的一種可用作重布線下的絕緣膜(深層絕緣膜)來吸收發(fā)生在凸起電極上的應力。從保護的角度來看，上絕緣膜206可選擇相對下絕緣膜204來說較硬的材料。已特別描述過，上絕緣膜206和下絕緣膜204分別由光敏聚酰亞胺樹脂膜形成。改變熱處理(固化)之前的溶劑、分子量、填充物含量等，以使得有可能改變膜的最終硬度(彈性模量)。進一步，上、下絕緣膜可由互不相同的材料形成。在此情形中，可考慮分別用，例如，環(huán)氧樹脂和聚酰亞胺樹脂來形成上絕緣層206和下絕緣層204。
作為凸起下冶金207，優(yōu)選地可以是厚度為大約0.3μm至大約3μm的具有高焊料防護性能的金屬，例如鉻、鎳、鎳/鎢、鎳/銅等。進一步，可在其表面上優(yōu)選地形成厚度為大約0.1μm的金薄膜層，以確保焊料的可沾性以及與每個探針的電連接性。焊凸電極208可通過在焊凸下冶金207上印刷焊膏來形成，或通過轉移預先模制成預定尺寸的焊球然后在其上實現(xiàn)回流來形成。
測試焊點209恰好或直接處在兩個供電或信號輸入/輸出焊點202a和焊點202b之上，用于探針測試，從而使得有可能在重布線工藝之后執(zhí)行探針測試。因此有可能防止重布線工藝之前由于每個焊點202的損傷而導致的連接可靠性降低。尤其是當重布線像在本實施方案中那樣用作分布信號的布線時，其探針測試變得重要。
由于在上面的結構中，進行了檢驗而沒有把探針211加到已形成的焊凸電極208上，故而可防止焊凸電極208的變形。由于對焊凸電極208應用了偏離中心偏向焊凸電極208彎曲表面的探針，還有可能防止探針211的損傷。
在上面的結構中，無需在焊凸電極208形成之前對焊凸下冶金207應用探針211。因此，不用擔心會損傷形成在焊凸下冶金207表面上、用于提高焊料可沾性的像金之類的層，以及置于該層之下的焊料防護金屬層，從而有可能防止降低與焊料的連接可靠性。
在上述結構中，由于將測試焊點209排成一行，可以使用便宜的懸臂型探針作為探針211，如圖19(F)所示。進一步，由于在普通線焊晶片上的焊點202沒有應用重布線，并且本實施方案中所描述的測試焊點209在芯片平面之內在位置上彼此等同，因此可在它們之間共用普通的線焊晶片和探針211。
由于在前述倒裝片型半導體集成電路中，測試焊點209進入焊點202的突出區(qū)域，由于添加測試焊點209而導致的電容的增加幾乎為零。附帶地，由于對某些焊點202b僅給出了測試焊點209而沒有給出凸起電極，可在重布線工藝之后進行探針測試，而不用增機焊凸的數(shù)目。
在圖20至24中示出制造根據(jù)本發(fā)明的倒裝片型半導體集成電路器件的工藝，每圖示出一個階段。圖20示出傳統(tǒng)的線焊連接晶片的已完成階段。即，圖20示出處于圖18(A)所示的狀態(tài)中的晶片220的整個范圍。焊點202分別形成在各個芯片210中。
為了制造倒裝片型半導體集成電路器件，如圖18(B)、18(C)和18(D)以及19(E)那樣通過實施例的方法在圖20所示的晶片220上形成下絕緣層204、重布線205、表面絕緣層206以及凸起下金屬或冶金207，等等。這樣，得到了處于形成了凸起下冶金的狀態(tài)中的晶片220，如圖21所示。圖21的狀態(tài)等價于以剖面形式示出的圖19的狀態(tài)。
接下來，如圖22所示，安置許多探針211，以使它們的前端或尖端同時與晶片220上的許多測試焊點209(在圖22中沒有示出)相接觸。在此狀態(tài)中，通過使用固定的探針板221進行探針測試。這許多探針211同時與許多測試焊點209相接觸，從而同時測試或檢驗相應于一個芯片或許多芯片210的測試焊點209，并它們的接觸位置連續(xù)移動時對其進行檢驗，以此對晶片220上的所有芯片210進行探針測試。此時，通過使用相同的或類似的另一塊探針板221，可同時或連續(xù)進行功能選擇和次品排除。
下面將以焊膏印刷系統(tǒng)為例，參照圖23說明形成焊凸電極的工藝。將焊料印刷掩模板疊加在晶片220上并與其對準，在該掩模板中，與晶片220表面上凸起下冶金207的布局關聯(lián)確定開口223，通過涂刷器224將焊膏225印于其上。在緊接著印刷之后的狀態(tài)中，將焊膏225均勻地刷在稍大于凸起下冶金207地區(qū)域上，如圖中的剖面圖所示。當此晶片被回流加熱以融化焊膏225時，焊料聚合成球狀以形成焊凸電極208。
用劃片刀將形成焊凸電極208之后的晶片220切割并分成一片片的芯片210，如圖24所示，以此得到相應于倒裝片型半導體集成電路器件的成品。根據(jù)需要，將成品進一步進行老化檢驗和性能、外觀的各種最終檢驗。在預定的標記和封裝之后，將其發(fā)送或交付。
圖25以(a)、(b)(c)和(d)四類的形式示出根據(jù)本發(fā)明的倒裝片型半導體集成電路器件重布線形成工藝之后的制造工藝流程。以圖19(G)中所示的結構為例，在同一圖中示出的制造流程包括各工藝步驟重布線形成S1，在絕緣層204上形成每個布線205；表面絕緣層形成S2，形成數(shù)字206所表示的絕緣層；凸起下冶金形成S3，形成數(shù)字207所表示的凸起下冶金和用于每個測試焊點209下冶金297等；功能選擇S4，像基于反熔絲1所用的程序的模式保留；探針測試S5；次品排除S6，像基于反熔絲1所用的程序的次品位替換；凸起形成S7，形成每個凸起電極；片切割(切片)S8，從晶片上切下芯片；老化S9；最終測試S10。
圖25(a)中所示的制造流程相應于老化S9，即，在片切割S8完成之后，對芯片單元在高溫下進行連續(xù)工作測試的制造流程。由于倒裝片型半導體集成電路器件(大約0.5mm至大約1.0mm)中的每個重布線使焊凸電極之間的間隔大于焊點之間的間隔(大約60μm至大約150μm)，通過使用用于BGA(球柵列陣)型CSP(芯片尺寸封裝)的老化座可容易地進行每個芯片單元的老化。即，在老化步驟之前在芯片上預先形成凸起電極，凸起電極的布置圖分別與老化座的電極布置圖相關聯(lián)。這樣，由于無需重新預備專用老化座，可以降低倒裝片型半導體集成電路器件的組裝成本。
即使在沒有使用利用凸起電極作為連接端的老化座時，也可通過使用測試焊點209來進行老化的電連接。在此情形中，對于置于凸起電極之間的測試焊點來說，必須使用能夠進行探查的昂貴的窄間距型老化探針，盡管可以避免高溫下插座接觸而導致的焊凸電極208的變形。
在圖25(b)和25(c)所示的制造流程中，在片切割S8之前在晶片臺中進行老化S9。特別地，圖25(b)是在焊凸電極形成之前利用測試焊點209或焊凸電極208形成之前的凸起下冶金207進行老化的制造流程。由于無需使用凸起電極就可進行老化的電連接，所以有可能防止每個焊凸電極在高溫環(huán)境下與每個老化座接觸而造成的變形。進一步，由于在每個焊凸電極形成之前在一平臺上進行老化，故而可容易地將老化探針——像插座——應用于每個測試焊點209，而不會有焊凸電極208的阻礙。由于在晶片臺中進行老化，可將許多芯片一起進行老化，提高了測試的處理能力。
圖25(c)示出在焊凸電極形成之后進行老化的制造流程。老化探針與每個焊凸電極208接觸。當老化探針與每個焊凸電極208接觸時，由于老化，焊凸電極208很容易變形。然而，不會有損傷每個凸起下冶金207或在凸起下冶金207中產生表面退化的危險。從而有可能形成高可靠性的凸起下冶金和重布線。由于在此情形中，在晶片臺中以與圖25(b)所示相同的方式進行老化，因而可提高測試的處理能力。
在圖25(d)所示的制造流程中，相應于圖25(a)至25(c)各流程中的表面絕緣層形成S2的步驟由相應于凸起下冶金形成S3的步驟代替。功能選擇步驟之后的工藝步驟與圖25(a)至25(c)所示的工藝流程中任何一個都相同。圖25(a)至25(c)與圖25(d)之間的關系如下。由于重布線205和凸起下冶金207在圖25(d)所示的制造流程下的相同工藝中形成，與圖25(a)至25(c)所示的制造流程相比，形成凸起下冶金的成本降低了。
當在完全確定的工藝中制造半導體集成電路器件的電路元件，且次品率低時，可以省略老化。在此情形中，圖25(a)至25(c)所示的各制造流程正好互相等價，彼此之間沒有差別。
在圖25所示的任一制造工藝流程中，功能選擇S4、探針測試S5以及次品排除S6連續(xù)進行。當在功能選擇S4和次品排除S6中使用反熔絲時，可通過將每個探針與晶片接觸從而單獨進行電處理(不伴有激光切斷熔絲和重布線的改變)來進行這三個步驟中的任意一個。因此，可用一次探測來一次進行這三個步驟(即，在其它芯片上探測之后無需再進行探測)，從而可以簡化工藝。在此情形中，也可考慮將功能選擇和次品排除包括在探針板測試中。
在圖25所示的任一制造工藝流程中，在片切割S8之前，在晶片臺中共同進行焊凸電極形成S9。這樣，與對每片芯片分別形成焊凸電極的傳統(tǒng)BGA和CSP制造工藝相比，可高效地形成焊凸電極。進一步，在焊凸電極形成S7之前進行功能選擇S4、探針測試S5和次品排除S6這三個步驟，使得有可能容易地進行探測而不會有焊凸伸出造成的障礙。
功能選擇S4也可在探針測試S5或次品排除S6之后進行。然而，如果功能選擇S4在探針測試S5之前執(zhí)行，那么由探針測試S5僅能測試預先選定的功能。因此有可能減少檢查項目，提高檢查效率。功能選擇可借助于重布線進行。即，在晶片上形成每個電路之前的工藝都相同，并且可通過使用重布線來進行這樣的傳統(tǒng)焊接選擇位組合根據(jù)DRAM實施例中的重布線形成工藝設為×16位、×32位或×64位等。
根據(jù)市場情況，根據(jù)功能選擇S4而得到的各個類型之間的需求率經常會變化。這樣，需要在功能選擇之前的狀態(tài)中進行庫存，以根據(jù)需求變化進行彈性供應并將每種類型的總庫存減至最小。還需要在盡可能短的時間內處理功能選擇之后的步驟。由于將反熔絲用于功能選擇，可將同一重布線圖形用于所有類型，可在剛好形成每個凸起電極之前的狀態(tài)中進行庫存。這樣，根據(jù)需求變化，可在短時間內制造所需類型，而庫存總量也得以減少。
對于圖25所描述的制造流程，與上面相反，基于程序單元的功能選擇S4可在凸起電極形成S7之后進行。在此情形中，為了以類似于突起或突出電極的方式進行功能選擇，必須讓用于分別向程序單元施加電壓的電極暴露在半導體集成電路器件的表面上。然而，由于每個單個半導體集成電路器件可在晶片工藝實際已完成——除了功能選擇工藝之外——的狀態(tài)中進行庫存，庫存管理容易進行。
在圖26(A)和26(B)中示出根據(jù)本發(fā)明的半導體集成電路器件再一實施方案的示意性剖面圖。在這樣一個半導體芯片某一主表面?zhèn)壬先缟纤鲂纬晌词境龅碾娐吩筒季€。在這些布線中，每個焊點由位于頂層中的布線形成。焊點通過上述用作導電層的重布線與其相應的凸起電極相連。相應于由聚酰亞胺形成的第一層的有機絕緣膜——同一圖中省略了——以類似于圖1所示的實施方案的方式形成，除了形成焊點處的開口。進一步，在有機絕緣膜上形成重布線。
在本實施方案中，圖26(A)與圖1所示的實施方案不同。一個凸起電極和一個焊點通過重布線相連。另一方面，盡管沒有特別限制，示于圖26(B)中的重布線與示于圖26(A)中的重布線交叉。與焊點相連的重布線和與凸起側相連的重布線在交叉部分通過用和焊點相同的工藝形成的像頂Al(鋁)線這樣的布線彼此互連。因此，示于圖26(A)中的重布線處在未示出的有機絕緣膜上，該有機絕緣膜相應于用于連接兩重布線的頂層Al線上的第一層。
對于用于本實施方案中的重布線，除了如圖所示以一一對應的方式連接焊點和凸起的重布線之外，作為實施例在圖26(B)中示出的在頂Al線上相交的布線可以是以類似于圖11所示的實施方案的方式用作某些信號線或電源線的重布線，例如，它可以是用以連接焊點和焊點或電源的信號線，也可以是用以連接凸起和凸起的電力線。
在圖27(A)和27(B)中示出根據(jù)本發(fā)明的半導體集成電路器件再一實施方案的示意性結構圖。圖27(A)示出其示意性剖面結構，而圖27(B)示出電路圖形。本實施方案示出圖26(A)和26(B)所示的實施方案的一個修改。除頂層(M4)之外，形成在半導體芯片某一主表面?zhèn)?、將重布線彼此互連的布線與置于頂層(M4)之下的布線——例如，相應于第三層的布線M3——結合使用。
在延伸以如圖27(B)所示交叉的重布線，和在凸起—焊點連接方向上平行延伸的由頂層M4形成的信號線等彼此互連的地方(如圖27(A)的實施例所示)，每個相應于一個位于其下的第三層的布線M3進一步用來形成與M4交叉的部分。
根據(jù)圖27(A)，焊點與相應的重布線通過一個接觸相連。重布線的另一端與相應的M4布線的一端通過一個接觸相連，M4布線的另一端與相應的M3布線的一端通過一個接觸相連。M3布線的另一端與相應的M4的一端通過一個接觸相連。因此，制成了與信號線等的第一交叉。M4布線的另一端與相應的M3布線的一端通過一個接觸在與信號線等交叉的部分相連。M3布線的另一端與相應的M4布線的一端通過一個接觸相連。通過將M4布線的另一端與相應的連于凸起上的重布線相連，使得焊點和凸起電連接起來。附帶地，另一布線(M4)和交叉部分的重布線在圖27(A)中省略了。
在圖28中示出根據(jù)本發(fā)明的半導體集成電路器件再一實施方案的俯視圖。盡管沒有特別限制，示出本實施方案的半導體集成電路器件適用于存儲電路，例如靜態(tài)RAM。在其中示出了重布線以及與其相連的凸起電極和焊點的布局。
還在同一圖中，在于上面類似的方式中，凸起電極分別用○表示，而焊點分別用小的□表示。這些凸起電極和焊點通過相應的重布線彼此互連。還在本實施方案中，重布線根據(jù)其功能分成兩類，分別用于DC電壓和AC信號。用于AC信號的重布線于用于晶片級CSP中的重布線等價，并將一個凸起電極和一個焊點以一一對應的方式連在一起。每個布線用于地址和控制信號的輸入以及數(shù)據(jù)的輸入/輸出。這些用于信號的重布線減小了寄生電容，并使用了與許多以高密度給出的焊點關聯(lián)形成的布線寬度相對較窄的重布線層，以高速傳送通過重布線傳輸?shù)男盘枴?br> 還在本實施方案中，重布線用以在低阻抗下施加電力。在同一圖中，布線寬度粗、沿半導體芯片中央部分及其外圍部分延伸的重布線用以施加由內部降壓電路形成的降階電壓。由分別位于芯片中央部分的右、左端的降壓電路形成的降階電壓施加到重布線層上，并通過接觸分布到芯片的外圍，作為內部電路的工作電壓。當源電壓設為3.3V時，例如，降階電壓作為一個低電壓——例如，1.5V——給出。
兩條處于降階電壓電源線內、沿芯片縱向延伸的重布線用來施加電路地電位VSS。附帶地，來自外部的電源或電力通過未示出的凸起和重布線傳送至降壓電路。附帶地，當存在由外部電源或電力驅動的輸入/輸出接口時，它們通過凸起、重布線和內部布線供電。由于這些結構與圖14所示的實施方案類似，它們將被省略。
在圖29中示出根據(jù)本發(fā)明的半導體集成電路器件再一實施方案的俯視圖。示出本實施方案的半導體集成電路器件為圖28所示的實施方案的修改。圖28中所示的存儲芯片的一半放大示于該圖中。盡管在本實施方案中沒有特別限制，用于以一一對應方式連接一個凸起電極和一個焊點的重布線彼此交叉。
由于這種交叉，例如，雖然使用了相同凸起和焊點的布置或排序，根據(jù)重布線圖形的改變，功能等還是進行了改變。例如，這可以提供等價于傳統(tǒng)焊接選擇等的功能。作為選擇，在特定信號處，利用上述交叉部分以獲得寄生電容的減小和最短的距離，目的在于高速傳送通過其傳輸?shù)男盘?。這種將重布線彼此交叉的技術可通過使用形成在圖26和27的實施方案中所用的半導體襯底上的頂布線和它們的下布線來實現(xiàn)。
上述實施方案所得到的工作和效果如下(1)得到這種有利效果構成電路的電路元件和布線、與該電路電連接的第一電極在半導體襯底的某一主表面上，在電路上除了第一電極表面部分之外的地方形成有機絕緣膜，第一和第二外部接觸電極在有機絕緣膜上，至少一層用于電連接第一、第二外部連接電極和第一電極的導電層裝配在該有機絕緣膜上，由此這樣的導電膜還可作為良好的供電通路，而且提高了形成在半導體襯底上的電路——例如供電電路——的布局自由度。
(2)得到這種有利效果除了上面這些之外，每個第一和第二外部連接電極的面積比每個第一電極的面積塔，由此即使在形成在半導體襯底上的元件和布線等高度集成的情況下，也可得到外部連接裝置，如凸起電極等。
(3)得到這種有利效果導電層由除上面之外的重布線形成，由此可在晶片工藝中完成半導體集成電路器件。
(4)得到這種有利效果除了上面這些之外，導電層基本等于或大于四邊形半導體襯底一邊的長度，由此源電壓等可有效地施加到形成在半導體襯底上的各個電路中。
(5)得到這種有利效果除了上面這些之外，向第一和第二外部連接電極施加相同的電壓，從而能夠以低阻抗施加電壓。
(6)得到這種有利效果除了上面這些之外，從每個第一和第二外部連接電極施加源電壓，從而能夠以低阻抗施加源電壓，由此可以使形成在半導體襯底上的電路穩(wěn)定工作。
(7)得到這種有利效果除了上面這些之外，對每個第一和第二外部連接電極施加電路地電位，從而能都以低阻抗施加地電位，由此可獲得形成在半導體襯底上的電路的穩(wěn)定工作。
(8)得到這種有利效果除了上面這些之外，進一步在某一主表面上給出與電路電連接的第二電極，第一和第二外部連接電極與第一和第二電極通過導電層彼此電互聯(lián)，由此可向每個形成在半導體襯底上的電路元件穩(wěn)定地施加統(tǒng)一的電壓。
(9)得到這種有利效果除了上面這些之外，為第一和第二外部連接電極給出焊球，從而可以在晶片工藝中進行制造，由此可簡單、穩(wěn)定地進行半導體集成電路器件的封裝。
(10)得到這種有利效果構成電路的電路元件和布線、與該電路電連接的第一和第二電極在半導體襯底的某一主表面上，在電路上除了第一和第二電極表面上的開口的地方形成有機絕緣膜，在有機絕緣膜上至少放置一層用于電連接第一和第二電極的導電層，由此該導電層還可用于信號傳送，可提高形成在半導體襯底上的每個電路的布局自由度，并可提高工作速度。
(11)得到這種有利效果除了上面這些之外，導電層由重布線形成，從而可在晶片工藝中實現(xiàn)高速信號通路。
(12)得到這種有利效果除了上面這些之外，進一步在有機絕緣膜上給出第一和第二外部連接電極，導電層與第一和第二外部連接電極相連，由此可從外部向形成在半導體襯底上的電路元件穩(wěn)定地施加統(tǒng)一的電壓。
(13)得到這種有利效果除了上面這些之外，第一和第二外部連接電極分別作為凸起電極而構成，從而使得有可能根據(jù)晶片工藝完成半導體集成電路器件，并在印刷電路板上實現(xiàn)高密度封裝。
(14)得到這種有利效果第一和第二電極分別作為焊點而形成，以此與其相關的半導體芯片可嵌入具有引線端的半導體集成電路器件，因而使得有可能實現(xiàn)半導體芯片的多種封裝形式。
(15)得到這種有利效果除了上面這些之外，第一和第二外部連接電極的面積大于第一和第二電極的面積，由此在高度集成形成在半導體襯底上的元件和布線等時也可得到像凸起電極等外部連接裝置。
(16)得到這種有利效果除了上面這些之外，對第一和第二外部連接電極給出焊球，從而可以在晶片工藝中進行制造，由此可簡單、穩(wěn)定地進行半導體集成電路器件的封裝。
(17)得到這種有利效果除了上面這些之外，進一步在有機絕緣膜上給出第一外部連接電極，導電層與每個第一外部連接電極相連，除了第一外部連接電極之外的其它外部連接電極不與其相連，從而使得有可能通過使用一個外部端向每個形成在半導體襯底上的電路元件有效地施加電壓和信號。
(18)得到這種有利效果除了上面這些之外，向第一外部連接電極施加時鐘信號，從而使得有可能減小施加給形成在半導體襯底上的許多電路的時鐘的時滯，并加速每個電路。
(19)得到這種有利效果除了上面這些之外，進一步在半導體襯底某一主表面上給出響應于第一電壓的電壓形成電路，電壓形成電路形成與第一電壓不同的第二電壓并通過導電層傳送第二電壓，由此可簡化且容易布置形成在半導體襯底上的電源電路，并可穩(wěn)定地施加統(tǒng)一的電壓。
(20)得到這種有利效果除了上面這些之外，進一步在半導體襯底的某一主表面上給出響應于第一時鐘的時鐘再現(xiàn)電路，時鐘再現(xiàn)電路輸出相應于第一時鐘的第二時鐘，并通過導電層分布第二時鐘，由此可有效地將與外來時鐘同步的內部時鐘分布到形成在半導體襯底上的每個電路。
(21)得到這種有利效果除了上面這些之外，導電層之間通過在半導體襯底主表面某些部分上給出的布線而相連，由此導電層可互相交叉，可容易地布置信號線和電源線。
(22)得到這種有利效果除了上面這些之外，形成在半導體襯底某一主表面上的頂層布線和在其下形成的布線一起用作將導電層彼此相連的布線，由此可使得信號線和電源線的布置更為容易。
(23)得到這種有利效果構成每個電路的電路元件和布線、與電路電相連的第一和第二電極在半導體襯底某一主表面上，在電路上除了第一和第二電極表面部分的地方形成有機絕緣膜，在有機絕緣膜上給出第一和第二外部連接電極，用以分別電連接第一、第二外部連接電極和第一、第二電極的導電層置于有機絕緣膜上，導電層之一與其相應的形成在半導體襯底某一主表面上的布線在它們交叉的地方相連，由此可使信號線和電源線的布置更容易。
(24)得到這種有利效果除了上面這些之外，形成在半導體襯底某一主表面上的頂層布線和在其下形成的布線一起用作將導電層彼此相連的布線，由此可使得信號線和電源線的布置更為容易。
雖然根據(jù)示出的實施方案明確地描述了本發(fā)明者做出的上面這項發(fā)明，但是本申請的發(fā)明并不僅限于這些實施方案。不用說，在不超出其主旨的范圍內的各種改變都是可行的。例如，形成在半導體襯底上的每一重布線的結構和材料可采取各種實施方案。本發(fā)明可用于這樣一種類型其中許多帶有凸起電極的半導體集成電路器件置于一塊印刷電路板上，以得到多芯片模塊結構。此外，本發(fā)明還可用于這種多芯片封裝結構的半導體集成電路器件兩塊半導體芯片組裝成疊層結構以形成一個半導體集成電路器件。
工業(yè)適用性本發(fā)明廣泛適用于晶片工藝中形成封裝的半導體集成電路器件。
權利要求
1.半導體集成電路器件，包括半導體襯底；電路元件和布線，在半導體襯底某一主表面上給出，構成電路；第一電極，在這一主表面上給出并與電路電相連；有機絕緣膜，在電路上除了第一電極表面上的開口以外的地方給出；第一和第二外部連接電極，在有機絕緣膜上給出；以及導電層，用以將第一、第二外部連接電極與第一電極電連接，其中導電層置于有機絕緣膜上。
2.根據(jù)權利要求1的半導體集成電路器件，其中第一和第二外部連接電極的面積大于第一電極。
3.根據(jù)權利要求1的半導體集成電路器件，其中第一和第二外部連接電極分別為凸起電極。
4.根據(jù)權利要求1的半導體集成電路器件，其中第一電極分別為焊點。
5.根據(jù)權利要求1的半導體集成電路器件，其中導電層為重布線。
6.根據(jù)權利要求1的半導體集成電路器件，其中半導體襯底是四邊形的，所形成的導電層基本等于或大于半導體襯底一邊的長度。
7.根據(jù)權利要求1的半導體集成電路器件，其中向第一和第二外部連接電極施加相同的電壓。
8.根據(jù)權利要求7的半導體集成電路器件，其中分別向第一和第二外部連接電極施加相同的源電壓。
9.根據(jù)權利要求7的半導體集成電路器件，其中分別向第一和第二外部連接電極施加電路地電位。
10.根據(jù)權利要求1的半導體集成電路器件，進一步包括在這一主表面上給出、與電路電相連的第二電極，其中第一、第二外部連接電極和第一、第二電極分別通過導電層彼此電相連。
11.根據(jù)權利要求1的半導體集成電路器件，其中第一和第二外部連接電極包括焊球。
12.根據(jù)權利要求1的半導體集成電路器件，其中導電層之間通過在半導體襯底這一主表面某些部分上給出的布線相連。
13.半導體集成電路器件，包括半導體襯底；電路元件和布線，在半導體襯底某一主表面上給出，構成電路；第一和第二電極，在這一主表面上給出并與電路電相連；有機絕緣膜，在電路上除了第一和第二電極表面上的開口以外的地方給出；以及導電層，置于有機絕緣膜上，將第一和第二電極彼此相連，
14.根據(jù)權利要求13的半導體集成電路器件，其中導電層為重布線。
15.根據(jù)權利要求13的半導體集成電路器件，進一步包括在有機絕緣膜上給出的第一和第二外部連接電極，其中導電層與第一和第二外部連接電極相連。
16.根據(jù)權利要求15的半導體集成電路器件，其中第一和第二外部連接電極分別為凸起電極。
17.根據(jù)權利要求13的半導體集成電路器件，其中第一和第二電極分別為焊點。
18.根據(jù)權利要求15的半導體集成電路器件，其中第一和第二外部連接電極的面積分別大于第一和第二電極的面積。
19.根據(jù)權利要求18的半導體集成電路器件，其中第一和第二外部連接電極包括焊球。
20.根據(jù)權利要求13的半導體集成電路器件，進一步包括在有機絕緣膜上給出的第一外部連接電極，其中導電層與第一外部連接電極中的每一個都相連，以及其中導電層與除了第一外部連接電極之外的其它外部連接電極都不相連。
21.根據(jù)權利要求20的半導體集成電路器件，其中第一外部連接電極分別為凸起電極。
22.根據(jù)權利要求20的半導體集成電路器件，其中第一外部連接電極的面積大于第一和第二電極。
23.根據(jù)權利要求20的半導體集成電路器件，其中向第一外部連接電極施加時鐘信號。
24.根據(jù)權利要求23的半導體集成電路器件，其中第一外部連接電極包括焊球。
25.根據(jù)權利要求13的半導體集成電路器件，其中導電層與外部連接電極不相連。
26.根據(jù)權利要求13的半導體集成電路器件，進一步包括在半導體襯底這一主表面上給出的電壓形成電路，其中電壓形成電路響應于第一電壓，以形成不同于第一電壓的第二電壓，以及其中導電層與電壓形成電路相連，以傳送第二電壓。
27.根據(jù)權利要求26的半導體集成電路器件，進一步包括第二外部連接電極和導電層，將第一電壓傳送給電壓形成電路。
28.根據(jù)權利要求13的半導體集成電路器件，進一步包括時鐘再現(xiàn)電路，在半導體襯底這一主表面上給出，其中時鐘再現(xiàn)電路響應于第一時鐘，以輸出相應于第一時鐘的第二時鐘，以及其中導電層與時鐘再現(xiàn)電路相連，以傳送第二時鐘。
29.根據(jù)權利要求28的半導體集成電路器件，進一步包括第二外部連接電極和導電層，將第一時鐘傳送給時鐘再現(xiàn)電路。
30.根據(jù)權利要求28的半導體集成電路器件，其中時鐘再現(xiàn)電路是PLL電路。
31.根據(jù)權利要求28的半導體集成電路器件，其中時鐘再現(xiàn)電路是DLL電路。
32.根據(jù)權利要求28的半導體集成電路器件，其中時鐘再現(xiàn)電路是SMD電路。
33.根據(jù)權利要求13的半導體集成電路器件，其中該電路包括用以輸出DC電壓至第一電極的第一電路，以及依據(jù)從第二電極接收的電壓而工作的第二電路。
34.根據(jù)權利要求33的半導體集成電路器件，其中第一電路是響應外部電壓以形成不同于外部電壓的DC電壓的電壓形成電路。
35.根據(jù)權利要求13的半導體集成電路器件，其中該電路包括用以發(fā)送信號至第一電極的第一電路，以及從第二電極接收信號的第二電路。
36.根據(jù)權利要求35的半導體集成電路器件，其中第一電路構成時鐘再現(xiàn)電路。
37.根據(jù)權利要求36的半導體集成電路器件，其中與導電層相連的布線包括形成在半導體襯底這一主表面上的頂層布線，以及形成在其下的布線。
38.根據(jù)權利要求13的半導體集成電路器件，其中導電層通過在半導體襯底這一主表面的一部分上給出的布線相連。
39.根據(jù)權利要求38的半導體集成電路器件，其中與導電層相連的布線包括形成在半導體襯底這一主表面上的頂層布線，以及形成在其下的布線。
40.半導體集成電路器件，包括半導體襯底；電路元件和布線，在半導體襯底某一主表面上給出，構成電路；第一和第二電極，在這一主表面上給出并與電路電相連；有機絕緣膜，在電路上除了第一和第二電極表面上的開口以外的地方給出；第一和第二外部連接電極，在有機絕緣膜上給出；第一和第二導電層，用于分別將第一和第二外部連接電極與第一和第二電極電連接，其中第一和第二導電層粘連在有機絕緣膜上，以及其中第一導電層在半導體襯底的與第二導電層交叉的部分上的這一主表面上給出的布線相連接。
41.根據(jù)權利要求40的半導體集成電路器件，其中與第一導電層相連的布線包括形成在半導體襯底這一主表面上的頂層布線，以及形成在其下的布線。
全文摘要
在半導體襯底某一主表面上給出構成電路的電路元件和布線，以及與該電路電相連的第一電極。在電路上除了第一電極表面上的開口的地方形成有機絕緣膜。在有機絕緣膜上給出第一和第二外部連接電極。在有機絕緣膜上安置至少一層用以電連接第一、第二外部連接電極和第一電極的導電層。
文檔編號H01L23/485GK1449581SQ01815004
公開日2003年10月15日 申請日期2001年12月17日 優(yōu)先權日2000年12月18日
發(fā)明者篠崎雅雄, 西本賢二, 秋岡隆志, 小原豊, 衫田早苗, 宮田修作, 中里伸二 申請人:株式會社日立制作所, 日立超大規(guī)模集成電路系統(tǒng)株式會社