跟蹤機制的制作方法
【專利摘要】本發(fā)明的實施例提供了一種存儲器宏中的跟蹤電路，包括數(shù)據(jù)線、與數(shù)據(jù)線電耦合的跟蹤單元、邏輯門、反饋晶體管和多個拉動器件。邏輯門具有輸入端子和輸出端子。邏輯門的輸入端子與數(shù)據(jù)線電耦合。反饋晶體管具有第一端子、第二端子和柵極端子。反饋晶體管的第一端子與數(shù)據(jù)線電耦合，并且反饋晶體管的柵極端子與邏輯門的輸出端子電耦合。多個拉動器件配置為將反饋晶體管的第二端子拉向第一電壓。本發(fā)明的實施例還涉及一種跟蹤機制。
【專利說明】跟蹤機制
[0001 ]優(yōu)先權聲明
[0002]本申請是2012年2月15日提交的美國申請第13/397，415號的部分繼續(xù)申請，其全部內(nèi)容結合于此作為參考。
技術領域
[0003]本發(fā)明涉及一種跟蹤機制。
【背景技術】
[0004]由于存儲器單元具有不同的單元電流，所以存儲器單元具有不同的讀取速度值。一些存儲器單元是“常規(guī)”的或具有平均讀取速度值。一些存儲器單元比平均存儲器單元快或具有低于平均讀取速度值的讀取速度值。較快(更快)的存儲器單元通常稱為較強的存儲器單元。與此相反，一些存儲器單元比平均存儲器單元慢或具有高于平均讀取速度值的讀取速度值。較慢(更慢)的存儲器單元通常稱為較弱的存儲器單元。當訪問存儲器單元時，較強的存儲器單元匯聚(sink，或稱為“灌”)和/或提供(source，或稱為“拉”)較高的電流，而較弱的存儲器單元匯聚和/或提供較低的電流。結果，存儲器單元的讀取速度可以通過由存儲器單元匯聚和/或提供的電流辨識。
[0005]使用存儲器宏中的跟蹤電流以產(chǎn)生跟蹤或參考信號，基于跟蹤或參考信號，產(chǎn)生用于讀取存儲器單元的信號。理想地，由跟蹤電路產(chǎn)生的信號覆蓋將被讀取的最弱(或“較弱”)的存儲器單元的條件。大體上，較弱的存儲器單元需要不嚴格的訪問時序。
[0006]在一種方式中，基于由邏輯制造工藝制造的(邏輯)晶體管的時間延遲模擬用于較弱的存儲器單元的訪問時序，設計邏輯制造工藝以制造用于邏輯和/或控制電路中的晶體管。與此相反，設計存儲器制造工藝以制造用于存儲器器件的(存儲器)晶體管。大體上，邏輯晶體管和存儲晶體管的速度變化不相關。例如，在存儲器宏中，邏輯晶體管可以較快而存儲晶體管可以較慢，或反之亦然。結果，在一些條件下，用邏輯晶體管的時間延遲訪問較弱的存儲器單元可能不提供期望的時序。

【發(fā)明內(nèi)容】

[0007]本發(fā)明的實施例提供了一種存儲器宏中的跟蹤電路，包括:數(shù)據(jù)線;跟蹤單元，與所述數(shù)據(jù)線電耦合;邏輯門，具有輸入端子和輸出端子，所述邏輯門的輸入端子與所述數(shù)據(jù)線電耦合，當所述輸入端子具有第二電壓電平時，所述輸出端子具有第一電壓電平，并且當所述輸入端子具有所述第一電壓電平時，所述輸出端子具有所述第二電壓電平;反饋晶體管，具有第一端子、第二端子和柵極端子，所述反饋晶體管的第一端子與所述數(shù)據(jù)線電耦合，并且所述反饋晶體管的柵極端子與所述邏輯門的輸出端子電耦合；以及多個拉動器件，配置為將所述反饋晶體管的第二端子拉向所述第一電壓電平。
[0008]本發(fā)明的實施例還提供了一種存儲器宏，包括:輸入/輸出電路，包括:第一數(shù)據(jù)線;第一邏輯門，具有輸入端子和輸出端子，所述第一邏輯門的輸入端子與所述第一數(shù)據(jù)線電耦合;第一反饋晶體管，具有第一端子、第二端子和柵極端子，所述第一反饋晶體管的第一端子與所述第一數(shù)據(jù)線電耦合，并且所述第一反饋晶體管的柵極端子與所述第一邏輯門的輸出端子電耦合;和第一拉動器件，配置為將所述第一邏輯門的輸入端子拉向第一電壓電平；以及跟蹤電路，包括:第二數(shù)據(jù)線;第二邏輯門，具有輸入端子和輸出端子，所述第二邏輯門的輸入端子與所述第二數(shù)據(jù)線電耦合;第二反饋晶體管，具有第一端子、第二端子和柵極端子，所述第二反饋晶體管的第一端子與所述第二數(shù)據(jù)線電耦合，并且所述第二反饋晶體管的柵極端子與所述第二邏輯門的輸出端子電耦合;和第二拉動器件，配置為將所述第二邏輯門的輸入端子拉向所述第一電壓電平；以及以下條件中的至少一個:所述第二拉動器件具有比所述第一拉動器件的電流容量大的電流容量;或所述第一邏輯門具有用于將所述第一邏輯門的輸出端子拉向所述第一電壓電平的第一電流容量，所述第二邏輯門具有用于將所述第二邏輯門的輸出端子拉向所述第一電壓電平的第二電流容量，以及所述第一電流容量大于所述第二電流容量。
[0009]本發(fā)明的實施例還提供了一種電路跟蹤方法，包括:配置跟蹤電路的邏輯門以具有跳變點；基于具有所述跟蹤電路的存儲器宏中的存儲器單元的訪問條件，確定與所述邏輯門的時間延遲對應的延遲電流的延遲電流值；以及配置電流源以向所述跟蹤電路提供所述延遲電流值，其中，所述延遲電流影響所述跟蹤電路的邏輯門的輸出端子處的信號的轉變;和所述邏輯門的輸出端子處的信號的轉變導致所述存儲器單元的控制線的信號的轉變。
【附圖說明】
[0010]結合附圖和以下描述來闡述本發(fā)明的一個或多個實施例的細節(jié)。其他特征和優(yōu)勢將從說明書、附圖和權利要求變得顯而易見。
[0011 ]圖1A是根據(jù)一些實施例的存儲器宏的框圖。
[0012]圖1B是根據(jù)一些實施例的存儲器段的示圖。
[0013]圖2是根據(jù)一些實施例的跟蹤電路的示圖。
[0014]圖3是根據(jù)一些實施例的存儲器單元的電路圖。
[0015]圖4是根據(jù)一些實施例的跟蹤單元的電路圖。
[0016]圖5是根據(jù)一些實施例的圖2的跟蹤電路中的局部輸入/輸出(10)電路的電路圖。
[0017]圖6是根據(jù)一些實施例的跟蹤1電路的電路圖。
[0018]圖7A是根據(jù)一些實施例的用于示出跟蹤路徑的存儲器宏的示圖。
[0019]圖7B是根據(jù)一些實施例的示出各個信號的關系的波形圖。
[0020]圖8A是根據(jù)一些實施例的用于示出如何控制跟蹤讀取位線的延遲的局部1的示圖。
[0021]圖8B是根據(jù)一些實施例的圖1B的列中的局部1的電路圖。
[0022]圖8C是根據(jù)一些實施例的可用于圖8A的局部1中的另一不例性電流源的電路圖。
[0023]圖8D是根據(jù)一些實施例的可用于圖8A的局部1中的另一不例性電流源的電路圖。
[0024]圖8E是根據(jù)一些實施例的可用于圖8A的局部1中的不例性反相器的電路圖。
[0025]圖8F是根據(jù)一些實施例的可用于圖8A的局部1中的示例性與非門的電路圖。
[0026]圖9是根據(jù)一些實施例的用于示出如何確定提供至跟蹤讀取位線的電流的波形圖。
[0027]圖10是根據(jù)一些實施例的示出如何確定提供至跟蹤讀取位線的電流的方法的流程圖。
[0028]在各個圖中相同的參考標號用于代表相同的元件。
【具體實施方式】
[0029]以下使用具體的語言公開附圖中所示出的實施例或示例。然而應該理解，這些實施例和示例不旨在限制。公開的實施例中的任何變化和改變，以及本發(fā)明公開的原理的任何進一步應用都是預期的，因為本領域的普通技術人員通常會想到這種情況。
[0030]—些實施例具有下文中的特征和/或優(yōu)點的一個或組合?？刂聘欕娐分械母欁x取位線的時間延遲以覆蓋最弱(“較弱”)位單元的時序。在一些實施例中，上拉電路用于控制跟蹤電路中的跟蹤讀取位線的高邏輯值至低邏輯值的下降轉變。上拉電路包括使跟蹤讀取位線難以從高邏輯值下降至低邏輯值的多個上拉晶體管。結果，跟蹤讀取位線的下降轉變被延遲，這造成產(chǎn)生用于將要被讀取的存儲器單元的讀取信號的信號鏈中的延遲。有效地，跟蹤電路覆蓋用于較弱的位單元的讀取信號。上拉晶體管的每個的電流驅動能力都影響時間延遲并且基于諸如每個晶體管的尺寸、閾值電壓值、操作電壓值的各個因素而變化。
[0031]存儲器宏
[0032]圖1A是根據(jù)一些實施例的靜態(tài)隨機存取存儲器(SRAM)宏100的框圖。在該文件中，“上升”是指從低邏輯值轉變至高邏輯值?！跋陆怠笔侵笍母哌壿嬛缔D變至低邏輯值。
[0033]存儲器宏100是對稱的。例如，參照解碼器112、局部控制電路(LCTRL)114以及全局控制電路(GCTRL) 110，存儲器宏100的左側上的電路元件與右側上的電路元件相似。存儲器宏100包括多個存儲器段104。示出兩個存儲器段104以用于說明。不同數(shù)量的存儲器段104在各個實施例的范圍內(nèi)。每一段104都包括四個存儲器庫102，左側上的兩個存儲器庫和右側上的兩個存儲器庫。在存儲器宏100的左側和右側的每個上，兩個存儲器庫102共用一行多個局部輸入/輸出電路(L10)106和108。存儲器段的不同配置在各個實施例的范圍內(nèi)。
[0034]每個存儲器段104還都包括跟蹤電路200。示出兩個跟蹤電路200以用于說明。每個存儲器庫102都包括跟蹤電路200中的多個存儲器單元122和多個跟蹤單元124，這將參照圖2進行描述。
[0035]地址解碼器112提供用于訪問的存儲器單元122的X或行地址以用于讀取或寫入操作。例如，地址解碼器112基于訪問的存儲器單元的地址來確定使訪問的存儲器單元的對應的讀取字線導通。在一些實施例中，基于時鐘EXCLK的上升沿，訪問的存儲器單元的地址鎖存至GCTRLl 10中。
[0036]LCTRL114控制L10106和108，例如，包括導通和斷開將要讀取的存儲器單元的讀取字線和寫入字線。例如，在一些實施例中，基于時鐘XCLK的上升沿和將要讀取的存儲器單元的地址，LCTRL114產(chǎn)生將要讀取的存儲器單元的對應讀取字線的上升沿。相似地，基于時鐘XCLK的下降沿，LCTRL114產(chǎn)生相同的讀取字線的下降沿。
[0037]全局輸入/輸出(G1)電路116用于在存儲器宏100的存儲器單元和外部的其他電路之間傳輸數(shù)據(jù)。
[0038]GCTRLl 10為存儲器宏100提供地址預解碼、時鐘以及其他信號。GCTRLl 10包括提供存儲器單元的Y或列地址的Y解碼器(未示出)XCTRLl 10控制存儲器宏100的存儲器單元122和外部的電路之間的數(shù)據(jù)傳輸。
[0039]時鐘發(fā)生器(CGNTR) 109接收外部時鐘EXCLK和跟蹤全局位線TRGBL以作為輸入并且產(chǎn)生中間時鐘ICLK(未示出)?；谥虚g時鐘ICLK，時鐘發(fā)生器109產(chǎn)生時鐘XCLK。時鐘XCLK控制存儲器單元122和跟蹤單元124的讀取字線脈沖寬度。分別在圖3和圖4中示出存儲器單元122和跟蹤單元124的細節(jié)。
[0040]基于時鐘XCLK產(chǎn)生跟蹤全局位線TRGBL。跟蹤全部位線TRGBL的轉變引起稱為復位轉變的復位信號中的轉變。在一些實施例中，復位是低邏輯復位。換言之，復位轉變是從高邏輯值轉變至低邏輯值。高邏輯復位在各個實施例的范圍內(nèi)。
[0041 ] 存儲器段
[0042]圖1B是根據(jù)一些實施例的存儲器段104的圖。存儲器段104包括存儲器宏100的左側上的多個列和右側的多個列。為了說明，圖1B示出了用作中心參考的虛線160的左側上的兩列180和右側上的兩列180。為了簡潔，僅標出右側上的一列180的元件。
[0043]每一列180都包括將上部列180U和下部列180L耦合的L10106。上部列180U包括與多個第一存儲器單元122耦合的讀取位線UP_RBL。為了簡潔，僅標出一個存儲器單元122。相似地，下部列180L包括與多個第二存儲器單元122耦合的讀取位線L0_RBL。在一些實施例中，上部列180U中的第一存儲器單元122的數(shù)量與下部列180L中的第二存儲器單元122的數(shù)量相同。在一些實施例中，在讀取操作中，讀取上部列180U中或下部列180L中的一個存儲器單元122。
[0044]每一列180還都包括親合至L10106的全局位線GBL。全局位線GBLf禹合相同列方向上但是屬于不同段104的所有L10106。在一些實施例中，全局位線GBL的數(shù)量與存儲器宏100中的存儲器單元的列的數(shù)量相同。與存儲器單元的列的數(shù)量不同的全局位線GBL的數(shù)量在各個實施例的范圍內(nèi)。
[0045]在一些實施例中，每一段104還都包括圖2中詳細描述的跟蹤電路200。
[0046]跟蹤電路
[0047]圖2是根據(jù)一些實施例的示出了跟蹤電路200的段104的各個元件的示圖。
[0048]跟蹤電路200包括一列118和三列120。列118和列120的每個都是常規(guī)存儲器單元122的列180的變型。每一列120都包括具有L10108上面的列120U和L10108下面的列120L的一個L10108。每一列120U都包括耦合至上部跟蹤讀取位線UP_TRRBL的多個存儲器單元122和一個跟蹤單元124。每一列120L都包括耦合至下部跟蹤讀取位線L0_TRRBL的多個存儲器單元122和一個跟蹤單元124。列118包括具有1^10107上面的列1181]和1^10107下面的列1181^的一個1^0107。列1181]包括耦合至上部跟蹤讀取位線1]?_了1?^1^的多個存儲器單元122和一個跟蹤單元124。列118L包括耦合至下部跟蹤讀取位線L0_TRRBL的多個存儲器單元122和一個跟蹤單元124。
[0049]為了簡潔，標出多個存儲器單元122的一個存儲器單元122和八個跟蹤單元124的一個跟蹤單元124。標出三列120U的一列120U和三列120L的一列120L。標出四個跟蹤讀取位線UP_TRRBL的一個上部跟蹤讀取位線UP_TRRBL和四個跟蹤讀取位線L0_TRRBL的一個下部跟蹤讀取位線L0_TRRBL。
[0050]在一些實施例中，所有三列120和列118的上部跟蹤讀取位線UP_TRRBL和下部跟蹤讀取位線L0_TRRBL耦合在一起。上部跟蹤讀取位線UP_TRRBL、下部跟蹤讀取位線L0_TRRBL以及跟蹤全局位線TRGBL耦合至L10107。在圖2中，列18和一列120位于存儲器宏100的右側上，以及其它兩列120位于存儲器宏100的左側上。在一些實施例中，選擇鄰近圖1中的解碼器112和局部控制電路LCTRL114的列118和列120以增加存儲器宏100的速度并且簡化存儲器宏100的實施。列118和/或列120的不同位置在各個實施例的范圍內(nèi)。列118和120的相對位置在各個實施例的范圍內(nèi)。例如，如圖2所示，兩列120和列118與列120的組合可以彼此緊鄰，但是列118和列120可以通過常規(guī)存儲器單元122的一個或多個列分離。
[0051]列120用于產(chǎn)生跟蹤電路200的負載。三列120是用于說明，用作負載的列120的不同數(shù)量在各個實施例的范圍內(nèi)。
[0052]在一些實施例中，對于每一段104，都具有對應的跟蹤電路200。例如，示出的具有兩段104的存儲器宏100具有兩個跟蹤電路200。但是，如果存儲器宏100具有兩段以上104，則跟蹤電路200的數(shù)量與段的數(shù)量相對應。列120可以位于存儲器宏100的左側上或右側上。在一些實施例中，當訪問一個對應的存儲器段104中的存儲器單元122時，使對應的跟蹤電路200導通以產(chǎn)生跟蹤信號，基于跟蹤信號，產(chǎn)生用于訪問的存儲器單元122的讀取信號。
[0053]在一些實施例中，跟蹤全局位線TRGBL耦合相同的列方向上的跟蹤電路200的所有L10107。換言之，跟蹤全局位線TRGBL被存儲器宏100的所有跟蹤電路200共用。結果，跟蹤全局位線TRGBL耦合至相同數(shù)量的L10107以作為全局位線GBL。耦合至不同數(shù)量的L10107以作為全局位線GBL的跟蹤全局位線TRBGL在各個實施例的范圍內(nèi)。
[0054]存儲器單元
[0055]圖3是根據(jù)一些實施例的存儲器單元122的電路圖。存儲器單元122包括兩個P型金屬氧化物半導體(PMOS)晶體管Pl和P2以及六個N型金屬氧化物半導體(NMOS)晶體管N1、N2、
[0056]NMOS晶體管N3和N4的柵極耦合至寫入字線WffL。寫入字線WffL耦合至多個存儲器單元122的晶體管N3和N4的每個柵極以形成一行存儲器單元。
[0057]晶體管N6的柵極耦合至通常稱為讀取控制線的讀取字線RWL。讀取字線RWL耦合至多個存儲器單元122的晶體管N6的每個柵極，該多個存儲器單元耦合至對應的寫入字線WffL0
[0058]晶體管N6的漏極耦合至讀取位線RBL。讀取位線RBL耦合至多個存儲器單元122的多個晶體管郵的每個漏極以形成常規(guī)列1801]、1801^、跟蹤列1181]、1181^、1201]或120匕如果存儲器單元122在列180U中，則讀取位線RBL稱為UP_RBL。如果存儲器單元122在列180L中，則讀取位線RBL稱為L0_RBL。相似地，如果存儲器單元122在列118U或列120U中，則讀取位線RBL稱為上部讀取位線UP_TRRBL。但是，如果存儲器單元122在列118L或列120L中，則讀取位線RBL稱為下部讀取位線L0_TRRBL。
[0059]晶體管N3和N4的漏極分別耦合至一對寫入位線WBL和WBLB。寫入位線WBL和WBLB耦合至多個存儲器單元122的晶體管N3和N4的每個漏極，該多個存儲器單元耦合至對應的讀取位線RBL。
[0060]在存儲器單元122的寫入操作中，激活寫入字線WWL。將要寫入至存儲器單元122的邏輯值放置在寫入位線WBL和WBLB處，然后該邏輯值被分別傳輸至并且儲存在晶體管N3和N4的源極處的節(jié)點ND和NDB處。
[0061 ]在讀取操作中，讀取字線RWL被激活以使晶體管N6導通。檢測讀取位線RBL處的電壓值顯示出存儲在節(jié)點ND和NDB處的數(shù)據(jù)。在一些實施例中，然后讀取位線RBL上反映的讀取數(shù)據(jù)通過L10106傳輸至全局位線GBL、至G1電路116以及存儲器宏100外部的電路。
[0062]在一些實施例中，在晶體管N6導通之前，讀取位線RBL被充電至高邏輯值。當晶體管N6導通時，存儲器單元122匯聚從讀取位線RBL或晶體管N6的漏極流至晶體管N5的源極或地的電流ICELL。實際上，將讀取位線RBL從高邏輯值拉至低邏輯值。如果存儲器單元122較強，則電流ICELL較大并且讀取位線RBL被更快地拉至地電位。但是如果存儲器單元122較弱，電流ICELL較小并且讀取位線RBL被更慢地拉至地電位。
[0063]跟蹤單元
[0064]圖4是根據(jù)一些實施例的跟蹤單元124的電路圖。
[0065]跟蹤單元124包括的電路組件與存儲器單元122的電路組件相似。跟蹤讀取字線RWL_TK和跟蹤讀取位線RBL_TK分別對應于存儲器單元122的讀取字線RWL和讀取位線RBL。跟蹤單元124中的晶體管P2、N2和N5的柵極配置為接收操作電壓VDD。結果，當提供電壓VDD時，PMOS晶體管P2常開而WOS晶體管N2和N5常閉。與存儲器單元122相似，如果跟蹤存儲器單元124在列118U或列120U中，則讀取位線RBL_TK稱為上部讀取位線UP_TRRBL。但是，如果跟蹤單元124在列118L或列120L中，則讀取位線RBL_TK稱為下部讀取位線L0_TRRBL。
[0066]在一些實施例中，當跟蹤讀取字線RWL_TK被激活時，跟蹤單元124的晶體管湘導通。晶體管N5和N6在晶體管N6的漏極處匯聚電流ITRK至晶體管N5的源極。較強的跟蹤單元124具有較大的電流ITRK，而較弱的跟蹤單元124具有較小的電流ITRK。
[0067]LIQ
[0068]圖5是根據(jù)一些實施例的圖2中的跟蹤單元200的L10107的電路圖。
[0069]與非門126的每個輸入端都耦合至上部跟蹤讀取位線UP_TRRBL和下部跟蹤讀取位線L0_TRRBL。在如圖2中的跟蹤電路200所示的一些實施例中，上部讀取位線UP_TRRBL和下部讀取位線L0_TRRBL耦合在一起。與非門126的輸出控制晶體管128的柵極，并且有效地控制晶體管128的漏極處的跟蹤全局位線TRGBL。信號LRPCHB以及晶體管132和134用于對上部跟蹤讀取位線UP_TRRBL和下部跟蹤讀取位線L0_TRRBL進行預充電。
[0070]在跟蹤電路200中，由于上部跟蹤讀取位線UP_TRRBL和下部跟蹤讀取位線L0_TRRBL耦合在一起，所以與非門126用作反相器。此外，上部跟蹤讀取位線UP_TRRBL和下部跟蹤讀取位線L0_TRRBL稱為跟蹤讀取位線TRRBL。電路510控制跟蹤讀取位線TRRBL的延遲并且將在下面參照圖8A詳細地解釋。
[0071]圖6是根據(jù)一些實施例的圖2中的跟蹤電路200的L10108的電路圖。L10108包括的電路組件與圖5中的L10106的電路組件相似。但是，L10108中的與非門126的輸出端不耦合至晶體管128的柵極。與此相反，晶體管128的柵極耦合至晶體管128的源極，晶體管128的源極是接地電壓或參考電壓VSS。結果，晶體管128常開并且用作開路。
[0072]跟蹤路徑
[0073]圖7A是根據(jù)一些實施例的用于示出跟蹤路徑的存儲器宏100的框圖。圖7示出了用于存儲器段104的電路200的跟蹤路徑的實例。鑒于本文件，用于存儲器宏100的另一段104的另一跟蹤電路200的跟蹤路徑是相似的并且可以被本領域的普通的技術人員辨認。在一些實施例中，讀取對應的段104中的存儲器單元122觸發(fā)如在圖7A中說明性地示出的對應的跟蹤電路200和跟蹤路徑。
[0074]在一些實施例中，跟蹤全局位線TRGBL從高邏輯值轉變至低邏輯值。跟蹤全局位線TRGBL的轉變由跟蹤電路200的操作導致，跟蹤電路200包括圖2中說明性地示出的一列118和三列120。為了簡潔，在圖7A中示出圖2中的列118的一些元件，但是未在圖7A中示出圖2中的三列120。有效地，跟蹤全局位線TRGBL的轉變由圖4中說明性地示出的上部跟蹤單元124和下部跟蹤單元124的操作導致。結果，上部跟蹤單元124和下部跟蹤單元124的跟蹤讀取位線RBL_TK分別地對應于列118U和列118L的上部讀取跟蹤位線UP_TRRBL和下部讀取跟蹤位線L0_TRRBL。跟蹤全局位線TRGBL的轉變還由耦合至上部跟蹤讀取位線UP_TRRBL和下部跟蹤讀取位線L0_TRRBL的L10107的操作導致。參考圖5說明性地描述L10107的細節(jié)。在一些實施例中，上部跟蹤讀取位線UP_TRRBL、下部跟蹤讀取位線L0_TRRBL以及全局跟蹤位線TRGBL初始預充電至高邏輯值。
[0075]在一些實施例中，時鐘EXCLK的上升沿導致時鐘XCLK上升。一旦產(chǎn)生時鐘XCLK的上升沿，然后時鐘XCLK就從時鐘發(fā)生器109通過一個或各個解碼器112和局部控制電路LCTRL114傳輸至包括將要被讀取的存儲器單元122的對應的段104?；跁r鐘XCLK的上升沿，與將要被讀取的存儲器單元122對應的LCTRL114導致將要被讀取的存儲器單元122的對應的讀取字線RWL上升。將要被讀取的存儲器單元122的節(jié)點ND處或晶體管N5的柵極處的數(shù)據(jù)反映在對應的讀取位線RBL上。通過使對應的局部L10106耦合讀取位線RBL和全局位線被讀取的數(shù)據(jù)從讀取位線RBL傳輸至對應的全局位線GBL，然后被傳輸至全局1電路116以及存儲器宏100外部的其他電路。
[0076]時鐘XCLK的上升沿還傳輸至包括將要被讀取的存儲器單元122的對應的段104的對應的跟蹤電路200。然后，時鐘XCLK用于激活跟蹤電路200的相應的上部跟蹤單元124和下部跟蹤單元124的上部跟蹤讀取字線RWL_TK(圖4所示)和下部跟蹤讀取字線RWL_TK。例如，在一些實施例中，時鐘XCLK的高邏輯值導致上部跟蹤單元124和下部跟蹤單元124的晶體管N6導通。上部跟蹤讀取位線UP_TRRBL和下部跟蹤讀取位線L0_TRRBL被拉至上部跟蹤單元124和下部跟蹤單元124的晶體管N5的源極處的地電位或低邏輯值。圖5中示出的L10107的與非門126在兩個輸入端處接收上部跟蹤讀取位線UP_TRRBL和下部跟蹤讀取位線L0_TRRBL的低邏輯值。結果，晶體管128的柵極處的與非門126的輸出端具有高邏輯值，這使NMOS晶體管128導通。因為晶體管128導通，所以跟蹤全局位線TRGBL被拉至晶體管128的源極處的參考電壓VSS或低邏輯值。有效地，全局跟蹤位線TRGBL從高邏輯值轉變至低邏輯值。在一些實施例中，全局跟蹤位線TRGBL反饋至時鐘發(fā)生器109，并且導致跟蹤復位信號TRRSET(未示出)還從高邏輯值轉變至低邏輯值。在本文檔中，對全局跟蹤位線TRGBL的高-低轉變的參照還稱為跟蹤復位信號TRRSET的高-低轉變。
[0077]在一些實施例中，跟蹤全局位線TRGBL的下降沿導致時鐘XCLK下降。然后，時鐘XCLK的下降沿通過一個或多個解碼器112和局部控制電路LCTRLl 14傳輸至具有將被讀取的存儲器單元122的段104?；跁r鐘XCLK的下降沿，對應的LCTRL114導致存儲器單元的對應的讀取字線RWL的下降沿被讀取。LCTRLl 14還導致對應的RBL的上升沿。
[0078]跟蹤信號的波形
[0079]圖7B是根據(jù)一些實施例的示出各個信號的關系的波形圖。
[0080] 在時間t705處，時鐘EXCLK的上升沿導致時鐘XLCK上升。
[0081 ] 時鐘XCLK的上升沿導致跟蹤電路200的跟蹤單元124的跟蹤讀取字線RWL_TK和將要被讀取的存儲器單元122的讀取字線RWL上升。
[0082]將要被讀取的存儲器單元122的讀取字線RWL的上升沿導致將要被讀取的存儲器單元122的讀取位線RBL下降。
[0083]跟蹤讀取字線RWL_TK的上升沿導致跟蹤電路200的跟蹤單元124的跟蹤讀取位線RBL_TK下降。
[0084]跟蹤讀取位線RBL_TK的下降沿導致跟蹤全局位線TRGBL下降。
[0085]跟蹤全局位線TRGBL的下降沿導致時鐘XCLK下降。
[0086]時鐘XCLK的下降沿導致跟蹤電路200的跟蹤單元124的跟蹤讀取字線RWL_TK和將要被讀取的存儲器單元122的讀取字線RWL下降。
[0087]跟蹤讀取字線RWL_TK的下降沿導致跟蹤讀取位線RBL_TK上升。
[0088]將要被讀取的存儲器單元122的讀取字線RWL的下降沿導致將要被讀取的存儲器單元122的讀取位線RBL上升。
[0089]控制跟蹤讀取位線的延遲
[0090]圖8A是根據(jù)一些實施例的用于示出如何控制跟蹤讀取位線RBL_TK的延遲的L10107的示圖。圖2中耦合在一起的上部跟蹤讀取位線UP_TRRBL和下部跟蹤讀取位線L0_TRRBL示出為一個跟蹤讀取位線RBL_TK。為了說明，示出反相器126以代替圖5中用作反相器的與非門126。此外，為了簡潔，未不出圖5中包括晶體管132和134的預充電電路。
[0091]在一些實施例中，在讀取周期之前，跟蹤讀取位線RBL_TK充電至高邏輯值。當跟蹤單元124的跟蹤讀取字線RWL_TK被激活時，圖4中的跟蹤單元124中的晶體管N6將跟蹤讀取位線RBL_TK拉至晶體管N5的源極處的低邏輯值。有效地，跟蹤讀取位線RBL_TK從高邏輯值下降至低邏輯值。
[0092]電路510導致跟蹤讀取位線RBL_TK的下降轉變的附加的延遲。換言之，跟蹤讀取位線RBL_TK的下降沿被延遲。結果，全局跟蹤位線TRRBL(圖7B)的、時鐘XCLK的以及將要被讀取的存儲器單元的讀取字線RWL的下降沿被延遲。因此，跟蹤電路200導致將要被讀取的存儲器單元所使用的讀取字線RWL的較大的脈沖寬度。用另外一種方式解釋，跟蹤電路200覆蓋較弱的位單元的讀取時序。
[0093]PMOS晶體管P820用作開關以電連接晶體管P825-l、P825-2、."48254和使晶體管Ρ825-1、Ρ825-2、...、Ρ825-Ν與晶體管P280斷開并且因此與跟蹤讀取位線RBL_TK斷開。為了說明，在下面描述中，晶體管P820導通以將晶體管P825電連接至跟蹤讀取位線RBL_TK。用于代替PMOS晶體管P820的其他開關電路在各個實施例的范圍內(nèi)。
[0094]當跟蹤讀取位線RBL_TK的轉變跨越反相器126的跳變點閾值VTRIP(未標出)時，PMOS晶體管P815用于切斷晶體管Ρ825-1、Ρ825-2、...、Ρ825-Ν的作用。例如，當跟蹤讀取位線RBL_TK為邏輯高時，在反相器126的輸出端處的信號FB為邏輯低。信號FB還反饋至PMOS晶體管P815的柵極。結果，PMOS晶體管P815導通。因此，晶體管Ρ825-1、Ρ825-2、...、Ρ825-Ν電連接至跟蹤讀取位線RBL_TK并且導致跟蹤讀取位線RBL_TK的延遲。但是當跟蹤讀取位線RBL_TK轉變至低邏輯值并且跨越跳變點VTRIP時，信號FB上升至邏輯高。結果，晶體管P815斷開，將晶體管？825-1、？825-2、."、？8254與跟蹤讀取位線1^1^1'1(斷開。晶體管？815通常稱為反饋晶體管。
[0095]晶體管Ρ825-1、Ρ825-2、…、P825-N對跟蹤讀取位線RBL_TK從高邏輯值至低邏輯值的轉變增加了延遲。為說明示出了 N個晶體管P825-1至P825-N，其中，N是整數(shù)。在一些實施例中，晶體管P825-2至P825-N是添加至現(xiàn)有電路的附加的晶體管以導致跟蹤讀取位線RBL_TK的總延遲。因為晶體管Ρ825-1、Ρ825-2、...、Ρ825-Ν的源極電耦合在一起(并且電耦合至操作電壓VDD)而晶體管Ρ825-1、Ρ825-2、...、Ρ825-Ν的漏極耦合在一起(并且耦合至晶體管Ρ820的源極)，所以晶體管？825-1、？825-2、."、？8254示出為并聯(lián)耦合。晶體管？825-1、Ρ825-2、...、Ρ825-Ν以并聯(lián)連接和串聯(lián)連接的各種組合方式的耦合在各個實施例的范圍內(nèi)。當?shù)谝痪w管的漏極耦合至第二晶體管的源極時，兩個晶體管是串聯(lián)耦合。為了說明，晶體管Ρ815和Ρ820導通。結果，晶體管？825-1、？825-2、."、？8254電連接至跟蹤讀取位線1^1^ΤΚ。晶體管Ρ825-1、Ρ825-2、…、Ρ825-Ν用作“上拉”器件。例如，晶體管Ρ825-1、Ρ825-2、…、Ρ825-Ν嘗試將跟蹤讀取位線RBL_TK拉至晶體管Ρ825-1、Ρ825-2、…、Ρ825-Ν的源極處的操作電壓VDD。結果，當跟蹤讀取位線RBL_TK從高邏輯值下降至低邏輯值時，晶體管Ρ825-1、P825-2、…、P825-N難以使跟蹤讀取位線RBL_TK下降。以另一種方式解釋，晶體管P825-1、P825-2、…、P825-N導致跟蹤讀取位線RBL_TK的下降轉變中的延遲。
[0096]在一些實施例中，晶體管？825-1、？825-2、."、？8254配置為基于晶體管？825-1、Ρ825-2、...、Ρ825-Ν的每個的驅動能力提供期望的延遲，這與源自晶體管P825-UP825-
2、…、Ρ825-Ν的電流I_DELAY的大小成比例。當晶體管提供較大的電流時，晶體管被稱為“強”或具有較大的驅動能力。與此相反，當晶體管提供較小的電流，晶體管為“弱”或具有較小的驅動能力。
[0097]在一些實施例中，例如，基于包括晶體管P825-1、P825-2、…、P825_N的每個的尺寸、晶體管?825-1、？825-2、."、？8254的每個的閾值電壓、晶體管?825-1、？825-2^"、？825_N的每個的操作電壓的各種因素來考慮晶體管Ρ825-1、Ρ825-2、...、Ρ825-Ν的每個的驅動能力以及因此對跟蹤位線RBL_TK造成的延遲的大小。例如，晶體管Ρ825-1、Ρ825-2、...、或P825-N配置為具有較大的長度和/或寬度以具有較大的驅動能力或提供較大的電流，從而導致與較大的時間延遲對應的較大的電流I_DELAY。與此相反，晶體管P825-UP825-2、…、或P825-N配置為具有較小的長度和/或寬度以具有較小的電流，從而導致與較小的時間延遲對應的較小的電流I_DELAY。
[0098]再如，晶體管？825-1、？825-2、‘"、或？8254配置為具有較低的電壓閾值以提供較高的電流I_DELAY并且因此提供較大的時間延遲。與此相反，晶體管P825-UP825-2、…、P825-N配置為具有較高的電壓閾值以提供較低的電流I_DELAY并且因此提供較小的時間延遲。
[0099]再如，晶體管?825-1、？825-2、."、或?8254配置為具有較高的操作電壓￥00以提供較高的電流I_DELAY并且因此提供較大的時間延遲。與此相反，晶體管P825-UP825-2、…、或P825-N配置為具有較低的操作電壓VDD以提供較低的電流I_DELAY并且因此提供較小的時間延遲。
[0100]在以上描述中，晶體管Ρ825-1、Ρ825-2、...、或P825-N用于說明，多個晶體管P825-1、Ρ825-2、...、Ρ825-Ν用于提供總電流I_DELAY并且具有總延遲作用。使用的晶體管P825的數(shù)量越高，電流I_DELAY越大且時間延遲結果越大。但是，使用的晶體管P825-1、P825_2、…、P825-N的數(shù)量越小，電流I_DELAY越低且因此時間延遲結果越小。此外，代替晶體管P825-1、P825-2、…、P825-N的電流源或提供電流I_DELAY的其它電路在各個實施例的范圍內(nèi)。
[0101]附加地，在上面的段落中分別闡述的尺寸、閾值電壓和操作電壓的每個都為了說明?；谝粋€或多個晶體管?825-1、？825-2、-_、？8254的尺寸、閾值電壓和操作電壓的一個或組合，考慮由電路510提供的電流I_DELAY。
[0102]在一些實施例中，開關晶體管P820和反饋晶體管P815影響對跟蹤讀取位線RBL_TK的延遲。還考慮由晶體管P820和P815提供的電流和電流I_DELAY以作為由電路510提供至跟蹤讀取位線RBL_TK的總電流。為了簡潔和說明，由晶體管P825-1、P825_2、…、P825_N提供的總電流I_DELAY被認為是由電路510提供的電流。
[0103]圖8B是根據(jù)一些實施例的圖1B中的L10106的電路圖。與圖5中的L10107比較，L10106包括與L10106中的電路組件相似的電路組件。但是，圖8B中的電路810不同于圖5中和圖8A中的電路510。例如，電路810不具有如圖8A中的電路510中的晶體管P825-2至P825-N。此外，上部讀取位線UP_RBL、下部讀取位線L0_RBL和全局位線GBL分別對應于圖5中的上部跟蹤讀取位線UP_TRRBL、下部跟蹤讀取位線L0_TRRBL以及跟蹤全局位線TRGBL。圖1B中的列180中的L10106的操作類似于圖2中的列118中的1^0107的操作，并且可以被本領域的普通技術人員辨認。
[0104]圖8C是根據(jù)一些實施例的可用于圖8A的局部1中的另一示例性電流源830的電路圖。在一些實施例中，電流源830可用于取代任何一個晶體管P825-1至P825-N。與晶體管P825-1至P825-N比較，電流源830包括電壓VDD和數(shù)據(jù)線RBL_TK之間電耦合的匪OS晶體管835。在一些實施例中，以與上述用于晶體管Ρ825-1、Ρ825-2、...、Ρ825-Ν相似的方式，電流源830配置為基于晶體管835的驅動能力提供延遲電流。在一些實施例中，NMOS晶體管835的尺寸配置為使匪OS晶體管835提供延遲電流I_DELAY的預定部分。在一些實施例中，匪OS晶體管835的漏極端子和/或NMOS晶體管835的柵極端子被偏置以使NMOS晶體管835提供延遲電流I_DELAY的預定部分。
[0105]圖8D是根據(jù)一些實施例的可用于圖8A的局部1中的另一示例性電流源840的電路圖。在一些實施例中，電流源840可用于取代晶體管P825-1至P825-N的任何一個。與晶體管P825-1至P825-N比較，電流源840包括電壓VDD和數(shù)據(jù)線RBL_TK之間串聯(lián)連接的電阻器件842和開關846。在圖8D描述的實施例中，開關846是PMOS晶體管。在一些實施例中，開關846是匪OS晶體管、另一類型的晶體管或其它類型的開關。在一些實施例中，電流源840配置為基于電阻器件842的電阻值提供延遲電流。在一些實施例中，當開關846使能時，電阻器件842的電阻值設定為使電流源840提供延遲電流I_DELAY的預定部分。在一些實施例中，當開關846未使能時，開關846可用于使電阻器件842與數(shù)據(jù)線RBL_TK電斷開并且因此不使能電流源840。
[0106]圖8E是根據(jù)一些實施例的可用于圖8A的局部1中的示例性反相器860的電路圖。反相器860包括電壓VDD和參考電壓VSS之間串聯(lián)耦合的PMOS晶體管862和NMOS晶體管866。在一些實施例中，PMOS晶體管862和NMOS晶體管866的溝道寬度或溝道長度配置為具有第一電流容量和第二電流容量，其中，具有第一電流容量以將反相器860的輸出端子OUT拉向電壓VDD，具有第二電流容量以將反相器860的輸出端子OUT拉向電壓VSS。在一些實施例中，反相器860第二電流容量大于反相器860的第一電流容量。在一些實施例中，PMOS晶體管862配置為比NMOS晶體管866“弱”。在一些實施例中，PMOS晶體管862的溝道寬度小于NMOS晶體管866的溝道寬度。
[0107]圖8F是根據(jù)一些實施例的可用于圖8A的局部1中的示例性與非門870(當被配置為反相器時)的電路圖。與非門870包括電壓VDD和與非門870的輸出端子OUT之間并聯(lián)耦合的PMOS晶體管872和874。與非門870還包括電壓VSS和與非門860的輸出端子之間串聯(lián)耦合的匪OS晶體管876和878。在一些實施例中，PMOS晶體管872和874以及NMOS晶體管876和878的每個的溝道寬度或溝道長度的都配置為具有第一電流容量和第二電流容量，其中，具有第一電流容量以將與非門870的輸出端子OUT拉向電壓VDD，具有第二電流容量以將與非門870的輸出端子OUT拉向電壓VSS。在一些實施例中，與非門870第二電流容量大于與非門870的第一電流容量。在一些實施例中，并聯(lián)連接的PMOS晶體管872和874配置為比串聯(lián)連接的NMOS晶體管876和878“弱”。在一些實施例中，PM0S晶體管872或874的溝道寬度小于NMOS晶體管876或878的溝道寬度的一半。
[0108]在一些實施例中，圖8B的局部1的與非門還具有類似于與非門870的配置。在一些實施例中，圖8A的與非門126被連接為反相器并且配置為具有第一電流容量以將與非門126的輸出端子拉向電壓VDD;圖8B的與非門126配置為具有第三電流容量以將與非門126的輸出端子拉向電壓VDD。在一些實施例中，圖8B的與非門126的第三電流容量大于圖8A的與非門126的第一電流容量。
[0109]跟蹤電流和較弱的位單元的電流
[0110]在一些實施例中，在特定的操作電壓值VDD下，計算跟蹤電路200的所有跟蹤單元124的平均電流I_TRACKING(未標出)。例如，確定由電路200中的所有跟蹤單元124匯聚的電流I_TRACKING_TOTAL(未標出)。電流I_TRACKING_TOTAL是由電路200中的每個跟蹤單元124匯聚的每個電流ITRK的總和。在一些實施例中，由電路模擬確定電流I_TRACKING_TOTAL。然后，通過將電流I_TRACKING_TOTAL除以跟蹤電路200中的跟蹤單元124的數(shù)量來獲得電流1_TRACKING。在一些實施例中，跟蹤電路200設計為提供與存儲器宏100中的存儲器單元122的平均電流ICELL對應的電流I_TRACKING。
[0111]在一些實施例中，在特定的電壓值VDD下，確定存儲器宏100中的所有存儲器單元122的最弱的單元的電流I_WEAK的值。此外，基于存儲器單元122的電流ICELL的多個值的6-西格瑪值來確定電流I_WEAK的值。例如，執(zhí)行模型模擬以確定存儲器宏100中的所有存儲器單元122的電流ICELL的值?；陔娏鱅CELL的值，計算6-西格瑪值并且其被認為是電流1_WEAK的值。不描述6-西格瑪值的計算但是被本領域的普通技術人員應該理解。
[0112]確定電流I_WEAK的值的不同方式在各個實施例的范圍內(nèi)。例如，在一些實施例中，除了存儲器單元122的電流ICELL的值以外的6-西格瑪值還基于跟蹤單元124的電流ITRK的值。如圖3和圖4所示，這是因為存儲器單元122和跟蹤單元124具有相似的電路元件。再如，在一些實施例中，取代6-西格瑪值的諸如5-西格瑪、4-西格瑪、3-西格瑪、2-西格瑪、1-西格瑪?shù)鹊牟煌奈鞲瘳斨涤糜诖_定電流I_WEAK的值。
[0113]確定電流I_DELAY
[0114]圖9是根據(jù)一些實施例的用于示出如何確定電流I_DELAY的波形圖。為了說明，X軸是諸如伏特(V)的電壓單位而Y軸是諸如微安培(μΑ)的電流單位。電路100的操作電壓VDD是0.9V。電壓VRBL_TK是跟蹤讀取位線RBL_TK上的電壓并且從OV至電壓VDD變化。線910代表電流I_DELAY和電壓VRBL_TK之間的關系。因為在晶體管P825-1、P825-2、...、P825-N的源極和跟蹤讀取位線RBL_TK之間的壓降是0V，所以當電壓VRBL_TK處于操作電壓VDD處時，電流1_DELAY是ΟμΑ。當電壓VRBL_TK減小時，電流I_DELAY開始流動并且增加。當電壓VRBL_TK減小至剛經(jīng)過反相器126的跳變點VTRIP時，信號FB為邏輯高，并且晶體管P815截止。結果，電流I_DELAY下降至ΟμΑ。
[0115]線915代表電流I_PRE_DELAY和電壓VRBL_TK之間的關系。在一些實施例中，電流1_PRE_DELAY是在沒有附加的晶體管P825-2至P825-N的情況下的提供至跟蹤讀取位線RBL_TK的電流。線915的形狀類似于線910的形狀，但是對于跳變點VTRIP和操作電壓VDD之間的電壓VRBL_TK的每個值，電流I_PRE_DELAY都小于電流I_DELAY。與電流I_DELAY相似，當電壓VRBL_TK處于操作電壓VDD時，因為晶體管P825的源極和跟蹤讀取位線RBL_TK之間的壓降是0V，所以電流I_PRE_DELAY是ΟμΑ。當電壓VRBL_TK減小時，電流I_PRE_DELAY開始流動并且增加。當電壓VRBL_TK減小至剛經(jīng)過反相器126的跳變點VTRIP時，信號FB為邏輯高，并且晶體管P815截止。結果，電流I_PRE_DELAY下降至ΟμΑ。
[0116]線920代表電流I_TRACKING和電壓VRBL_TK之間的關系。電流I_TRACKING是如以上解釋的跟蹤電路200的跟蹤單元124的電流ITRK的平均值。當電壓VRBL_TK處于操作電壓VDD時，電流IjRACKING處于對應的值(未標出)ο當電壓VRBL_TK減小時，電流I_TRACKING減小。最后，當電壓VRBL_TK為OV時，電流I_TRACKING下降至ΟμΑ。
[0117]線925代表電流I_WEAK和電壓VRBL_TK之間的關系。當電壓VRBL_TK處于操作電壓VDD時，電流I_WEAK處于對應的值(未標出)。當電壓VRBL_TK減小時，電流I_WEAK減小。最后，當電壓VRBL_TK為OV時，電流I_WEAK下降至ΟμΑ。大體上，電流I_WEAK小于在OV以上的電壓VRBL_TK的每個電壓值處的電流I_TRACK ING。
[0118]在一些實施例中，跳變點VTRIP確定為操作電壓VDD的約60 %至7O %。此外，跳變點VTRIP是跟蹤讀取位線VRBL_TK的電壓，在該電壓下，電流I_TRACKING大于電流I_DELAY，從而使得跟蹤讀取位線RBL_TK拉至低邏輯值。本領域普通的技術人員將理解，如果電流1_TRACKING小于電流I_DELAY，則跟蹤讀取位線RBL_TK將不完全地轉變至低邏輯值。
[0119]在一些實施例中，當電壓VRBL_TK處于跳變點VTRIP時，設計電流I_DELAY從而使得電流I_TRACKING和電流I_DELAY之間的差值Δ Il是預定值。為了說明，當跟蹤讀取位線RBL_TK處于跳變點VTRIP時，電流值I_TRACKING_TRIP是電流I_TRACKING的值。相似地，當跟蹤讀取位線RBL_TK處于跳變點VTRIP時，電流值I_DELAY_TRIP是電流I_DELAY的值。
[0120]在數(shù)學上:
[0121]Δ11 = I_TRACKING_TRIP-1_DELAY_TRIP
[0122]此外，當電壓VRBL_TK處于跳變點VTRIP時，設計電流I_WEAK從而使得電流I_WEAK和電流I_PRE_DELAY之間的差值Δ 12是預定值。為了說明，當跟蹤讀取位線RBL_TK的電壓VRBL_TK處于跳變點VTRIP時，電流值I_WEAK_TRIP是電流I_WEAK的值，并且當電壓VRBL_TK處于跳變點VTRIP時，電流值I_PRE_DELAY_TRIP是電流I_PRE_DELAY的值。
[0123]在數(shù)學上:
[0124]Δ12 = I_ffEAK_TRIP-1_PRE_DELAY_TRIP
[0125]在一些實施例中，
[0126]Δ Il= Δ 12或
[0127]I_ffEAK_TRIP-1_PRE_DELAY_TRIP = I_TRACKING_TRIP-1_DELAY_TRIP或
[0128]I_DELAY_TRIP = I_TRACKING_TRIP-1_WEAK_TRIP+I_PRE_DELAY_TRIP(I)或
[0129]I_TRACKING_TRIP-1_ffEAK_TRIP = I_DELAY_TRIP-1_PRE_DELAY_TRIP
[0130]在一些實施例中，通過模擬獲得電流I_TRACKING的線920、電流I_WEAK的線925以及電流I_PRE_DELAY的線915。基于相應的線920、925和915中的每個，獲得1_了1^0(1抓_TRIP、I_WEAK_TRIP 和 I_PRE_DELAY_TRIP 的值，并且基于以上等式(I)確定值 I_DELAY_TRIP。
[0131]基于線910、915、920和925的各個電流和電壓VRBL_TK之間的關系用于說明。諸如數(shù)學等式的確定關系的不同方式在各個實施例的范圍內(nèi)。
[0132]在一些實施例中，一個或多個晶體管P825-1、P825_2、…、P825_N被選擇且配置為具有特定的尺寸、特定的閾值電壓和/或特定的操作電壓以提供電流I_DELAY_TRI P的期望值。
[0133]示例性方法
[0134]圖10是根據(jù)一些實施例的示出如何確定由電路510提供至跟蹤讀取位線RBL_TK的電流I_DELAY的方法1000的流程圖。
[0135]在步驟1005中，確定電流I_PRE_DELAY和電壓VRBL_TK之間的關系。在一些實施例中，獲得線915。
[0136]在步驟1010中，確定電流I_TRACKING和電壓VRBL_TK之間的關系。在一些實施例中，獲得線920。
[0137]在步驟1015中，確定電流I_WEAK和電壓VRBL_TK之間的關系。在一些實施例中，獲得線925。
[0138]在步驟1020中，確定跳變點VTRIP。在一些實施例中，跳變點VTRIP被確定為操作電壓VDD的特定百分比，諸如操作電壓VDD的約60%至70%。
[0139]在步驟1025 中，確定值 I_PRE_DELAY_TRIP、I_WEAK_TRIP 和 I_TRACKING_TRIP 中的每個。
[0140]在步驟1030 中，基于以上等式(1)，基于 I_PRE_DELAY_TRIP、I_WEAK_TRIP 和 1_TRACKING_TRIP 的值確定值 I_DELAY_TRIP。
[0141]描述了許多實施例。然而，應該理解，可以在不脫離本發(fā)明的精神和范圍的情況下做出多種修改。例如，為了說明的目的，將各個晶體管示出為特定的摻雜劑類型(如，N型或P型金屬氧化物半導體(NM0S或PM0S))。本發(fā)明的實施例不限于特定的類型。對于特定的晶體管選擇不同的摻雜劑類型，這在各個實施例的范圍內(nèi)。以上描述中使用的各種信號的低或高邏輯電平也是為了說明。當信號被激活和/或未被激活時，各個實施例不限于特定的電平。選擇不同的電平在各個實施例的范圍內(nèi)。
[0142]在一些實施例中，存儲器宏中的跟蹤電路包括數(shù)據(jù)線、與數(shù)據(jù)線電耦合的跟蹤單元、邏輯門、反饋晶體管以及多個拉動器件。邏輯門具有輸入端子和輸出端子。邏輯門的輸入端子與數(shù)據(jù)線電耦合。當輸入端子具有第二電壓電平時，輸出端子具有第一電壓電平，并且當輸入端子具有第一電壓電平時，輸出端子具有第二電壓電平。反饋晶體管具有第一端子、第二端子和柵極端子。反饋晶體管的第一端子與數(shù)據(jù)線電耦合，并且反饋晶體管的柵極端子與邏輯門的輸出端子電耦合。多個拉動器件配置為將反饋晶體管的第二端子拉向第一電壓。
[0143]在一些實施例中，存儲器宏包括輸入/輸出電路和跟蹤電路。輸入/輸出電路包括第一數(shù)據(jù)線、具有輸入端子和輸出端子的第一邏輯門、第一反饋晶體管和第一拉動器件。第一邏輯門的輸入端子與第一數(shù)據(jù)線電耦合。第一反饋晶體管具有第一端子、第二端子和柵極端子。第一反饋晶體管的第一端子與第一數(shù)據(jù)線電耦合，并且第一反饋晶體管的柵極端子與第一邏輯門的輸出端子電耦合。第一拉動器件配置為將第一邏輯門的輸入端子拉向第一電壓電平。跟蹤電路包括第二數(shù)據(jù)線、第二邏輯門、第二反饋晶體管以及第二拉動器件。第二邏輯門具有輸入端子和輸出端子，以及第二邏輯門的輸入端子與第二數(shù)據(jù)線電耦合。第二反饋晶體管具有第一端子、第二端子和柵極端子。第二反饋晶體管的第一端子與第二數(shù)據(jù)線電耦合，并且第二反饋晶體管的柵極端子與第二邏輯門的輸出端子電耦合。第二拉動器件配置為將第二邏輯門的輸入端子拉向第一電壓電平。滿足以下條件中的至少一個:第二拉動器件的電流容量大于第一拉動器件的電流容量;或第一邏輯門具有用于將第一邏輯門的輸出端子拉向第一電壓電平的第一電流容量，第二邏輯門具有用于將第二邏輯門的輸出端子拉向第一電壓電平的第二電流容量，以及第一電流容量大于第二電流容量。
[0144]在一些實施例中，一種方法包括:配置跟蹤電路的邏輯門以具有跳變點;基于具有跟蹤電路的存儲器宏中的存儲器單元的訪問條件，確定與邏輯門的時間延遲對應的延遲電流的延遲電流值；以及配置電流源以向跟蹤電路提供延遲電流值。延遲電流影響跟蹤電路的邏輯門的輸出端子處的信號的轉變。邏輯門的輸出端子處的信號的轉變導致存儲器單元的控制線的信號的轉變。
[0145]本發(fā)明的實施例提供了一種存儲器宏中的跟蹤電路，包括:數(shù)據(jù)線;跟蹤單元，與所述數(shù)據(jù)線電耦合;邏輯門，具有輸入端子和輸出端子，所述邏輯門的輸入端子與所述數(shù)據(jù)線電耦合，當所述輸入端子具有第二電壓電平時，所述輸出端子具有第一電壓電平，并且當所述輸入端子具有所述第一電壓電平時，所述輸出端子具有所述第二電壓電平;反饋晶體管，具有第一端子、第二端子和柵極端子，所述反饋晶體管的第一端子與所述數(shù)據(jù)線電耦合，并且所述反饋晶體管的柵極端子與所述邏輯門的輸出端子電耦合；以及多個拉動器件，配置為將所述反饋晶體管的第二端子拉向所述第一電壓電平。
[0146]根據(jù)本發(fā)明的一個實施例，其中，所述多個拉動器件包括并聯(lián)連接的多個晶體管。
[0147]根據(jù)本發(fā)明的一個實施例，其中，所述多個晶體管中的晶體管是P型晶體管。
[0148]根據(jù)本發(fā)明的一個實施例，其中，所述多個晶體管中的晶體管是N型晶體管。
[0149]根據(jù)本發(fā)明的一個實施例，其中，所述多個拉動器件中的拉動器件包括串聯(lián)連接的電阻器和開關。
[0150]根據(jù)本發(fā)明的一個實施例，跟蹤電路還包括:開關電路，配置為電連接所述多個拉動器件并且將所述多個拉動器件與所述反饋晶體管的第二端子斷開。
[0151]根據(jù)本發(fā)明的一個實施例，其中，所述邏輯門是反相器或配置為反相器的與非門。
[0152]根據(jù)本發(fā)明的一個實施例，其中，所述邏輯門具有:第一電流容量，配置為將所述邏輯門的輸出端子拉向所述第一電壓電平;和第二電流容量，配置為將所述邏輯門的輸出端子拉向所述第二電壓電平；以及所述第二電流容量大于所述第一電流容量。
[0153]本發(fā)明的實施例還提供了一種存儲器宏，包括:輸入/輸出電路，包括:第一數(shù)據(jù)線;第一邏輯門，具有輸入端子和輸出端子，所述第一邏輯門的輸入端子與所述第一數(shù)據(jù)線電耦合;第一反饋晶體管，具有第一端子、第二端子和柵極端子，所述第一反饋晶體管的第一端子與所述第一數(shù)據(jù)線電耦合，并且所述第一反饋晶體管的柵極端子與所述第一邏輯門的輸出端子電耦合;和第一拉動器件，配置為將所述第一邏輯門的輸入端子拉向第一電壓電平；以及跟蹤電路，包括:第二數(shù)據(jù)線;第二邏輯門，具有輸入端子和輸出端子，所述第二邏輯門的輸入端子與所述第二數(shù)據(jù)線電耦合;第二反饋晶體管，具有第一端子、第二端子和柵極端子，所述第二反饋晶體管的第一端子與所述第二數(shù)據(jù)線電耦合，并且所述第二反饋晶體管的柵極端子與所述第二邏輯門的輸出端子電耦合;和第二拉動器件，配置為將所述第二邏輯門的輸入端子拉向所述第一電壓電平；以及以下條件中的至少一個:所述第二拉動器件具有比所述第一拉動器件的電流容量大的電流容量;或所述第一邏輯門具有用于將所述第一邏輯門的輸出端子拉向所述第一電壓電平的第一電流容量，所述第二邏輯門具有用于將所述第二邏輯門的輸出端子拉向所述第一電壓電平的第二電流容量，以及所述第一電流容量大于所述第二電流容量。
[0154]根據(jù)本發(fā)明的一個實施例，其中，所述第二拉動器件包括并聯(lián)連接的多個晶體管。
[0155]根據(jù)本發(fā)明的一個實施例，其中，所述多個晶體管中的晶體管是P型晶體管。
[0156]根據(jù)本發(fā)明的一個實施例，其中，所述多個晶體管中的晶體管是N型晶體管。
[0157]根據(jù)本發(fā)明的一個實施例，其中，所述拉動器件包括串聯(lián)連接的電阻器和開關。
[0158]根據(jù)本發(fā)明的一個實施例，其中，所述跟蹤電路還包括:開關電路，配置為電連接所述第二拉動器件并且將所述第二拉動器件與所述第二反饋晶體管的第二端子斷開。
[0159]根據(jù)本發(fā)明的一個實施例，其中，所述第一邏輯門是與非門，并且所述第二邏輯門是配置為反相器的另一與非門。
[0160]本發(fā)明的實施例還提供了一種電路跟蹤方法，包括:配置跟蹤電路的邏輯門以具有跳變點；基于具有所述跟蹤電路的存儲器宏中的存儲器單元的訪問條件，確定與所述邏輯門的時間延遲對應的延遲電流的延遲電流值；以及配置電流源以向所述跟蹤電路提供所述延遲電流值，其中，所述延遲電流影響所述跟蹤電路的邏輯門的輸出端子處的信號的轉變;和所述邏輯門的輸出端子處的信號的轉變導致所述存儲器單元的控制線的信號的轉變。
[0161]根據(jù)本發(fā)明的一個實施例，其中，所述配置電流源包括:配置多個并聯(lián)連接的晶體管。
[0162]以上方法示出了示例性步驟，但是不必按照所示的順序執(zhí)行這些步驟。根據(jù)本發(fā)明的實施例的精神和范圍，可以適當?shù)貙@些步驟進行添加、替換、改變順序和/或刪除。
【主權項】
1.一種存儲器宏中的跟蹤電路，包括: 數(shù)據(jù)線； 跟蹤單元，與所述數(shù)據(jù)線電耦合； 邏輯門，具有輸入端子和輸出端子，所述邏輯門的輸入端子與所述數(shù)據(jù)線電耦合，當所述輸入端子具有第二電壓電平時，所述輸出端子具有第一電壓電平，并且當所述輸入端子具有所述第一電壓電平時，所述輸出端子具有所述第二電壓電平； 反饋晶體管，具有第一端子、第二端子和柵極端子，所述反饋晶體管的第一端子與所述數(shù)據(jù)線電耦合，并且所述反饋晶體管的柵極端子與所述邏輯門的輸出端子電耦合;以及多個拉動器件，配置為將所述反饋晶體管的第二端子拉向所述第一電壓電平。2.根據(jù)權利要求1所述的跟蹤電路，其中，所述多個拉動器件包括并聯(lián)連接的多個晶體管。3.根據(jù)權利要求2所述的跟蹤電路，其中，所述多個晶體管中的晶體管是P型晶體管。4.根據(jù)權利要求2所述的跟蹤電路，其中，所述多個晶體管中的晶體管是N型晶體管。5.根據(jù)權利要求1所述的跟蹤電路，其中，所述多個拉動器件中的拉動器件包括串聯(lián)連接的電阻器和開關。6.根據(jù)權利要求1所述的跟蹤電路，還包括:開關電路，配置為電連接所述多個拉動器件并且將所述多個拉動器件與所述反饋晶體管的第二端子斷開。7.根據(jù)權利要求1所述的跟蹤電路，其中，所述邏輯門是反相器或配置為反相器的與非門。8.根據(jù)權利要求1所述的跟蹤電路，其中， 所述邏輯門具有: 第一電流容量，配置為將所述邏輯門的輸出端子拉向所述第一電壓電平;和 第二電流容量，配置為將所述邏輯門的輸出端子拉向所述第二電壓電平；以及 所述第二電流容量大于所述第一電流容量。9.一種存儲器宏，包括: 輸入/輸出電路，包括: 第一數(shù)據(jù)線； 第一邏輯門，具有輸入端子和輸出端子，所述第一邏輯門的輸入端子與所述第一數(shù)據(jù)線電耦合； 第一反饋晶體管，具有第一端子、第二端子和柵極端子，所述第一反饋晶體管的第一端子與所述第一數(shù)據(jù)線電耦合，并且所述第一反饋晶體管的柵極端子與所述第一邏輯門的輸出端子電親合;和 第一拉動器件，配置為將所述第一邏輯門的輸入端子拉向第一電壓電平；以及 跟蹤電路，包括: 第二數(shù)據(jù)線； 第二邏輯門，具有輸入端子和輸出端子，所述第二邏輯門的輸入端子與所述第二數(shù)據(jù)線電耦合； 第二反饋晶體管，具有第一端子、第二端子和柵極端子，所述第二反饋晶體管的第一端子與所述第二數(shù)據(jù)線電耦合，并且所述第二反饋晶體管的柵極端子與所述第二邏輯門的輸出端子電親合;和 第二拉動器件，配置為將所述第二邏輯門的輸入端子拉向所述第一電壓電平；以及 以下條件中的至少一個: 所述第二拉動器件具有比所述第一拉動器件的電流容量大的電流容量;或所述第一邏輯門具有用于將所述第一邏輯門的輸出端子拉向所述第一電壓電平的第一電流容量，所述第二邏輯門具有用于將所述第二邏輯門的輸出端子拉向所述第一電壓電平的第二電流容量，以及所述第一電流容量大于所述第二電流容量。10.—種電路跟蹤方法，包括: 配置跟蹤電路的邏輯門以具有跳變點； 基于具有所述跟蹤電路的存儲器宏中的存儲器單元的訪問條件，確定與所述邏輯門的時間延遲對應的延遲電流的延遲電流值；以及 配置電流源以向所述跟蹤電路提供所述延遲電流值， 其中， 所述延遲電流影響所述跟蹤電路的邏輯門的輸出端子處的信號的轉變;和 所述邏輯門的輸出端子處的信號的轉變導致所述存儲器單元的控制線的信號的轉變。
【文檔編號】G11C11/412GK106057234SQ201610192267
【公開日】2016年10月26日
【申請日】2016年3月30日 公開號201610192267.4, CN 106057234 A, CN 106057234A, CN 201610192267, CN-A-106057234, CN106057234 A, CN106057234A, CN201610192267, CN201610192267.4
【發(fā)明人】王兵, 許國原
【申請人】臺灣積體電路制造股份有限公司