存儲(chǔ)器及其干擾檢測(cè)和消除的方法、裝置的制造方法
【專(zhuān)利摘要】一種存儲(chǔ)器及其干擾檢測(cè)和消除的方法、裝置。所述存儲(chǔ)器包括：存儲(chǔ)陣列及與所述存儲(chǔ)陣列耦接的位線(xiàn)選通電路；選擇器，與所述補(bǔ)償單元所在位線(xiàn)一一對(duì)應(yīng)，適于在控制信號(hào)的控制下，將所述位線(xiàn)選通電路的I/O端口與所述補(bǔ)償單元或所述存儲(chǔ)單元所在的位線(xiàn)連通，以控制所述存儲(chǔ)器處于工作狀態(tài)或干擾檢測(cè)狀態(tài)。應(yīng)用所述存儲(chǔ)器，可以檢測(cè)存儲(chǔ)器是否存在干擾。
【專(zhuān)利說(shuō)明】
存儲(chǔ)器及其干擾檢測(cè)和消除的方法、裝置
技術(shù)領(lǐng)域
[0001]本發(fā)明涉及半導(dǎo)體集成電路領(lǐng)域，尤其涉及一種存儲(chǔ)器及其干擾檢測(cè)和消除的方法、裝置。
【背景技術(shù)】
[0002]隨著半導(dǎo)體制造工藝和集成電路設(shè)計(jì)能力的不斷進(jìn)步，人們已經(jīng)能夠把包括處理器、存儲(chǔ)器、模擬電路、接口邏輯甚至射頻電路集成到一個(gè)芯片上，這就是系統(tǒng)級(jí)芯片(System-on-Chip，SoC)。隨著數(shù)據(jù)吞吐量不斷上升以及系統(tǒng)低功耗的要求，SoC對(duì)存儲(chǔ)器的需求越來(lái)越大。據(jù)預(yù)測(cè)，將來(lái)約90%的硅片面積將被具有不同功能的存儲(chǔ)器所占據(jù)，嵌入式存儲(chǔ)器將成為支配整個(gè)SoC的決定性因素。以閃存(flash)、帶電可擦可編程只讀存儲(chǔ)器(Electrically Erasable Programmable Read-Only Memory，EEPR0M)為代表，非揮發(fā)性存儲(chǔ)器以其掉電不丟失數(shù)據(jù)的特性而成為嵌入式存儲(chǔ)器中不可或缺的重要組成部分，在改善系統(tǒng)性能、提高芯片可靠性、降低成本與功耗等方面都起到了積極的作用。
[0003]圖1是現(xiàn)有技術(shù)中一種存儲(chǔ)陣列的電路結(jié)構(gòu)示意圖。如圖1所示，全局字線(xiàn)(globalword line) 101和全局源線(xiàn)(global source line) 102貫穿整個(gè)存儲(chǔ)陣列(array)。所述存儲(chǔ)陣列包括若干呈陣列排布的存儲(chǔ)單元MO及補(bǔ)償單元103，所述存儲(chǔ)單元MO的數(shù)量與所述補(bǔ)償單元103的數(shù)量可以相同，也可以不同。同一行的存儲(chǔ)單元MO及補(bǔ)償單元103分別連接于同一局部字線(xiàn)104及同一局部源線(xiàn)105，同一列的存儲(chǔ)單元MO或補(bǔ)償單元103連接于同一位線(xiàn)(131_0，131_1，13]^(1_0，13]^(1_1)。全局字線(xiàn)101的高電壓通過(guò)對(duì)應(yīng)的字線(xiàn)選通管引入各局部字線(xiàn)103上，全部源線(xiàn)102的高電壓通過(guò)對(duì)應(yīng)的源線(xiàn)選通管引入各局部源線(xiàn)105上，各位線(xiàn)(131_0，131_1，13]^(1_0，13]^(1_1)通過(guò)相應(yīng)的位線(xiàn)選通管與列譯碼電路連接。通過(guò)控制相應(yīng)字線(xiàn)選通管及位線(xiàn)選通管的斷開(kāi)或閉合，選中存儲(chǔ)陣列中若干存儲(chǔ)單元，實(shí)現(xiàn)對(duì)EEPROM的讀/寫(xiě)/擦除操作。
[0004]在實(shí)際應(yīng)用中，EEPROM的存儲(chǔ)陣列通常包括多行多列的存儲(chǔ)單元。為了簡(jiǎn)化圖示，在圖1所示的EEPROM電路結(jié)構(gòu)中，存儲(chǔ)陣列僅包括一行存儲(chǔ)單元，全局字線(xiàn)101的高電壓通過(guò)字線(xiàn)選通管Ml引入該行存儲(chǔ)單元的局部字線(xiàn)103上，全局源線(xiàn)102的高電壓通過(guò)源線(xiàn)選通管M2引入該行存儲(chǔ)單元的局部源線(xiàn)104上。字線(xiàn)選通管Ml和源線(xiàn)選通管M2的柵極分別通過(guò)使能字線(xiàn)電壓信號(hào)wl_EN和使能源線(xiàn)電壓信號(hào)sl_EN控制。
[0005]目前，每次對(duì)包含上述存儲(chǔ)陣列的存儲(chǔ)器執(zhí)行讀操作時(shí)，均向全部補(bǔ)償單元103所在的位線(xiàn)(blpd_0，blpd_l)施加OV電壓，由所述補(bǔ)償單元103對(duì)各局部源線(xiàn)進(jìn)行放電，以降低所述局部源線(xiàn)的電壓，進(jìn)而可以提高讀取速度。
[0006]然而，在實(shí)際應(yīng)用中，由于存儲(chǔ)器內(nèi)部或周?chē)h(huán)境的影響，常常會(huì)對(duì)存儲(chǔ)器產(chǎn)生干擾，進(jìn)而影響存儲(chǔ)陣列中補(bǔ)償單元的性能，最終導(dǎo)致存儲(chǔ)器的讀取速度降低。

【發(fā)明內(nèi)容】

[0007]本發(fā)明實(shí)施例解決的一個(gè)技術(shù)問(wèn)題之一是如何檢測(cè)存儲(chǔ)器是否存在干擾。
[0008]本發(fā)明實(shí)施例解決的另一個(gè)技術(shù)問(wèn)題是如何消除存儲(chǔ)器存在的干擾，提高存儲(chǔ)器讀取速度。
[0009]為解決上述技術(shù)問(wèn)題，本發(fā)明實(shí)施例提供一種存儲(chǔ)器，所述存儲(chǔ)器包括:
[0010]存儲(chǔ)陣列及與所述存儲(chǔ)陣列耦接的位線(xiàn)選通電路;所述存儲(chǔ)陣列包括若干呈陣列排布的存儲(chǔ)單元及補(bǔ)償單元，同一行的存儲(chǔ)單元及補(bǔ)償單元分別連接于同一局部源線(xiàn)及同一局部字線(xiàn)，同一列的存儲(chǔ)單元或補(bǔ)償單元連接于同一位線(xiàn);其中:所述存儲(chǔ)單元適于存儲(chǔ)數(shù)據(jù);所述補(bǔ)償單元適于在執(zhí)行讀操作時(shí)，對(duì)所述局部源線(xiàn)進(jìn)行放電，以降低所述局部源線(xiàn)的電壓;所述位線(xiàn)選通電路適于在列選擇信號(hào)的控制下，選中所述存儲(chǔ)陣列中的一列存儲(chǔ)單元，以對(duì)所選中的存儲(chǔ)單元執(zhí)行相應(yīng)的操作；
[0011]選擇器，與所述補(bǔ)償單元所在位線(xiàn)一一對(duì)應(yīng)，適于在控制信號(hào)的控制下，將所述位線(xiàn)選通電路的I/O端口與所述補(bǔ)償單元或所述存儲(chǔ)單元所在的位線(xiàn)連通，以控制所述存儲(chǔ)器處于工作狀態(tài)或干擾檢測(cè)狀態(tài)。
[0012]可選地，所述位線(xiàn)選通電路包括:第一浮柵MOS管以及第二浮柵MOS管;所述第一浮柵MOS管適于在第一控制信號(hào)的控制下，將所述位線(xiàn)選通電路的I/O端口與所述存儲(chǔ)單元所在的位線(xiàn)連通;所述第二浮柵MOS管適于在第二控制信號(hào)的控制下，將所述位線(xiàn)選通電路的I/O端口與所述補(bǔ)償單元所在的位線(xiàn)連通。
[0013]可選地，所述選擇器包括:第三浮柵MOS管;所述第三浮柵MOS管的第一端連接所述第二浮柵MOS管的第二端，第二端連接所述第一浮柵MOS管的第一端，第三端連接第三控制信號(hào)輸出端。
[0014]可選地，所述第一、第二及第三浮柵MOS管均為N型浮柵MOS管。
[0015]可選地，與各所述補(bǔ)償單元所在的位線(xiàn)耦接的所述位線(xiàn)選通電路的任意兩I/O端口相鄰或相間隔。
[0016]本發(fā)明實(shí)施例還提供了一種存儲(chǔ)器的干擾檢測(cè)方法，適于對(duì)上述任一種的存儲(chǔ)器進(jìn)行干擾檢測(cè)，所述方法包括:
[0017]向待檢測(cè)補(bǔ)償單元對(duì)應(yīng)的所述選擇器施加所述控制信號(hào)，控制所述存儲(chǔ)器處于干擾檢測(cè)狀態(tài);檢測(cè)所述待檢測(cè)補(bǔ)償單元所在的位線(xiàn)電流，并根據(jù)檢測(cè)結(jié)果判斷所述待檢測(cè)補(bǔ)償單元是否受到干擾。
[0018]可選地，所述根據(jù)檢測(cè)結(jié)果判斷所述待檢測(cè)補(bǔ)償單元是否受到干擾，包括:
[0019]當(dāng)所述待檢測(cè)補(bǔ)償單元所在的位線(xiàn)電流小于預(yù)設(shè)電流值時(shí)，判定所述待檢測(cè)補(bǔ)償單元受到干擾;否則判定所述待檢測(cè)補(bǔ)償單元未受到干擾。
[0020]可選地，當(dāng)所述選擇器為浮柵MOS管時(shí)，所述向待檢測(cè)補(bǔ)償單元對(duì)應(yīng)的所述選擇器施加所述控制信號(hào)，控制所述存儲(chǔ)器處于干擾檢測(cè)狀態(tài)，包括:
[0021]向待檢測(cè)補(bǔ)償單元對(duì)應(yīng)的所述選擇器施加所述控制信號(hào)，控制所述浮柵MOS管閉合，所述存儲(chǔ)器處于干擾檢測(cè)狀態(tài)。
[0022]本發(fā)明實(shí)施例還提供了一種存儲(chǔ)器的干擾消除方法，所述方法包括:
[0023]采用上述任一種的存儲(chǔ)器的干擾檢測(cè)方法進(jìn)行檢測(cè)；當(dāng)檢測(cè)到所述存儲(chǔ)器存在干擾時(shí)，對(duì)所述存儲(chǔ)器執(zhí)行擦除操作。
[0024]本發(fā)明實(shí)施例還提供了一種存儲(chǔ)器的干擾檢測(cè)裝置，適于對(duì)上述任一種的存儲(chǔ)器進(jìn)行干擾檢測(cè)，所述裝置包括:
[0025]控制單元，適于向待檢測(cè)補(bǔ)償單元對(duì)應(yīng)的所述選擇器施加所述控制信號(hào)，控制所述存儲(chǔ)器處于干擾檢測(cè)狀態(tài);檢測(cè)單元，適于檢測(cè)所述待檢測(cè)補(bǔ)償單元所在的位線(xiàn)電流，并根據(jù)檢測(cè)結(jié)果判斷所述待檢測(cè)補(bǔ)償單元是否受到干擾。
[0026]可選地，所述檢測(cè)單元適于當(dāng)所述待檢測(cè)補(bǔ)償單元所在的位線(xiàn)電流小于預(yù)設(shè)電流值時(shí)，判定所述待檢測(cè)補(bǔ)償單元受到干擾;否則判定所述待檢測(cè)補(bǔ)償單元未受到干擾。
[0027]可選地，所述控制單元適于當(dāng)所述選擇器為浮柵MOS管時(shí)，向待檢測(cè)補(bǔ)償單元對(duì)應(yīng)的所述選擇器施加所述控制信號(hào)，控制所述浮柵MOS管閉合，所述存儲(chǔ)器處于干擾檢測(cè)狀
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[0028]本發(fā)明實(shí)施例還提供了一種存儲(chǔ)器的干擾消除裝置，所述裝置包括:
[0029]干擾檢測(cè)單元，適于采用上述任一種的存儲(chǔ)器的干擾檢測(cè)裝置對(duì)所述存儲(chǔ)器進(jìn)行干擾檢測(cè);干擾消除單元，適于在所述干擾檢測(cè)裝置檢測(cè)到所述存儲(chǔ)器存在干擾時(shí)，對(duì)所述存儲(chǔ)器執(zhí)行擦除操作。
[0030]與現(xiàn)有技術(shù)相比，本發(fā)明實(shí)施例的技術(shù)方案具有以下有益效果:
[0031]由于選擇器可以在控制信號(hào)的控制下，將位線(xiàn)選通電路的I/O端口與補(bǔ)償單元或存儲(chǔ)單元所在的位線(xiàn)連通，進(jìn)而可以控制存儲(chǔ)器處于工作狀態(tài)或干擾檢測(cè)狀態(tài)，因此，可以通過(guò)控制所述存儲(chǔ)器處于干擾檢測(cè)狀態(tài)，以此對(duì)所述存儲(chǔ)器進(jìn)行干擾檢測(cè)。
[0032]進(jìn)一步地，由于所述選擇器可以在位線(xiàn)選通電路的I/O端口與所述存儲(chǔ)單元所在的位線(xiàn)連通時(shí)，在所述列選擇信號(hào)的控制下，選中對(duì)應(yīng)的所述存儲(chǔ)單元所在的位線(xiàn)，也就是說(shuō)，所述選擇器不僅可以控制所述存儲(chǔ)器處于工作狀態(tài)或干擾檢測(cè)狀態(tài)，還可以選中相應(yīng)的存儲(chǔ)單元，由此可以簡(jiǎn)化存儲(chǔ)器的結(jié)構(gòu)，使得所述存儲(chǔ)器更易于實(shí)現(xiàn)。
[0033]在檢測(cè)到所述存儲(chǔ)器存在干擾時(shí)，對(duì)所述存儲(chǔ)器執(zhí)行擦除操作，可以消除存儲(chǔ)器存在的干擾，提高存儲(chǔ)器的讀取速度。
【附圖說(shuō)明】
[0034]圖1是現(xiàn)有技術(shù)中一種存儲(chǔ)陣列的結(jié)構(gòu)示意圖；
[0035]圖2是現(xiàn)有技術(shù)中一種存儲(chǔ)器的結(jié)構(gòu)示意圖；
[0036]圖3是現(xiàn)有技術(shù)中一種存儲(chǔ)陣列與位線(xiàn)選通電路的連接示意圖；
[0037]圖4是本發(fā)明實(shí)施例中一種存儲(chǔ)器的結(jié)構(gòu)示意圖；
[0038]圖5是本發(fā)明實(shí)施例中一種存儲(chǔ)器的干擾檢測(cè)方法流程圖；
[0039]圖6是本發(fā)明實(shí)施例中一種存儲(chǔ)器的干擾檢測(cè)裝置結(jié)構(gòu)示意圖。
【具體實(shí)施方式】
[0040]圖2是一種常見(jiàn)存儲(chǔ)器的結(jié)構(gòu)示意圖。參照?qǐng)D2，所述存儲(chǔ)器包括存儲(chǔ)陣列20、行譯碼電路21、列譯碼電路22、位選通電路23和讀寫(xiě)電路24。
[0041]具體地，存儲(chǔ)陣列20包括多個(gè)呈矩陣排布的存儲(chǔ)單元;行譯碼電路21適于產(chǎn)生行選擇信號(hào)，控制存儲(chǔ)陣列20中的一行存儲(chǔ)單元是否選中，即每個(gè)存儲(chǔ)行對(duì)應(yīng)由一個(gè)行譯碼電路控制;列譯碼電路22適于產(chǎn)生列選擇信號(hào)，控制位選通電路23中的選通管，選中相應(yīng)的位線(xiàn)(bl_0，bl_l，blpd_0，blpd_l)，以選中存儲(chǔ)陣列20中的一列存儲(chǔ)單元，每個(gè)存儲(chǔ)列對(duì)應(yīng)由一個(gè)列選擇電路控制;讀寫(xiě)電路24適于對(duì)選中的存儲(chǔ)單元進(jìn)行讀操作或?qū)懖僮?。其中，位選通電路23的I/O端口與各位線(xiàn)可以——對(duì)應(yīng)，也可以一 I/O端口對(duì)應(yīng)多個(gè)位線(xiàn)。
[0042]目前，圖1中示出的存儲(chǔ)陣列應(yīng)用在上述存儲(chǔ)器中時(shí)，如圖3所示，存儲(chǔ)單元MO分別通過(guò)相應(yīng)的第一浮柵MOS管103連接位線(xiàn)選通電路23的不同I/O端口(10_0?10_31)，全部補(bǔ)償單元103所在的位線(xiàn)(blpd_0，blpd_l)分別通過(guò)第二浮柵MOS管M4與位線(xiàn)選通電路23的同一I/O端口耦接，S卩I/O’端口。其中，各第一浮柵MOS管M3分別通過(guò)相應(yīng)的控制信號(hào)BL0_EN?BL31_EN進(jìn)行控制，各第二浮柵MOS管M4均通過(guò)控制信號(hào)BLPD_EN進(jìn)行控制。
[0043]在對(duì)所述存儲(chǔ)器執(zhí)行讀操作時(shí)，通過(guò)相應(yīng)的控制信號(hào)BL0_EN?BL31_EN控制選中其中一個(gè)第一浮柵MOS管M3，通過(guò)I/O’端口向補(bǔ)償單元103所在的全部位線(xiàn)(blpd_0，blpd_I)施加OV電壓，控制信號(hào)BLPD_EN控制各第二浮柵MOS管M4導(dǎo)通，由所述補(bǔ)償單元103對(duì)各局部源線(xiàn)進(jìn)行放電，以降低所述局部源線(xiàn)在讀操作時(shí)的電壓，增大局部字線(xiàn)和局部源線(xiàn)之間壓差，從而在存儲(chǔ)單元電流增大時(shí)，使得地址輸入到數(shù)據(jù)輸出所需要的讀時(shí)間變短，從而可以提高存儲(chǔ)器的讀速度。
[0044]在上述存儲(chǔ)器中，由于存儲(chǔ)器內(nèi)部或周?chē)h(huán)境的影響，常常會(huì)對(duì)存儲(chǔ)器產(chǎn)生干擾，進(jìn)而影響存儲(chǔ)陣列中補(bǔ)償單元103的下拉能力，最終導(dǎo)致存儲(chǔ)器的讀取速度降低。因此，需要對(duì)存儲(chǔ)陣列是否存在干擾進(jìn)行檢測(cè)，避免影響存儲(chǔ)器的讀取速度。然而，由于上述存儲(chǔ)器結(jié)構(gòu)上的限制，無(wú)法對(duì)所述存儲(chǔ)器進(jìn)行干擾檢測(cè)。
[0045]針對(duì)上述問(wèn)題，本發(fā)明實(shí)施例提供了一種存儲(chǔ)器，在所述存儲(chǔ)器中設(shè)置有選擇器，由于所述選擇器可以在控制信號(hào)的控制下，將所述位線(xiàn)選通電路的I/O端口與所述補(bǔ)償單元或所述存儲(chǔ)單元所在的位線(xiàn)連通，進(jìn)而可以控制所述存儲(chǔ)器處于工作狀態(tài)或干擾檢測(cè)狀態(tài)，因此，可以通過(guò)控制所述存儲(chǔ)器處于干擾檢測(cè)狀態(tài)，以此對(duì)所述存儲(chǔ)器進(jìn)行干擾檢測(cè)，避免影響存儲(chǔ)器的讀取速度。
[0046]為使本發(fā)明的上述目的、特征和優(yōu)點(diǎn)能夠更為明顯易懂，下面結(jié)合附圖對(duì)本發(fā)明的具體實(shí)施例做詳細(xì)地說(shuō)明。
[0047]本發(fā)明實(shí)施例提供了一種存儲(chǔ)器，所述存儲(chǔ)器包括:存儲(chǔ)陣列及與所述存儲(chǔ)陣列耦接的位線(xiàn)選通電路。其中，所述存儲(chǔ)陣列適于存儲(chǔ)數(shù)據(jù)，所述位線(xiàn)選通電路適于在列選擇信號(hào)的控制下，選中所述存儲(chǔ)陣列中的一列存儲(chǔ)單元，以對(duì)所選中的存儲(chǔ)單元執(zhí)行相應(yīng)的操作。具體可以參照上述對(duì)圖1所示的存儲(chǔ)器中，所述存儲(chǔ)陣列與位線(xiàn)選通電路之間連接關(guān)系的描述，實(shí)施本發(fā)明實(shí)施例中所述存儲(chǔ)陣列及位線(xiàn)選通電路。
[0048]除所述存儲(chǔ)陣列及所述位線(xiàn)選通電路外，所述存儲(chǔ)器還包括:選擇器。所述選擇器適于在控制信號(hào)的控制下，將所述位線(xiàn)選通電路的I/O端口與存儲(chǔ)陣列的位線(xiàn)選擇性地連通，以控制所述存儲(chǔ)器處于工作狀態(tài)或干擾檢測(cè)狀態(tài)。所述選擇器的設(shè)置與所述存儲(chǔ)陣列的具體結(jié)構(gòu)相關(guān)。通過(guò)在存儲(chǔ)器中設(shè)置所述選擇器，可以在對(duì)所述存儲(chǔ)器進(jìn)行干擾檢測(cè)之前，先通過(guò)所述控制信號(hào)控制所述選擇器，進(jìn)而控制所述存儲(chǔ)器處于干擾檢測(cè)狀態(tài)。非干擾檢測(cè)時(shí)，可以通過(guò)所述控制信號(hào)控制所述選擇器，進(jìn)而控制所述存儲(chǔ)器處于工作狀態(tài)。由此可見(jiàn)，所述選擇器的設(shè)置，可以使得所述存儲(chǔ)器在工作狀態(tài)及干擾檢測(cè)狀態(tài)之間切換，以滿(mǎn)足應(yīng)用的需求。
[0049]需要說(shuō)明的是，在具體實(shí)施中，所述控制信號(hào)可以是模擬信號(hào)，例如是具體的電壓信號(hào)或電流信號(hào)，也可以是數(shù)字信號(hào)，通過(guò)高低電平區(qū)分不同的控制信號(hào)，還可以是控制指令。所述控制信號(hào)的數(shù)量可以為一個(gè)，也可以為多個(gè)。
[0050]需要說(shuō)明的是，在具體實(shí)施中，所述選擇器與所述補(bǔ)償單元所在位線(xiàn)一一對(duì)應(yīng)。也就是說(shuō)，一個(gè)選擇器對(duì)應(yīng)一個(gè)補(bǔ)償單元，由此可以檢測(cè)該補(bǔ)償單元是否受到干擾。由此可見(jiàn)，補(bǔ)償單元的數(shù)量決定了選擇器的數(shù)量，比如，當(dāng)所述存儲(chǔ)器僅包括一個(gè)補(bǔ)償單元時(shí)，所述選擇器的數(shù)量也為I。當(dāng)所述存儲(chǔ)器包括多個(gè)補(bǔ)償單元時(shí)，所述選擇器的數(shù)量也對(duì)應(yīng)的多個(gè)。
[0051 ]下面結(jié)合所述存儲(chǔ)陣列的具體結(jié)構(gòu)，對(duì)所述選擇器的設(shè)置進(jìn)行詳細(xì)介紹:
[0052]在具體實(shí)施中，參照?qǐng)D4，所述存儲(chǔ)陣列包括若干呈陣列排布的存儲(chǔ)單元MO及補(bǔ)償單元M3，同一行的存儲(chǔ)單元MO及補(bǔ)償單元M3分別連接于同一局部源線(xiàn)301及同一局部字線(xiàn)302，同一列的存儲(chǔ)單元MO或補(bǔ)償單元M3連接于同一位線(xiàn)。其中:所述存儲(chǔ)單元MO適于存儲(chǔ)數(shù)據(jù);所述補(bǔ)償單元M3適于在執(zhí)行讀操作時(shí)，對(duì)所述局部源線(xiàn)301進(jìn)行放電，以降低所述局部源線(xiàn)301的電壓。
[0053]需要說(shuō)明的是，在實(shí)際應(yīng)用中，所述存儲(chǔ)陣列通常包括多行多列的存儲(chǔ)單元。為了簡(jiǎn)化圖示，在圖4所示的存儲(chǔ)陣列中僅包括I行32列的存儲(chǔ)單元，全局字線(xiàn)303的高電壓通過(guò)字線(xiàn)選通管Ml引入該行存儲(chǔ)單元的局部字線(xiàn)302上，全局源線(xiàn)304的高電壓通過(guò)源線(xiàn)選通管M2引入該行存儲(chǔ)單元的局部源線(xiàn)301上。字線(xiàn)選通管Ml和源線(xiàn)選通管M2的柵極分別通過(guò)使能字線(xiàn)電壓信號(hào)wl_EN和使能源線(xiàn)電壓信號(hào)sl_EN控制。
[0054]在具體實(shí)施中，所述補(bǔ)償單元M3可以為浮柵MOS管。所述浮柵MOS管的柵極耦接所述字線(xiàn)選通管Ml的輸出端，也就是局部字線(xiàn)302，源極耦接源線(xiàn)選通管M2的漏極，也就是所述局部源線(xiàn)301，漏極接地。
[0055]在具體實(shí)施中，所述存儲(chǔ)單元MO的數(shù)量與所述補(bǔ)償單元M3的數(shù)量可以相同，也可以不同。例如，存儲(chǔ)單元MO的數(shù)量與補(bǔ)償單元M3的數(shù)量相同時(shí)，每個(gè)所述存儲(chǔ)單元MO配置一個(gè)所述補(bǔ)償單元M3;存儲(chǔ)單元MO的數(shù)量與補(bǔ)償單元M3的數(shù)量不同時(shí)，多個(gè)所述存儲(chǔ)單元MO配置一個(gè)所述補(bǔ)償單元M3 ο優(yōu)選地，存儲(chǔ)單元MO的數(shù)量與補(bǔ)償單元M3的數(shù)量相同時(shí)，補(bǔ)償單元M3對(duì)局部源線(xiàn)301的電壓的降壓速度快。
[0056]在本發(fā)明的一實(shí)施例中，所述位線(xiàn)選通電路包括:第一浮柵MOS管M4以及第二浮柵MOS管M5。其中:
[0057]所述第一浮柵MOS管M4適于在第一控制信號(hào)(ctrl 1-0?ctrl 1-31)的控制下，將所述位線(xiàn)選通電路的I/O端口與所述存儲(chǔ)單元所在的位線(xiàn)(10_0?10_31)連通。所述第一浮柵MOS管M4的第一端連接所述存儲(chǔ)單元MO所在的位線(xiàn)，第二端連接所述存儲(chǔ)單元MO所在的位線(xiàn)對(duì)應(yīng)的所述位線(xiàn)選通電路的I/O端口，第三端與第一控制信號(hào)輸出端連接。
[0058]所述第二浮柵MOS管M5適于在第二控制信號(hào)ctrl2的控制下，將所述位線(xiàn)選通電路的I/o’端口與所述補(bǔ)償單元M3所在的位線(xiàn)blpd_0?blpd_31連通。所述第二浮柵MOS管M5的第一端連接所述補(bǔ)償單元M3所在的位線(xiàn)，第二端連接所述補(bǔ)償單元M3所在的位線(xiàn)對(duì)應(yīng)的所述位線(xiàn)選通電路的I/O端口，第三端連接第二控制信號(hào)Ctrl2的輸出端。
[0059]所述選擇器可以包括:第三浮柵MOS管M6。所述第三浮柵MOS管M6的第一端連接所述第一浮柵MOS管M4的第二端，第二端連接所述第二浮柵MOS管M5的第一端，第三端連接第三控制信號(hào)(ctrl3-0?ctrl3-31)的輸出端。
[0060]進(jìn)一步地，所述第一浮柵MOS管M4，第二浮柵MOS管M5以及第三浮柵MOS管M6均可以為N型浮柵MOS管。此時(shí)，所述第一浮柵MOS管M4的源極連接所述存儲(chǔ)單元MO所在的位線(xiàn)，即位線(xiàn)bl_0?bl_31中的任一位線(xiàn)，漏極連接所述存儲(chǔ)單元MO所在的位線(xiàn)對(duì)應(yīng)的所述位線(xiàn)選通電路的I/O端口，柵極與第一控制信號(hào)輸出端連接。所述第二浮柵MOS管M5的源極連接所述補(bǔ)償單元M3所在的位線(xiàn)，S卩blpd_0?blpd_31中的任一位線(xiàn)，漏極連接所述補(bǔ)償單元M3所在的位線(xiàn)對(duì)應(yīng)的所述位線(xiàn)選通電路的I/O端口，S卩I/O’端口，柵極連接第二控制信號(hào)Ctrl2的輸出端。所述第三浮柵MOS管M6的源極連接所述第一浮柵MOS管M4的漏極，漏極連接所述第二浮柵MOS管M5的源極，柵極連接第三控制信號(hào)(ctrl3-0?ctrl3-31)的輸出端。
[0061]需要說(shuō)明的是，在本發(fā)明的實(shí)施例中，所述第一控制信號(hào)包括多個(gè)信號(hào)(ctrll-0?ctrl 1-31)，每個(gè)第一浮柵MOS管M4對(duì)應(yīng)一第一控制信號(hào)。所述第二控制信號(hào)ctrl2僅包括一個(gè)信號(hào)，各第二浮柵MOS管M5均采用同一第二控制信號(hào)ctrl2進(jìn)行控制。所述第三控制信號(hào)包括多個(gè)控制信號(hào)(ctrl3-0?ctrl3-31)，每個(gè)ctrl第三浮柵MOS管M6對(duì)應(yīng)一第三控制信號(hào)。
[0062]需要說(shuō)明的是，在具體實(shí)施中，所述選擇器還可以為其它結(jié)構(gòu)選擇電路，具體不受限制，只要所述選擇器可以根據(jù)控制信號(hào)控制所述存儲(chǔ)器的狀態(tài)即可。
[0063]下面以所述補(bǔ)償單元M3及選擇器均為N型浮柵MOS管為例，結(jié)合圖4，對(duì)所述選擇器的設(shè)置進(jìn)行詳細(xì)介紹:
[0064]參照?qǐng)D4，當(dāng)位線(xiàn)bl_i上的存儲(chǔ)單元MO與位線(xiàn)blpd_i上的N型浮柵MOS管M3相對(duì)應(yīng)時(shí)，第一浮柵MOS管M4的源極與位線(xiàn)bl_i連接，漏極與所述位線(xiàn)選通電路中與位線(xiàn)bl_i耦接的I/O端口連接，柵極與第一控制信號(hào)Ctrll-1的輸出端連接。第二浮柵MOS管M5的源極與位線(xiàn)blpd_i連接，漏極與所述位線(xiàn)選通電路中與位線(xiàn)blpd_i親接的I/O’端口連接，柵極與第二控制信號(hào)Ctrl-2的輸出端連接。第三浮柵MOS管M6的源極與第一浮柵MOS管M4的漏極連接，漏極與所述第二浮柵MOS管M5的源極連接，柵極與第三控制信號(hào)Ctrl3-1的輸出端連接。其中，31彡i彡0，且i為整數(shù)。
[0065]當(dāng)?shù)谝豢刂菩盘?hào)Ctrll-1及第二控制信號(hào)Ctrl2的電壓均小于N型浮柵MOS管的閾值電壓、且第三控制信號(hào)Ctrl3-1的電壓大于N型浮柵MOS管的閾值電壓時(shí)，所述第一浮柵MOS管M4及第二浮柵MOS管M5斷開(kāi)，第三浮柵MOS管M6閉合，所述位線(xiàn)選通電路中與位線(xiàn)bl_i耦接的I/O端口的電流流入位線(xiàn)blpd_i中，即位線(xiàn)blpd_i中產(chǎn)生電流，由此可以通過(guò)檢測(cè)第二浮柵MOS管M5所在位線(xiàn)的電流是否小于預(yù)設(shè)值，來(lái)確定對(duì)應(yīng)的第二浮柵MOS管M5是否受到干擾。比如，當(dāng)檢測(cè)到其中一位線(xiàn)的電流小于ΙΟμΑ時(shí)，判定位于該位線(xiàn)上的N型第二浮柵MOS管Μ5受到干擾。
[0066]當(dāng)?shù)谝豢刂菩盘?hào)Ctrl-1的電壓及第二控制信號(hào)Ctrl2的電壓均大于N型浮柵MOS管的閾值電壓、且第三控制信號(hào)Ctrl-3的電壓小于N型浮柵MOS管的閾值電壓時(shí)，所述第一浮柵MOS管M4及第二浮柵MOS管M5閉合，第三浮柵MOS管M6斷開(kāi)，所述位線(xiàn)選通電路中與位線(xiàn)bI」親接的I/O端口的電流經(jīng)位線(xiàn)bI」以流入被選中的存儲(chǔ)單元所在的位線(xiàn)，與位線(xiàn)blpd_i親接的I/O端口的電流經(jīng)位線(xiàn)blpd_ii^入各補(bǔ)償單元，以降低所述局部源線(xiàn)在讀操作時(shí)的電壓，增大局部字線(xiàn)和局部源線(xiàn)之間壓差，提高存儲(chǔ)器的讀速度。
[0067]需要說(shuō)明的是，在具體實(shí)施中，當(dāng)位線(xiàn)bl_i上的存儲(chǔ)單元MO與位線(xiàn)blpd_i上的N型浮柵MOS管M3相對(duì)應(yīng)時(shí)，所述N型浮柵MOS管M4的源極可以與位線(xiàn)blpd_i連接，漏極可以與位線(xiàn)bl_( i ± k)連接，柵極與控制信號(hào)Ctr I的輸出端連接，其中，k為正整數(shù)。也就是說(shuō)，與同一選擇器耦接的兩位線(xiàn)，并不限制于具有對(duì)應(yīng)關(guān)系的存儲(chǔ)單元MO及補(bǔ)償單元M3所在的位線(xiàn)。
[0068]需要說(shuō)明的是，在所述存儲(chǔ)器中，當(dāng)補(bǔ)償單元M3所在位線(xiàn)的數(shù)量小于存儲(chǔ)單元MO所在位線(xiàn)的數(shù)量時(shí)，與各所述補(bǔ)償單元M3所在的位線(xiàn)耦接的所述位線(xiàn)選通電路的任意兩I/O端口之間可以相鄰，也可以間隔一定的I/O端口。具體不受限制。
[0069]為了使本領(lǐng)域技術(shù)人員更好地理解和實(shí)現(xiàn)本發(fā)明的實(shí)施例，以下對(duì)適用存儲(chǔ)器的干擾檢測(cè)、消除方法和裝置進(jìn)行詳細(xì)描述。
[0070]參照?qǐng)D5，本發(fā)明實(shí)施例提供了一種存儲(chǔ)器的干擾檢測(cè)方法，所述方法適于對(duì)上述的存儲(chǔ)器進(jìn)行干擾檢測(cè)，所述方法可以包括如下步驟:
[0071 ]步驟51，向待檢測(cè)補(bǔ)償單元對(duì)應(yīng)的所述選擇器施加所述控制信號(hào)，控制所述存儲(chǔ)器處于干擾檢測(cè)狀態(tài)。
[0072]在具體實(shí)施中，所述控制信號(hào)可以是模擬信號(hào)，例如是具體的電壓信號(hào)或電流信號(hào)，也可以是數(shù)字信號(hào)，通過(guò)高低電平區(qū)分不同的控制信號(hào)，還可以是控制指令。所述控制信號(hào)的數(shù)量可以為一個(gè)，也可以為多個(gè)。
[0073]當(dāng)所述選擇器為浮柵MOS管時(shí)，可以通過(guò)向待檢測(cè)補(bǔ)償單元對(duì)應(yīng)的所述選擇器施加所述控制信號(hào)，來(lái)控制所述浮柵MOS管閉合，使得所述存儲(chǔ)器處于干擾檢測(cè)狀態(tài)。
[0074]步驟52，檢測(cè)所述待檢測(cè)補(bǔ)償單元所在的位線(xiàn)電流，并根據(jù)檢測(cè)結(jié)果判斷所述待檢測(cè)補(bǔ)償單元是否受到干擾。
[0075]在具體實(shí)施中，可以通過(guò)檢測(cè)待檢測(cè)補(bǔ)償單元所在位線(xiàn)的電流是否小于預(yù)設(shè)值，來(lái)確定對(duì)應(yīng)的待檢測(cè)補(bǔ)償單元是否受到干擾。當(dāng)所述待檢測(cè)補(bǔ)償單元所在的位線(xiàn)電流小于預(yù)設(shè)電流值時(shí)，判定所述待檢測(cè)補(bǔ)償單元受到干擾;否則判定所述待檢測(cè)補(bǔ)償單元未受到干擾。其中，所述預(yù)設(shè)值可以根據(jù)實(shí)際情況進(jìn)行設(shè)定。比如，當(dāng)檢測(cè)到其中一位線(xiàn)的電流小于ΙΟμΑ時(shí)，判定位于該位線(xiàn)上的待檢測(cè)補(bǔ)償單元受到干擾。
[0076]在本發(fā)明的實(shí)施例還提供了一種存儲(chǔ)器的干擾消除方法(未示出)，所述方法可以在采用上述存儲(chǔ)器的干擾檢測(cè)方法檢測(cè)到所述存儲(chǔ)器存在干擾時(shí)，對(duì)所述存儲(chǔ)器執(zhí)行擦除操作。在執(zhí)行擦除操作后，再重新對(duì)應(yīng)所述存儲(chǔ)器執(zhí)行相應(yīng)的操作。
[0077]參照?qǐng)D6，本發(fā)明還提供了一種存儲(chǔ)器的干擾檢測(cè)裝置，所述干擾檢測(cè)裝置適于對(duì)上述存儲(chǔ)器進(jìn)行干擾檢測(cè)。所述干擾檢測(cè)裝置包括:控制單元61以及檢測(cè)單元62。其中:
[0078]所述控制單元61，適于向待檢測(cè)補(bǔ)償單元對(duì)應(yīng)的所述選擇器施加所述控制信號(hào)，控制所述存儲(chǔ)器處于干擾檢測(cè)狀態(tài)；
[0079]所述檢測(cè)單元62，適于檢測(cè)所述待檢測(cè)補(bǔ)償單元所在的位線(xiàn)電流，并根據(jù)檢測(cè)結(jié)果判斷所述待檢測(cè)補(bǔ)償單元是否受到干擾。
[0080]在具體實(shí)施中，所述檢測(cè)單元62適于當(dāng)所述待檢測(cè)補(bǔ)償單元所在的位線(xiàn)電流小于預(yù)設(shè)電流值時(shí)，判定所述待檢測(cè)補(bǔ)償單元受到干擾;否則判定所述待檢測(cè)補(bǔ)償單元未受到干擾。
[0081]在具體實(shí)施中，所述控制單元61適于當(dāng)所述選擇器為浮柵MOS管時(shí)，向待檢測(cè)補(bǔ)償單元對(duì)應(yīng)的所述選擇器施加所述控制信號(hào)，控制所述浮柵MOS管閉合，所述存儲(chǔ)器處于干擾檢測(cè)狀態(tài)。
[0082]本發(fā)明的實(shí)施例還提供了一種存儲(chǔ)器的干擾消除裝置(未示出)，所述裝置可以包括干擾檢測(cè)單元及干擾消除單元。其中，所述干擾檢測(cè)單元適于采用上述的存儲(chǔ)器的干擾檢測(cè)裝置進(jìn)行干擾檢測(cè)。所述干擾消除單元，適于在所述干擾檢測(cè)裝置檢測(cè)到所述存儲(chǔ)器存在干擾時(shí)，對(duì)所述存儲(chǔ)器執(zhí)行擦除操作。
[0083]通過(guò)在檢測(cè)到所述存儲(chǔ)器存在干擾時(shí)，對(duì)所述存儲(chǔ)器執(zhí)行擦除操作，可以消除存儲(chǔ)器存在的干擾，提高存儲(chǔ)器的讀取速度。
[0084]本領(lǐng)域普通技術(shù)人員可以理解上述實(shí)施例的各種方法中的全部或部分步驟是可以通過(guò)程序來(lái)指令相關(guān)的硬件來(lái)完成，該程序可以存儲(chǔ)于一計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)中，存儲(chǔ)介質(zhì)可以包括:R0M、RAM、磁盤(pán)或光盤(pán)等。
[0085]雖然本發(fā)明披露如上，但本發(fā)明并非限定于此。任何本領(lǐng)域技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，均可作各種更動(dòng)與修改，因此本發(fā)明的保護(hù)范圍應(yīng)當(dāng)以權(quán)利要求所限定的范圍為準(zhǔn)。
【主權(quán)項(xiàng)】
1.一種存儲(chǔ)器，其特征在于，包括: 存儲(chǔ)陣列及與所述存儲(chǔ)陣列耦接的位線(xiàn)選通電路;所述存儲(chǔ)陣列包括若干呈陣列排布的存儲(chǔ)單元及補(bǔ)償單元，同一行的存儲(chǔ)單元及補(bǔ)償單元分別連接于同一局部源線(xiàn)及同一局部字線(xiàn)，同一列的存儲(chǔ)單元或補(bǔ)償單元連接于同一位線(xiàn)；其中:所述存儲(chǔ)單元適于存儲(chǔ)數(shù)據(jù);所述補(bǔ)償單元適于在執(zhí)行讀操作時(shí)，對(duì)所述局部源線(xiàn)進(jìn)行放電，以降低所述局部源線(xiàn)的電壓;所述位線(xiàn)選通電路適于在列選擇信號(hào)的控制下，選中所述存儲(chǔ)陣列中的一列存儲(chǔ)單元，以對(duì)所選中的存儲(chǔ)單元執(zhí)行相應(yīng)的操作； 選擇器，與所述補(bǔ)償單元所在位線(xiàn)一一對(duì)應(yīng)，適于在控制信號(hào)的控制下，將所述位線(xiàn)選通電路的I/o端口與所述補(bǔ)償單元或所述存儲(chǔ)單元所在的位線(xiàn)連通，以控制所述存儲(chǔ)器處于工作狀態(tài)或干擾檢測(cè)狀態(tài)。2.如權(quán)利要求1所述的存儲(chǔ)器，其特征在于，所述位線(xiàn)選通電路包括:第一浮柵MOS管以及第二浮柵MOS管;所述第一浮柵MOS管適于在第一控制信號(hào)的控制下，將所述位線(xiàn)選通電路的I/O端口與所述存儲(chǔ)單元所在的位線(xiàn)連通;所述第二浮柵MOS管適于在第二控制信號(hào)的控制下，將所述位線(xiàn)選通電路的I/O端口與所述補(bǔ)償單元所在的位線(xiàn)連通。3.如權(quán)利要求2所述的存儲(chǔ)器，其特征在于，所述選擇器包括:第三浮柵MOS管;所述第三浮柵MOS管的第一端連接所述第二浮柵MOS管的第二端，第二端連接所述第一浮柵MOS管的第一端，第三端連接第三控制信號(hào)輸出端。4.如權(quán)利要求3所述的存儲(chǔ)器，其特征在于，所述第一、第二及第三浮柵MOS管均為N型浮柵MOS管。5.如權(quán)利要求1-4任一項(xiàng)所述的存儲(chǔ)器，其特征在于，與各所述補(bǔ)償單元所在的位線(xiàn)耦接的所述位線(xiàn)選通電路的任意兩I/O端口相鄰或相間隔。6.—種存儲(chǔ)器的干擾檢測(cè)方法，適于對(duì)權(quán)利要求1-5任一項(xiàng)所述的存儲(chǔ)器進(jìn)行干擾檢測(cè)，其特征在于，包括: 向待檢測(cè)補(bǔ)償單元對(duì)應(yīng)的所述選擇器施加所述控制信號(hào)，控制所述存儲(chǔ)器處于干擾檢測(cè)狀態(tài)； 檢測(cè)所述待檢測(cè)補(bǔ)償單元所在的位線(xiàn)電流，并根據(jù)檢測(cè)結(jié)果判斷所述待檢測(cè)補(bǔ)償單元是否受到干擾。7.如權(quán)利要求6所述存儲(chǔ)器的干擾檢測(cè)方法，其特征在于，所述根據(jù)檢測(cè)結(jié)果判斷所述待檢測(cè)補(bǔ)償單元是否受到干擾，包括: 當(dāng)所述待檢測(cè)補(bǔ)償單元所在的位線(xiàn)電流小于預(yù)設(shè)電流值時(shí)，判定所述待檢測(cè)補(bǔ)償單元受到干擾;否則判定所述待檢測(cè)補(bǔ)償單元未受到干擾。8.如權(quán)利要求6所述的存儲(chǔ)器的干擾檢測(cè)方法，其特征在于，當(dāng)所述選擇器為浮柵MOS管時(shí)，所述向待檢測(cè)補(bǔ)償單元對(duì)應(yīng)的所述選擇器施加所述控制信號(hào)，控制所述存儲(chǔ)器處于干擾檢測(cè)狀態(tài)，包括: 向待檢測(cè)補(bǔ)償單元對(duì)應(yīng)的所述選擇器施加所述控制信號(hào)，控制所述浮柵MOS管閉合，所述存儲(chǔ)器處于干擾檢測(cè)狀態(tài)。9.一種存儲(chǔ)器的干擾消除方法，其特征在于，包括: 采用權(quán)利要求6-8任一項(xiàng)所述的存儲(chǔ)器的干擾檢測(cè)方法對(duì)所述存儲(chǔ)器進(jìn)行檢測(cè)； 當(dāng)檢測(cè)到所述存儲(chǔ)器存在干擾時(shí)，對(duì)所述存儲(chǔ)器執(zhí)行擦除操作。10.—種存儲(chǔ)器的干擾檢測(cè)裝置，適于對(duì)權(quán)利要求1-5任一項(xiàng)所述的存儲(chǔ)器進(jìn)行干擾檢測(cè)，其特征在于，包括: 控制單元，適于向待檢測(cè)補(bǔ)償單元對(duì)應(yīng)的所述選擇器施加所述控制信號(hào)，控制所述存儲(chǔ)器處于干擾檢測(cè)狀態(tài)； 檢測(cè)單元，適于檢測(cè)所述待檢測(cè)補(bǔ)償單元所在的位線(xiàn)電流，并根據(jù)檢測(cè)結(jié)果判斷所述待檢測(cè)補(bǔ)償單元是否受到干擾。11.如權(quán)利要求10所述的存儲(chǔ)器的干擾檢測(cè)裝置，其特征在于，所述檢測(cè)單元適于當(dāng)所述待檢測(cè)補(bǔ)償單元所在的位線(xiàn)電流小于預(yù)設(shè)電流值時(shí)，判定所述待檢測(cè)補(bǔ)償單元受到干擾;否則判定所述待檢測(cè)補(bǔ)償單元未受到干擾。12.如權(quán)利要求10所述的存儲(chǔ)器的干擾檢測(cè)裝置，其特征在于，所述控制單元適于當(dāng)所述選擇器為浮柵MOS管時(shí)，向待檢測(cè)補(bǔ)償單元對(duì)應(yīng)的所述選擇器施加所述控制信號(hào)，控制所述浮柵MOS管閉合，所述存儲(chǔ)器處于干擾檢測(cè)狀態(tài)。13.一種存儲(chǔ)器的干擾消除裝置，其特征在于，包括: 干擾檢測(cè)單元，適于采用權(quán)利要求10-12任一項(xiàng)所述的存儲(chǔ)器的干擾檢測(cè)裝置進(jìn)行干擾檢測(cè)； 干擾消除單元，適于在所述干擾檢測(cè)裝置檢測(cè)到所述存儲(chǔ)器存在干擾時(shí)，對(duì)所述存儲(chǔ)器執(zhí)行擦除操作。
【文檔編號(hào)】G11C16/08GK105895153SQ201610177344
【公開(kāi)日】2016年8月24日
【申請(qǐng)日】2016年3月25日
【發(fā)明人】張勇, 肖軍
【申請(qǐng)人】上海華虹宏力半導(dǎo)體制造有限公司