Serdes接收器過(guò)采樣速率的制作方法
【技術(shù)領(lǐng)域】
[0001 ]以下描述涉及集成電路器件(“1C”)。更具體的，以下描述涉及用于IC的串行一解串器(“SERDES”)的過(guò)采樣速率。
【背景技術(shù)】
[0002]存在著一些應(yīng)用，在這些應(yīng)用中串行一解串器接收器被鎖定到基準(zhǔn)模式(reference mode)來(lái)處理過(guò)采樣的數(shù)據(jù)。然而，隨著對(duì)線路速率和過(guò)采樣速率要求的提高，以這種較高速率來(lái)過(guò)采樣數(shù)據(jù)的成本和復(fù)雜度也隨之增加。這意味著，為提高過(guò)采樣線路速率，電路資源和/或復(fù)雜度方面的成本大幅增加。因此，提高過(guò)采樣線路速率、而不顯著增加額外的資源和/或使用復(fù)雜電路，是所希望的并且有用的。

【發(fā)明內(nèi)容】

[0003]—種設(shè)備大體涉及串行一解串器。在該設(shè)備中，第一串行一解串器具有第一數(shù)據(jù)路徑和數(shù)據(jù)眼路徑。該第一數(shù)據(jù)路徑耦接到第一串行一解串器的第一數(shù)據(jù)輸出接口。第二串行一解串器具有第二數(shù)據(jù)路徑。該第二數(shù)據(jù)路徑耦接到第二串行一解串器的第二數(shù)據(jù)輸出接口。第一串行一解串器的數(shù)據(jù)眼路徑耦接到第二串行一解串器的第二數(shù)據(jù)路徑。
[0004]—種方法大體涉及串行一解串器。第一串行信息被第一串行一解串器以線路速率接收。在該第一串行一解串器的第一數(shù)據(jù)路徑和數(shù)據(jù)眼路徑的每一個(gè)上對(duì)第一串行信息進(jìn)行過(guò)采樣，以分別提供第一并行信息和第二并行信息。第一數(shù)據(jù)路徑耦接到第一串行一解串器的第一數(shù)據(jù)輸出接口。經(jīng)由第一數(shù)據(jù)輸出接口輸出第一并行信息。將第二并行信息由第一串行一解串器的數(shù)據(jù)眼路徑提供至第二串行一解串器的第二數(shù)據(jù)路徑。第二數(shù)據(jù)路徑耦接至第二串行一解串器的第二數(shù)據(jù)輸出接口。經(jīng)由第二數(shù)據(jù)輸出接口輸出第二并行信息。
【附圖說(shuō)明】
[0005]附圖示出了示例性的設(shè)備和/或方法。然而，附圖不應(yīng)當(dāng)用于限制權(quán)利要求的范圍，而僅用于解釋和理解。
[0006]圖1是示出一個(gè)示例性的列式現(xiàn)場(chǎng)可編程邏輯門(mén)陣列(“FPGA”)架構(gòu)的簡(jiǎn)要框圖；
[0007]圖2是示出一個(gè)示例性串行一解串器(“SERDES”)系統(tǒng)的框圖；
[0008]圖3是示出一個(gè)示例性偏移校正器(deskewer)的框圖；
[0009]圖4是示出示例性信號(hào)的信號(hào)圖；
[0010]圖5是示出一個(gè)示例性的過(guò)采樣過(guò)程的流程圖。
【具體實(shí)施方式】
[0011]以下描述中，列舉了多個(gè)具體細(xì)節(jié)，從而提供對(duì)具體實(shí)施例的詳盡描述。然而本領(lǐng)域技術(shù)人員應(yīng)當(dāng)理解，可以在沒(méi)有以下給定的所有具體細(xì)節(jié)的情況下實(shí)施一個(gè)或多個(gè)其他實(shí)施例和/或?qū)嵤├淖兓Ｔ谝恍┣樾蜗?，未詳?xì)描述眾所周知的特征，以免影響對(duì)文本實(shí)施例的描述。為了便于說(shuō)明，在不同圖示中使用相同的編號(hào)來(lái)指代相同的項(xiàng);然而，這些項(xiàng)在替代實(shí)施例中可能不同。
[0012]在描述被示意性地表示在若干附圖中的實(shí)施例之前，先進(jìn)行大體介紹以加深理解。
[0013]串行一解串器(“SERDES”)用于通信，例如用于高速串行鏈路。用于提供SERDES的收發(fā)器可以具有數(shù)據(jù)眼(data eye)路徑。在加利福尼亞圣何塞的Xilinx，Inc.( “Xilinx” )于2012年11月30號(hào)發(fā)表的白皮書(shū)(WP428，版本1.0)中，Harry Fu和Romi Mayder所著的“用于低成本、高容量FPGA收發(fā)器的基于IBIS—AMI模擬的串行鏈路信號(hào)完整性分析和片上眼掃描，，(“Serial Link Signal Integrity Analysis with IBIS-AMI Simulat1n and On-Chip Eye Scan for Low-Cost,High-Volum FPGA Transceivers”)一文中可以找到這種數(shù)據(jù)眼路徑的描述。此外，可以使用由FPGA的可編程資源構(gòu)成的微處理器進(jìn)行的眼掃描，例如Xilinx在2012年 10月18號(hào)發(fā)表的Xilinx Applicat1n Note(XAPP743版本I.0)中，MikeJenkins和David Hahashin所著的“利用MicroBlaze處理器MCS的眼掃描”(“Eye Scan withMicroBlaze Processor MCS”)一文中所描述的。與這樣一個(gè)收發(fā)器一起構(gòu)成的SERDES的這樣的數(shù)據(jù)眼或眼掃描路徑?jīng)]有延用到FPGA可編程構(gòu)造中，F(xiàn)PGA可編程構(gòu)造有時(shí)被稱為FPGA可編程資源或者FPGA邏輯。
[0014]然而，如下文更具體描述的，通過(guò)將一個(gè)收發(fā)器的數(shù)據(jù)眼路徑，或者更具體地說(shuō)是其中的一個(gè)接收器部分，耦接至另一個(gè)收發(fā)器的另一個(gè)接收器部分的輸出路徑，一個(gè)SERDES的這種數(shù)據(jù)眼路徑可以經(jīng)由另一個(gè)SERDES的接口而有效耦接到這種FPGA構(gòu)造。這可以被用于增加有效過(guò)采樣速率，其使用一個(gè)實(shí)際時(shí)鐘頻率來(lái)進(jìn)行過(guò)采樣，該過(guò)采樣僅為有效過(guò)采樣速率的分?jǐn)?shù)(fract1n)。
[0015]基于以上大體的認(rèn)識(shí)，以下總體地描述用于SERDES系統(tǒng)的各種配置。
[0016]由于一個(gè)或多個(gè)上述實(shí)施例在本文中的描述使用了一個(gè)具體類(lèi)型的1C，因此以下提供了該IC的詳細(xì)描述。然而應(yīng)當(dāng)理解，其他類(lèi)型的IC也可以從本文描述的一個(gè)或多個(gè)技術(shù)中獲益。
[0017]可編程邏輯器件(“PLD”)是一種常見(jiàn)的集成電路，其可編程以用于執(zhí)行指定的邏輯功能。一種PLD，現(xiàn)場(chǎng)可編程邏輯門(mén)陣列(“FPGA”)，通常包含可編程單元塊(tile)陣列。這些可編程單元塊可包含例如輸入/輸出模塊(“Ι0Β”)、可配置邏輯模塊(“CLB”)、專(zhuān)用隨機(jī)存取存儲(chǔ)器模塊(“BRAM”)、乘法器、數(shù)字信號(hào)處理模塊(“DSP”)、處理器、時(shí)鐘管理器、延遲鎖定環(huán)(“DLL”)等等。本文中使用的“包含”和“包括”是指包括但不限于。
[0018]每個(gè)可編程單元塊通常既包含可編程互連也包含可編程邏輯?？删幊袒ミB通常包含許多個(gè)不同長(zhǎng)度的互連線，其通過(guò)可編程互連點(diǎn)(“PIP”)相互連接?？删幊踢壿嬍褂每删幊淘?lái)實(shí)現(xiàn)用戶設(shè)計(jì)的邏輯，可編程元件可包含例如函數(shù)發(fā)生器、寄存器、算術(shù)邏輯等。
[0019]通常通過(guò)將配置數(shù)據(jù)流加載到內(nèi)部配置存儲(chǔ)器單元中來(lái)編程可編程互連件及可編程邏輯，所述內(nèi)部配置存儲(chǔ)器單元界定如何配置可編程元件。可從存儲(chǔ)器(例如從外部PR0M)讀取配置數(shù)據(jù)，或者通過(guò)外部器件將配置數(shù)據(jù)寫(xiě)入FPGA中。于是，各個(gè)存儲(chǔ)器單元的總和狀態(tài)決定FPGA的功能。
[0020]另一種類(lèi)型的PLD是復(fù)雜可編程邏輯器件，或CPLDXPLD包含兩個(gè)或兩個(gè)以上“功能塊”，其通過(guò)互連開(kāi)關(guān)矩陣連接在一起并連接到輸入/輸出(“I/O”)資源。CPLD的每一功能塊包含類(lèi)似于可編程邏輯陣列(“PLA”)及可編程陣列邏輯(“PAL”)器件中使用的兩級(jí)與/或(AND/OR)結(jié)構(gòu)。在CPLD中，通常將配置數(shù)據(jù)片上地(on-chip)存儲(chǔ)在非易失性存儲(chǔ)器中。在一些CPLD中，配置數(shù)據(jù)被片上地存儲(chǔ)在非易失性存儲(chǔ)器中，然后其被作為初始配置(編程)序列的一部分下載到易失性存儲(chǔ)器。
[0021 ]對(duì)于所有這些可編程邏輯器件(“PLD”)，通過(guò)出于該目的而被提供給器件的多位數(shù)據(jù)比特來(lái)控制該器件的功能?？蓪⑦@些數(shù)據(jù)比特存儲(chǔ)于易失性存儲(chǔ)器(例如，靜態(tài)存儲(chǔ)器單元，如在FPGA及一些CPLD)中、非易失性存儲(chǔ)器(例如，快閃存儲(chǔ)器，如在一些CPLD中)中，或者任何其它類(lèi)型的存儲(chǔ)器單元中。
[0022]通過(guò)應(yīng)用處理層，例如金屬層，來(lái)編程其它PLD，該處理層以可編程的方式使器件上的多個(gè)元件互連。這些PLD被稱為掩模可編程器件。還可用其它方式來(lái)實(shí)現(xiàn)PLD，例如使用熔絲或反熔絲技術(shù)。術(shù)語(yǔ)“PLD”及“可編程邏輯器件”包含但不限于這些示范性器件，也涵蓋僅部分可編程的器件。例如，一種類(lèi)型的PLD包含硬編碼(hard-coded)晶體管邏輯與可編程開(kāi)關(guān)結(jié)構(gòu)的組合，該可編程開(kāi)關(guān)結(jié)構(gòu)以可編程的方式使硬編碼晶體管邏輯互連。
[0023]如以上指出的，高級(jí)FPGA可以包含成陣列的若干不同類(lèi)型的可編程邏輯模塊。例如，圖1示出的FPGA架構(gòu)100包含多個(gè)不同的可編程單元塊，這些不同的可編程單元塊包括千兆位收發(fā)器(“MGT” ) 101、可配置邏輯模塊(“CLB” ) 102、隨機(jī)存取存儲(chǔ)器模塊(“BRAM” )103、輸入/輸出模塊(“Ι0Β”)104、配置及時(shí)鐘邏輯(“CONFIG/CLOCK”)105、數(shù)字信號(hào)處理模塊(“DSP”)106、專(zhuān)用輸入/輸出模塊(“1/0”)107(例如，配置端口及時(shí)鐘端口)，以及其它可編程邏輯108，例如數(shù)字時(shí)鐘管理器、模/數(shù)轉(zhuǎn)換器、系統(tǒng)監(jiān)視邏輯等。一些FPGA還包含專(zhuān)用處理器模塊彳卞肋^(guò)丨^)。
[0024]在一些FPGA中，每個(gè)可編程單元塊包含可編程互連元件(“INT”)111，其具有連向及來(lái)自每個(gè)鄰近單元塊中的對(duì)應(yīng)互連元件的標(biāo)準(zhǔn)化連接。因此，這些可編程互連元件共同實(shí)現(xiàn)所示出的FPGA的可編程互連結(jié)構(gòu)?？删幊袒ミB元件111還包含連向及來(lái)自同一單元塊內(nèi)的可編程邏輯元件的連接，如圖1上部所包含的示例所示。
[0025]例如，CLB 102可包含可配置邏輯元件(“CLE”)112，其中CLE 112和可編程互連元件(“INT”)111可被編程以實(shí)現(xiàn)用戶邏輯。除了一個(gè)或一個(gè)以上可編程互連元件之外，BRAM103還可包含BRAM邏輯元件(“BRL”)113。通常，一個(gè)單元塊中包含的互連元件的數(shù)量取決于單元塊的高度。在圖示的實(shí)施例中，BRAM單元塊的高度與五個(gè)CLB的高度相同，但也可使用其它數(shù)目(例如四個(gè))。除了適當(dāng)數(shù)量的可編程互連元件之外，DSP單元塊106還可包含DSP邏輯元件(“DSPL”)114。除了包含一個(gè)可編程互連元件111外，1B 104還可包含例如兩個(gè)輸入/輸出邏輯元件(“10L”)115。本領(lǐng)域技術(shù)人員將容易了解，連接到例如1/0邏輯元件115的實(shí)際1/0墊通常并不局限于輸入/輸出邏輯元件115的區(qū)域。
[0026]在圖示實(shí)施例中，鄰近裸片的水平區(qū)域(示出于圖1)用于配置、時(shí)鐘和其他邏輯控制。延伸自該水平區(qū)域的多個(gè)縱列109或者一個(gè)縱列用于在整個(gè)FPGA寬度上分配時(shí)鐘和配置信