專利名稱：存儲器陣列的字節(jié)寫入能力的制作方法
技術(shù)領(lǐng)域：
本發(fā)明總的來說涉及計(jì)算機(jī)系統(tǒng)，更具體來說涉及有選擇地寫入一個或多個字節(jié)信息到存儲器陣列的一個存儲字內(nèi)的方法和設(shè)備。
普通的計(jì)算機(jī)使用幾種互連的硬件，包括用戶接口(如鍵盤和顯示器)的輸入/輸出設(shè)備、永久存儲器設(shè)備(如磁盤或光盤)、臨時存儲器設(shè)備(如隨機(jī)存取存儲器或RAM)和中央處理單元(CPU或處理器)，中央處理單元在執(zhí)行程序指令時訪問永久存儲器和臨時存儲器。本發(fā)明涉及訪問臨時存儲器陣列如RAM的方法和設(shè)備。
這些陣列常按行和列編排，有時還用其它分組如區(qū)段來編排，其中一個區(qū)段可以包括許多列。在給定行中的所有單元稱之為存儲字。對于一個存儲或裝載操作，在陣列中一個給定的存儲單元(比特)用根據(jù)其地址選擇特定的單元來訪問。這種選擇通常由行解碼電路執(zhí)行，行解碼電路在一個與給定的單元的行相交的稱為字線的導(dǎo)體上有一個有效邏輯電平。當(dāng)給定行的字線被激勵時，在該行中所用的存儲器單元被連接到它們相應(yīng)的“比特線”，其依次被連接到其它電路，如允許存儲單元被訪問的讀出放大器。例如，一個字線可以訪問在一行中具有32個單元的陣列，以便提供32比特值(程序指令或數(shù)據(jù))。在一個具有2N個個字線的存儲器陣列中，通常要求N比特的地址輸入，以便選擇其中一個字線。每個字線可以有一個解碼器電路，所有的解碼器電路接收和譯碼N比特地址輸入。據(jù)此，僅有一個字線被選擇，在陣列中的所有其它字線都被取消選擇。


圖1示出一個存儲器陣列的例子，其中存儲單元2放置在小的組4內(nèi)，每個小的組有8比特，在一個給定的列6中有幾個這樣的組4。采用任何編碼方法使得訪問存儲單元的特定行有唯一的存儲器地址。一個給定的字線8(圖1中僅示出一個)用可能包含一個門10的任何類型的解碼電路來選擇。僅有一個字線將被選擇，而所有其它的將被取消選擇。當(dāng)一個字線被選擇時，在相應(yīng)行中的所有單元被連接到它們相應(yīng)的局部比特線12。在圖1的陣列中，存儲單元的給定組4的所有局部比特線還被連接到全局比特線14。全局比特線還被連接到用于讀出和寫入該單元的電路(例如讀出放大器)。
一個具體的設(shè)計(jì)(在美國專利申請?zhí)朜O.08/717,575(AttorneyDocket No.AA9-95-143)中介紹)使用一個具有連接到觸發(fā)電路的兩個反相器的存儲單元，該觸發(fā)器具有控制晶體管柵極上的充電的一個字線，晶體管的源極被連接到觸發(fā)器的一邊，晶體管的漏極被連接到比特線。一個“清除”線控制第二個晶體管柵極上的充電，第二個晶體管的源極被連接到觸發(fā)器的另一邊，第二個晶體管的漏極被連接到地；清除線因此被用于清除該存儲單元。盡管這個存儲單元的設(shè)計(jì)較之以前的設(shè)計(jì)具有不少優(yōu)點(diǎn)，但是存在一個缺點(diǎn)，即該單元必須在寫入到該單元之前先清除，并且由于在陣列中單元的布局，它還必須在一行中的所有單元共用同一個清除線。因此，在寫入到一行中的任何單元之前，必須清除該行中的所有單元。然而，陣列也常被要求支持在一行中寫入單個字節(jié)，即該行由許多字節(jié)組成，每個字節(jié)有一個或多個比特，但這些字節(jié)只有其中某一些被改變。一個陣列通常有數(shù)千個字節(jié)，要提供數(shù)千個相應(yīng)的行因而可方便地把成組的字節(jié)一起放在單一行中，這是不切實(shí)際的。讓好幾個字節(jié)在單一行中也是方便的，因?yàn)樵摬僮魍瑫r讀取該行中的每個比特，因此好幾個字節(jié)的信息可以一次被全部讀出。例如，有些流行的微處理器具有8字節(jié)大小的寄存器，因此，一個存儲器陣列如果它在一行中有8字節(jié)(常常希望在一次讀操作中讀取多于8個字節(jié)，以便同時裝載好幾個寄存器)，那么會更有效。這些處理器也使用要求處理器操縱(寫入到)單個字節(jié)的指令組。因而，把這個功能與前面所說的設(shè)計(jì)組合在一起是困難的，因?yàn)橛羞x擇地寫入到存儲器行中的單個字節(jié)會由于清除整個行而丟失該行中其余的信息。因此提出一種有選擇地寫入到存儲器行中的單個字節(jié)而不會丟失其余信息的方法，是所期望的和有益的。
本發(fā)明的一個目的因而是提供計(jì)算機(jī)系統(tǒng)的一種改進(jìn)的存儲器陣列。
本發(fā)明的另一個目的是提供這樣一種陣列，以致于有許多存儲器行，其中單個字節(jié)可以被有選擇地寫入到任何行中。
本發(fā)明的還有另一個目的是提供這樣一種存儲器陣列，其允許在一個寫操作之前清除整個存儲器行。
上述目的用在具有存儲字的存儲器設(shè)備中存儲信息的方法來達(dá)到，該存儲設(shè)備的存儲字包括許多字節(jié)，該方法通常包括下列步驟，把來自存儲字中所有字節(jié)的信息存儲到暫存空間，清除存儲字，把所存儲的信息的一部分寫入到存儲字中至少一個字節(jié)內(nèi)，并把新信息寫入到存儲字中至少一個其它字節(jié)內(nèi)。存儲字包括許多存儲單元，存儲單元被分組以形成字節(jié)，暫存空間是具有許多存儲單元的一個高速緩沖存儲器，并且存儲步驟包括把來自每個字節(jié)的信息寫入到高速緩沖存儲器中相應(yīng)的一個存儲單元的步驟。寫入步驟采用至少一個多路轉(zhuǎn)換器來完成，多路轉(zhuǎn)換器根據(jù)控制信號有選擇地寫入所存儲的信息或新信息。暫存空間(高速緩沖存儲器)包括鎖存器，用于每個存儲單元的一個多路轉(zhuǎn)換器，包括具有通和斷狀態(tài)的允許線，因此，如果允許線處于它的斷狀態(tài)，則多路轉(zhuǎn)換器把存儲在鎖存器中的信息寫入到存儲字中，但如果允許線處于它的通狀態(tài)，則把新信息寫入到存儲字中。存儲字可以是存儲器設(shè)備中許多存儲字中的一個，每個包括許多字節(jié)，存儲字使用一根可尋址的字線來訪問。在一個特定的實(shí)現(xiàn)中，每個存儲單元被連接到一個相應(yīng)的晶體管，每個晶體管有一個連接到字線的柵極，并且清除步驟包括接通字線把每個存儲單元連接到地的步驟。
本發(fā)明上述的以及附加的目的、性能和優(yōu)點(diǎn)在以下的詳細(xì)描述中將變得顯而易見。
本發(fā)明的特征所依賴的新穎特點(diǎn)在后面權(quán)利要求中宣布。然而，本發(fā)明的內(nèi)容以及優(yōu)選的使用方式、進(jìn)一步的目的和其優(yōu)點(diǎn)，通過參照一個解釋性的實(shí)施例的如下詳述，屆時與所帶的附圖一起閱讀將會更好地得到理解，附圖包括圖1是描述利用可尋址字線選擇存儲字(行)的現(xiàn)有技術(shù)的存儲器陣列的原理圖；圖2是描述本發(fā)明方法的方塊圖，用本發(fā)明，新的數(shù)據(jù)被有選擇地寫入到給定存儲字的一部分(一個或多個字節(jié))內(nèi)；圖3是描述可以用于實(shí)現(xiàn)本發(fā)明的示例電路的詳細(xì)原理圖；和圖4是示出與有選擇地寫入到存儲字的一部分有關(guān)信號的定時圖。
現(xiàn)在參見圖，具體參見圖2，其示出本發(fā)明的存儲器寫入電路的一個實(shí)施例20的方塊圖。存儲器寫入電路20通常包括存儲字22；臨時存儲器設(shè)備如從存儲字讀出數(shù)據(jù)的高速緩沖存儲器24；另一個信息設(shè)備26，如提供被存儲在存儲字22中的新數(shù)據(jù)的計(jì)算機(jī)處理器；以及多路轉(zhuǎn)換器28，其有兩個分別連接到高速緩沖存儲器24和新數(shù)據(jù)設(shè)備26的輸入端。多路轉(zhuǎn)換器的輸出被連接到存儲字22作為一個輸入端。多路轉(zhuǎn)換器28被設(shè)計(jì)成除了當(dāng)連接到多路轉(zhuǎn)換器28的允許線30被接通的時候之外把高速緩沖存儲器24的內(nèi)容寫入到存儲字22。當(dāng)允許線30被處理器或其它控制器激勵時，多路轉(zhuǎn)換器28代之以把設(shè)備26的新數(shù)據(jù)寫入到存儲字22。存儲字22的原有內(nèi)容可被存儲在暫存空間(高速緩沖存儲器24)中，然后存儲字22被清除，但原有內(nèi)容的任何部分可以經(jīng)由多路轉(zhuǎn)換器28被重寫入到存儲字22中。沒有被重寫入的原有內(nèi)容的那些部分被新數(shù)據(jù)有選擇地替換。按這一方式，存儲字內(nèi)的單個字節(jié)可以被有選擇地寫入，即使存儲字22被如此設(shè)計(jì)以致要求在任何寫操作之前清除整個字。
存儲字22可以在普通的存儲器設(shè)備，如有許多這樣的存儲字的SRAM(靜態(tài)隨機(jī)存取存儲器)陣列中實(shí)施。在這種情況下，可以使用單個多路轉(zhuǎn)換器把信息寫入到存儲字，或者可以提供多個多路轉(zhuǎn)換器。支持存儲字22的存儲器設(shè)備另一方面也可以是新的設(shè)計(jì)，只要它在已被清除，即在字中每個單元的狀態(tài)已被置于相同(低)的電壓之后才接收信息。高速緩沖存儲器24同樣可以根據(jù)特定的應(yīng)用場合(硬件平臺)為不同的設(shè)計(jì)，而多路轉(zhuǎn)換器28可以如本專業(yè)人員會理解的那樣用許多方式來實(shí)現(xiàn)。
圖3示出一個特有的裝置。存儲器電路40包括一個存儲單元42，其被連接一個讀出電路44和一個寫入電路46。存儲器電路40是一個較大電路的一部分，該電路包括其它的存儲單元(未示出)，該單元通常與存儲單元42相同，并且可以被看作在存儲器陣列的列和行中。附加的讀出和寫入電路44和46被提供，在給定行中每個單元有一個。然而，如下面進(jìn)一步說明的那樣，沒有必要為給定列中每個單元提供單獨(dú)的讀出和寫入電路，雖然讀出和寫入電路44和46的有些部件對給定列中附加的單元被加倍。存儲器電路40被專門設(shè)計(jì)成在一個列中具有128個單元的陣列，這128個單元安排成四個大組，每組32個單元，這些大組每個被進(jìn)一步分成8個小組，每個小組有4個單元。
一個存儲字由一行比特(單元)構(gòu)成，因而在給定行中的比特可以被一起讀出或?qū)懭搿ＴS多字線被用于尋址每個存儲字；一個字線可以被用于每個行，但在所述的實(shí)施例中，每個字有兩個字線，一個讀出字線和一個寫入字線。這個組態(tài)允許存儲單元有兩個端口(比特線)因而可以同時訪問兩行。來自讀出字線的兩個(相同的)連接48和50被提供給存儲單元42，而來自寫入字線的兩個連接52和54被提供，雖然來自連接54的信號如下面進(jìn)一步說明的那樣被延遲了。存儲單元42的讀出端口由第一讀出輸出56和第二讀出輸出58組成，而寫入端口由第一寫入輸入60和第二寫入輸入62(其被連接到公共地，如下面進(jìn)一步說明的那樣)組成。第一讀出字線48被連接到n型場效應(yīng)管(NFET)64的柵極，n型場效應(yīng)管的源極被連接到第一讀出輸出56。第二讀出字線50被連接到另一個NFET66的柵極，該NFE66的源極被連接到第二讀出輸出58。第一寫入字線52被連接到另一個NFE68的柵極，NFET68的源極被連接到第一寫入輸入60。第二寫入字線54被連接到另一個NFET70的柵極，NFET70的源極被連接到第二寫入輸入62。NFET64的源極被連接到另一個NFET72的源極，NFET72的漏極被連接到地。NFET66的漏極同樣被連接到另一個NFET74的源極，NFET74的漏極被連接到地。NFET72和NFET74的柵極都被連接到由兩個反相器76和78構(gòu)成的觸發(fā)器。這兩個NFET的柵極，NFET70的源極和反相器78的輸出都被連接到反相器76的輸入端。反相器76的輸出端被連接到反相器78的輸出端和NFET68的源極。本專業(yè)人員會知道，這個晶體管和反相器的組態(tài)提供了一個存儲單元，它象典型的SRAM單元一樣是雙穩(wěn)和再生的。
讀出電路44的操作不屬于本發(fā)明，因?yàn)楸景l(fā)明是關(guān)于有選擇地寫入到存儲字中某些單元的一種方法，但讀出操作為完整性起見還是被描述。讀出電路44包括三個評價電路80、82和84，它們被串聯(lián)連接。第一讀出輸出56被連接到第一讀出評價電路80的輸入端，該輸入端被連接到反相器86的輸入端和兩個P型場效應(yīng)管(PFET)88和90的漏極。PFET88和90的源極被連接到源極電壓(Vdd)。PFET88的柵極被連接到系統(tǒng)時鐘89(信號“c1”)。PFET90的柵極被連接到反相器86的輸出端。反相器輸出控制另一個NFET92的柵極上的充電，NFET92的漏極被連接到地，NFET92的源極是第一讀出評價電路80的輸出端。第一讀出評價電路80實(shí)際上被連接到四個不同的存儲單元，來自其它三個看不見的單元的輸入端被記為94。這四個單元構(gòu)成上面提到的一個小組(8個這些小組一起構(gòu)成在給定的128個單元的列中的四個大組中的一個)。通過提供這樣的組，只需要較小的部件(評價電路來支持所有的單元。32個選擇的第一讀出評價電路80被要求以便接收來自給定的列中所有128個單元的輸入)。
第一讀出評價電路80的輸出被連接到第二讀出評價電路82的輸入端，其十分類似于第一讀出評價電路80。第二讀出評價電路82的輸入端被連接到另一個反相器96的輸入端和兩個另外的PFET98和100的漏極。PFET98和100的源極再次被連接到Vdd。PFET98的柵極被連接到一個被延遲的時鐘99(信號“C1+”)。PFET100的柵極被連接到反相器96的輸出端。反相器輸出控制另一個NFET102的柵極上的充電，NFET102的漏極被連接到地，它的源極是第二讀出評價電路82的輸出端。第二讀出評價電路82實(shí)際上被連接到8個不同的第一讀出評價電路，來自其它7個看不見的電路的輸入端被記為104。相應(yīng)于這8個連接的存儲單元一起構(gòu)成給定的128個單元的列中的四個大組中的一個。四個這樣的第二讀出評價電路82被要求以便接收來自給定列中所有128個單元的輸入。
第二讀出評價電路82的輸出端被連接到第三讀出評價電路84的輸入端，它也類似于第一和第二讀出評價電路80和82。第三讀出評價電路84的輸入端被連接到另一個反相器106的輸入端和兩個另外的PFET108和110的漏極。PFET108和110的源極再次被連接到Vdd。PFET108的柵極被連接到進(jìn)一步被延遲的時鐘109(信號“C1++”)。PFET110的柵極被連接到反相器106的輸出端。反相器輸出是第三讀出評價電路84的輸出，也是讀出電路44的輸出。這個電路(包括電路80、82和84)替代一個普通的讀出放大器。第三讀出評價電路84實(shí)際上被連接到四個不同的第二讀出評價電路，來自其它三個看不見的電路的輸入端被記為112。僅僅要求一個第三讀出評價電路84以便接收來自給定列中所有128個單元的輸入。第二讀出輸出58被用于同樣地產(chǎn)生讀出操作的一個第二(獨(dú)立的)輸出。
當(dāng)存儲器陣列空閑時，電路被預(yù)充電，讀出評價電路之間的結(jié)點(diǎn)為高，第三讀出評價電路84的輸出為低。當(dāng)一個讀出字線被接通時，如果存儲單元42處于低狀態(tài)(零)，則讀出評價電路在第三讀出評價電路的輸出保持低的情況下將保持處于相同狀態(tài)。如果存儲單元42處于高狀態(tài)(1)，屆時讀出字線被接通，則讀出評價電路將倒轉(zhuǎn)，第三讀出評價電路的輸出將變?yōu)楦摺?br> 現(xiàn)在解釋存儲字的寫操作，特別是這一方法如何允許寫入到存儲字中所選擇的字節(jié)，盡管存儲字在新數(shù)據(jù)被寫入之前被完全清除(術(shù)語“字節(jié)”指一組任何數(shù)目的比特，包括只有一個比特)。寫入電路46包括三個評價電路114、116和118，類似于讀出評價電路80、82和84，其被串聯(lián)連接。第一寫入輸入端60被連接到第一寫入評價電路114，即反相器120的輸入端和兩個PFET122和124的漏極。第一寫入輸入端60也被連接到下面要進(jìn)一步討論的寫入NFET126。PFET122和124的源極被連接到Vdd。PFET122的柵極被連接到一個恢復(fù)信號125(信號“恢復(fù)比特線”)。PFET124的柵極被連接到反相器120的輸出端。反相器輸出控制另一個NPET128的柵極上的充電，NFET128的漏極被連接到地，它的源極是第一寫入評價電路114的輸出端。第一寫入評價電路114實(shí)際上被連接到四個不同的存儲單元，來自其它三個看不見的單元的輸入端記為130(以及相應(yīng)于同樣的三個單元記為94)。要求32個這樣的第一寫入評價電路114以便接收來自給定列的所有128個單元的輸入。
第一寫入評價電路114的輸出端被連接到第二寫入評價電路116的輸入端，它類似于第一寫入評價電路114。第二寫入評價電路116的輸入端被連接到NFET132和PFET134的漏極。PFET134的源極被連接到Vdd，它的柵極被連接到另一個恢復(fù)信號135(信號“恢復(fù)組4”)。NFET132的柵極被連接到一個選擇線137(信號“允許讀出路徑”)，NFET132的源極被連接到另一個反相器136的輸入端和兩個另外的PFET138和140的漏極。PFET138和140的源極再次被連接到Vdd。PFET138的柵極被連接到另一個恢復(fù)信號139(信號“恢復(fù)組32”)。PFET140的柵極被連接到反相器136的輸出端。反相器輸出控制另一個NFET142的柵極上的充電，NFET142的漏極被連接到地，它的源極是第二寫入評價電路116的輸出端；反相器136的輸出端也被連接到下面要進(jìn)一步描述的鎖存器144，第二寫入評價電路116實(shí)際上被連接到八個不同的第一寫入評價電路，來自其它七個看不見的電路的輸入端記為146。要求四個這樣的第二寫入評價電路116以便接收來自給定的列中所有128個單元的輸入端。
第二寫入評價電路116的輸出端被連接到第三寫入評價電路118的輸入端。第三寫入評價電路118的輸入端被連接到另一個反相器148的輸入端和兩個另外的PFET150和152的漏極。PFET150和152的源極再次被連接到Vdd。PFET150的柵極被連接到另一個恢復(fù)信號151(信號“恢復(fù)組128”)。PFET152的柵極被連接到反相器148的輸出端。反相器的輸出端是第三寫入評價電路118的輸出端149(“逐出”)。這個輸出端，或比特線被連接到普通電路(如讀出放大器)以使結(jié)束寫入評價/恢復(fù)操作。第三讀出評價電路118實(shí)際上被連接到四個不同的第二寫入評價電路，來自其它三個看不見的電路的輸入端記為154。僅僅要求一個第三寫入評價電路118以便接收來自給定的列中所有128個單元的輸入端。
存儲單元42中的數(shù)據(jù)值實(shí)際上由NFET126寫入。當(dāng)寫入字線被接通時，第一寫入字線52允許NFET126經(jīng)由晶體管68驅(qū)動存儲單元。然而，在這發(fā)生之前，如參見圖4可以理解的那樣，由于不同時鐘信號的定時關(guān)系，會發(fā)生幾個其它步驟。兩個主信號89和155(C1和Ci)被用于產(chǎn)生一個四相時鐘系統(tǒng)。信號Ci的周期與信號C1相同，但相位相差90°。信號157(C2)是信號C1的補(bǔ)碼，信號159(Ci-)是信號Ci的補(bǔ)碼。這四個信號依次允許產(chǎn)生具有四分之一周期的任意倍數(shù)的持續(xù)時間的其它信號。
在第一個四分之一周期內(nèi)，存儲字中所有單元的值被讀出并被存儲到相應(yīng)的高速緩沖存儲器部件例如鎖存器144內(nèi)。鎖存器144實(shí)際上是一個SRAM部件(一個存儲單元)，但它的輸出156經(jīng)由NFET 158與其它數(shù)據(jù)復(fù)用。NFET 158的漏極被連接到提供新數(shù)據(jù)信號的設(shè)備165，例如一個寄存器或另一個存儲器陣列中的一個單元，NFET 158的柵極被連接到使能設(shè)備，即計(jì)算機(jī)處理器(信號“字節(jié)寫入”161)。在第一個四分之一周期內(nèi)，NFET 68和132被開啟(由于字線信號52(圖4上的“第一字線”)和允許讀出路徑信號137)，PFET122、134、138和150被關(guān)斷(由于恢復(fù)比特線信號125、恢復(fù)組4信號135、恢復(fù)組32信號139和恢復(fù)組128信號151)。寫入NFET 126在讀出/存儲周期內(nèi)由于“驅(qū)動比特線”信號163被關(guān)斷。
在第二個四分之一周期內(nèi)，在該行中所有的存儲單元被清除，例如當(dāng)NFET70由于第二寫入字線54上的信號將該單元下拉到地。采用兩個與門160和162產(chǎn)生那個被延遲的信號。門160有作為它的輸入的時鐘信號155和157(Ci和C2)；門162有作為它的輸入的(第一)寫入字線和門160的輸出。門162的輸出驅(qū)動NFET 70。
在第三個四分之一周期內(nèi)，根據(jù)驅(qū)動比特線信號163變?yōu)橛行?，?shù)據(jù)被重寫入到存儲單元?；謴?fù)組32信號139在這個四分之一周期內(nèi)被斷開以避免競態(tài)條件。如果字節(jié)寫入信號161在這個四分之一周期內(nèi)(被處理器)接通，則新數(shù)據(jù)將被寫入到單元42而不是重寫以前所存儲的數(shù)據(jù)，因而實(shí)現(xiàn)本發(fā)明的目的，即有選擇地改寫已存在存儲字的部分。在第四個四分之一周期內(nèi)，“rst dsb”信號167清除鎖存器144，因此它可以在下一個寫操作接受新數(shù)據(jù)。
雖然本發(fā)明已被參照特定的實(shí)施例來描述，但是這個描述并不意味著在限定的意義上被成立。所揭示的實(shí)施例的改型以及本發(fā)明的另一個可供選擇的實(shí)施例，在參照本發(fā)明的描述之下，對于本專業(yè)人員來說將是顯而易見的。因此可以預(yù)期，在不偏離本發(fā)明如在后面權(quán)利要求中所規(guī)定的精神或范圍情況下，這樣的改型可以被采納。
權(quán)利要求
1.在具有包括許多字節(jié)的存儲字的存儲器設(shè)備中存儲信息的方法，包括如下步驟存儲來自存儲字中所有字節(jié)的信息到暫存空間內(nèi)；清除存儲字；把所存儲信息的一部分寫入到存儲字中至少一個字節(jié)內(nèi)；以及把新信息寫入到存儲字中至少一個其它字節(jié)內(nèi)。
2.權(quán)利要求1的方法，其特征在于存儲器設(shè)備包括許多存儲單元，存儲單元被分成組以構(gòu)成字節(jié)；所說的暫存空間是具有許多存儲單元的高速緩沖存儲器；以及所說的存儲步驟包括把信息從每個所說的字節(jié)寫入到所說的高速緩沖存儲器中所說的存儲單元的相應(yīng)的一個內(nèi)的步驟。
3.權(quán)利要求1的方法，其特征在于存儲字是存儲器設(shè)備中許多存儲字中的一個，每個包括許多字節(jié)，還包括使用可尋址字線訪問存儲字的步驟。
4.權(quán)利要求1的方法，其特征在于所說的寫入步驟被采用至少一個多路轉(zhuǎn)換器來實(shí)現(xiàn)，多路轉(zhuǎn)換器根據(jù)控制信號有選擇地寫入所存儲的信息或新信息。
5.權(quán)利要求1的方法，其特征在于還包括在所說的存儲步驟之前從存儲字中所有字節(jié)讀出信息的步驟。
6.權(quán)利要求1的方法，其特征在于存儲器設(shè)備有許多為存儲字提供比特的單元，所說的寫入步驟同時在所有比特上執(zhí)行。
7.權(quán)利要求2的方法，其特征在于所說的寫入步驟包括把所存儲的信息寫入到第一個多個存儲單元之內(nèi)，并把新信息寫入到第二個多個存儲單元內(nèi)的步驟。
8.權(quán)利要求2的方法，其特征在于所說的寫入步驟被采用至少一個多路轉(zhuǎn)換器來實(shí)現(xiàn)，多路轉(zhuǎn)換器根據(jù)控制信號有選擇地寫入所存儲的信息或新信息。
9.權(quán)利要求3的方法，其特征在于存儲字有許多雙穩(wěn)存儲單元；每個存儲單元被連接到相應(yīng)的晶體管，每個晶體管有一個連接到字線的柵極；以及所說的清除步驟包括接通字線以便把每個存儲單元連接到地的步驟。
10.權(quán)利要求4的方法，其特征在于暫存空間包括至少一個鎖存器；多路轉(zhuǎn)換器包括具有通和斷狀態(tài)的允許線，因而如果允許線處于它的斷狀態(tài)，則多路轉(zhuǎn)換器把存儲在鎖存器中的信息寫入到存儲字，但如果允許線處于它的通狀態(tài)，則把新信息寫入到存儲字。
11.權(quán)利要求9的方法，其特征在于在存儲字中所有的存儲單元被同時清除。
12.用于存儲和檢索數(shù)據(jù)的設(shè)備，包括存儲器設(shè)備，具有構(gòu)成許多存儲單元的存儲字；高速緩沖存儲器用于暫時存儲包含在存儲字中的數(shù)據(jù)；多路轉(zhuǎn)換器裝置，用于把來自所說的高速緩沖存儲器的所存儲的數(shù)據(jù)或新數(shù)據(jù)有選擇地寫入到存儲字中不同的單元；以及處理器裝置，用于控制所說的多路轉(zhuǎn)換器裝置。
13.權(quán)利要求12的設(shè)備，其特征在于所說的存儲器設(shè)備是一個RAM陣列，而存儲字是在所說的RAM陣列中許多存儲字中的一個，存儲字用連接到所說的處理器裝置的可尋址字線來訪問。
14.權(quán)利要求12的設(shè)備，其特征在于還包括用于在來自存儲字的數(shù)據(jù)已被存儲在所說的高速緩沖存儲器之后清除存儲字的裝置。
15.權(quán)利要求12的設(shè)備，其特征在于所說的高速緩沖存儲器包括許多鎖存器，每個存儲單元一個。
16.權(quán)利要求12的設(shè)備，其特征在于所說的處理器裝置通過具有通和斷狀態(tài)的允許線被連接到所說的多路轉(zhuǎn)換器裝置，因而如果所說的允許線處于所說的斷狀態(tài)，則所說的多路轉(zhuǎn)換器裝置把存儲在所說的高速緩沖存儲器中的數(shù)據(jù)寫入到所說的存儲字，但如果所說的允許線處于所說的通狀態(tài)，則把新數(shù)據(jù)寫入到所說的存儲字。
17.權(quán)利要求13的設(shè)備，其特征在于每個所說的存儲單元被連接到提供寫入端口的第一個晶體管；每個所說的存儲單元還被連接到提供地連接的第二個晶體管；以及所說的字線被連接到第一和第二字線，所說的第一字線被連接到每個所說的第一個晶體管的柵極，所說的第二字線被連接到每個所說的第二個晶體管的柵極，因而在所說的第二字線被接通時所說的存儲單元被清除。
18.權(quán)利要求13的設(shè)備，其特征在于每個所說的許多存儲字被連接到相應(yīng)的字線，因而每個存儲字可以用所說的處理器裝置來尋址，還包括的許多高速緩沖存儲器被分別連接到所說的許多存儲字，許多多路轉(zhuǎn)換器被分別連接到所說的許多高速緩沖存儲器，因而所存儲的數(shù)據(jù)或新數(shù)據(jù)可以被有選擇地寫入到每個所說的存儲字的一部分內(nèi)。
19.權(quán)利要求17的設(shè)備，其特征在于所說的第二字線經(jīng)由一個延遲電路被連接到所說的第二個晶體管，因而包含在給定的存儲單元中的數(shù)據(jù)在存儲單元被清除之前被存儲在所說的高速緩沖存儲器中。
全文摘要
有選擇地寫入到存儲字的一部分內(nèi)的方法和設(shè)備,存儲字在寫操作期間被清除。來自存儲器中所有字節(jié)的信息在清除存儲字之前被存儲在暫存空間(高速緩沖存儲器),在這之后,一部分所存儲的信息被寫入到存儲字中至少一個字節(jié)內(nèi),新信息被寫入到存儲字中至少一個其它字節(jié)內(nèi)。寫入步驟采用至少一個多路轉(zhuǎn)換器來完成,多路轉(zhuǎn)換器根據(jù)來自處理器的控制信息有選擇地寫入所存儲的信息或新信息。
文檔編號G11C7/00GK1195138SQ98103898
公開日1998年10月7日 申請日期1998年2月20日 優(yōu)先權(quán)日1997年3月24日
發(fā)明者C·D·布伊, M·K·思勞拉, J·S·慕希 申請人:國際商業(yè)機(jī)器公司