本發(fā)明涉及電子技術(shù)領(lǐng)域，具體涉及一種靜態(tài)隨機(jī)存儲(chǔ)器。

背景技術(shù)：

圖1所示為靜態(tài)隨機(jī)存儲(chǔ)器(Static Random Access Memory，SRAM)中最常見(jiàn)的由六個(gè)晶體管組成的SRAM存儲(chǔ)單元，當(dāng)節(jié)點(diǎn)N1電壓為高而節(jié)點(diǎn)N0電壓為低時(shí)，該存儲(chǔ)單元中存儲(chǔ)的值稱(chēng)為邏輯1，反之為邏輯0。當(dāng)需要改寫(xiě)SRAM存儲(chǔ)單元中存儲(chǔ)的數(shù)據(jù)，例如將存儲(chǔ)的值1改寫(xiě)為0時(shí)，相應(yīng)的操作步驟為：首先將字線(xiàn)WL(Word Line)充電為高電壓(一般等于電源電壓VDD)，將位線(xiàn)BL(Bit Line)電壓由電源電壓VDD下拉為地電壓VSS，而位線(xiàn)反BLB的電壓維持為電源電壓VDD；由于SRAM存儲(chǔ)單元中PMOS晶體管ML1的驅(qū)動(dòng)能力弱于NMOS晶體管MPG1的驅(qū)動(dòng)能力，節(jié)點(diǎn)N1會(huì)被位線(xiàn)BL下拉到一個(gè)較低的電壓，節(jié)點(diǎn)N1電壓降低后會(huì)帶動(dòng)節(jié)點(diǎn)N0電壓的上升，而節(jié)點(diǎn)N0電壓的上升又會(huì)進(jìn)一步促進(jìn)節(jié)點(diǎn)N1電壓的下降；這樣一個(gè)正反饋過(guò)程會(huì)一直將節(jié)點(diǎn)N1電壓下拉為地電壓VSS，節(jié)點(diǎn)N0電壓上拉為電源電壓VDD；這樣便實(shí)現(xiàn)了SRAM存儲(chǔ)單元中存儲(chǔ)的邏輯狀態(tài)從1到0的轉(zhuǎn)變，上述寫(xiě)操作的波形圖如圖2所示，在寫(xiě)操作過(guò)程中，節(jié)點(diǎn)N1電壓與節(jié)點(diǎn)N0電壓實(shí)現(xiàn)了正常反轉(zhuǎn)。

然而隨著集成電路工藝尺寸的不斷縮小，特別是工藝尺寸發(fā)展到16nm 之后，制程偏差的進(jìn)一步增大和電源電壓的降低使得靜態(tài)隨機(jī)存儲(chǔ)器單元越來(lái)越難以進(jìn)行寫(xiě)操作，即SRAM存儲(chǔ)單元內(nèi)存儲(chǔ)的數(shù)據(jù)難以被修改。寫(xiě)操作存在困難的一種表現(xiàn)形式是需要較長(zhǎng)的時(shí)間完成寫(xiě)入操作，另一種表現(xiàn)形式則更為嚴(yán)重，即完全無(wú)法改寫(xiě)存儲(chǔ)單元中的數(shù)據(jù)。如圖3所示，為寫(xiě)操作失敗的波形圖，SRAM存儲(chǔ)單元中節(jié)點(diǎn)N1與節(jié)點(diǎn)N0在字線(xiàn)WL由高變?yōu)榈秃笕晕赐瓿煞崔D(zhuǎn)，之后在自反饋的作用下SRAM存儲(chǔ)單元的值又恢復(fù)為原來(lái)的狀態(tài)。

為了解決上述寫(xiě)困難的問(wèn)題，位線(xiàn)負(fù)電壓技術(shù)被提出并應(yīng)用到SRAM電路的設(shè)計(jì)當(dāng)中，然而，現(xiàn)有的位線(xiàn)負(fù)電壓技術(shù)存在控制電路復(fù)雜、電路在芯片中所占面積較大等缺陷，不能滿(mǎn)足使用需求。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明的目的在于，提供一種自動(dòng)觸發(fā)的負(fù)電壓位線(xiàn)寫(xiě)輔助SRAM電路及方法，無(wú)需為位線(xiàn)負(fù)電壓電路單獨(dú)設(shè)計(jì)控制電路，克服現(xiàn)有技術(shù)的位線(xiàn)負(fù)電壓技術(shù)控制電路復(fù)雜、電路在芯片中所占面積較大的缺陷。

本發(fā)明所解決的技術(shù)問(wèn)題可以采用以下技術(shù)方案來(lái)實(shí)現(xiàn)：

自動(dòng)觸發(fā)的負(fù)電壓位線(xiàn)寫(xiě)輔助SRAM電路，其中，包括，

N個(gè)SRAM存儲(chǔ)單元，每一所述SRAM存儲(chǔ)單元連接一第一位線(xiàn)和一第二位線(xiàn)；所述第一位線(xiàn)沿N個(gè)所述SRAM存儲(chǔ)單元的排列方向設(shè)置并位于所述SRAM存儲(chǔ)單元的同一邊，所述第二位線(xiàn)沿N個(gè)所述SRAM存儲(chǔ)單元的排列方向上與所述第一位線(xiàn)相對(duì)的另一邊設(shè)置；

第一晶體管，于一第一寫(xiě)使能信號(hào)線(xiàn)的信號(hào)作用下導(dǎo)通或關(guān)斷所述第一位 線(xiàn)與地電壓；

第二晶體管，于一第二寫(xiě)使能信號(hào)線(xiàn)的信號(hào)作用下導(dǎo)通或關(guān)斷所述第二位線(xiàn)與所述地電壓；

所述第一寫(xiě)使能信號(hào)線(xiàn)與所述第一位線(xiàn)相隔設(shè)定距離平行設(shè)置以產(chǎn)生第一寄生電容，以所述第一寄生電容作為第一耦合電容，在第一設(shè)定條件下在所述第一位線(xiàn)上耦合產(chǎn)生一負(fù)電壓；

所述第二寫(xiě)使能信號(hào)線(xiàn)與所述第二位線(xiàn)相隔設(shè)定距離平行設(shè)置以產(chǎn)生第二寄生電容，以所述第二寄生電容作為第二耦合電容，在第二設(shè)定條件下在所述第二位線(xiàn)上耦合產(chǎn)生一負(fù)電壓。

本發(fā)明的自動(dòng)觸發(fā)的負(fù)電壓位線(xiàn)寫(xiě)輔助SRAM電路，N個(gè)所述SRAM存儲(chǔ)單元分別連接一相應(yīng)的字線(xiàn)，其中一所述字線(xiàn)被選中時(shí)，對(duì)相應(yīng)的所述SRAM存儲(chǔ)單元進(jìn)行寫(xiě)操作。

本發(fā)明的自動(dòng)觸發(fā)的負(fù)電壓位線(xiàn)寫(xiě)輔助SRAM電路，每一所述SRAM存儲(chǔ)單元包括，

一第一開(kāi)關(guān)器件，于一相應(yīng)的字線(xiàn)作用下可控制地導(dǎo)通所述第一位線(xiàn)與一第一節(jié)點(diǎn)；

一第二開(kāi)關(guān)器件，于所述字線(xiàn)的作用下可控制地導(dǎo)通所述第二位線(xiàn)與一第二節(jié)點(diǎn)；

一基本存儲(chǔ)單元，于所述第一節(jié)點(diǎn)為高電壓且所述第二節(jié)點(diǎn)為低電壓時(shí)，存儲(chǔ)的數(shù)據(jù)為1；或于所述第一節(jié)點(diǎn)為低電壓并所述第二節(jié)點(diǎn)為高電壓時(shí)，存儲(chǔ)的數(shù)據(jù)為0。

本發(fā)明的自動(dòng)觸發(fā)的負(fù)電壓位線(xiàn)寫(xiě)輔助SRAM電路，所述基本存儲(chǔ)單元 包括，

第一PMOS管，于一第二節(jié)點(diǎn)的電壓作用下可選擇地導(dǎo)通一電源電壓和所述第一節(jié)點(diǎn)；

第二PMOS管，于所述第一節(jié)點(diǎn)的電壓作用下可選擇地導(dǎo)通所述電源電壓和所述第二節(jié)點(diǎn)；

第一NMOS管，于所述第二節(jié)點(diǎn)的電壓作用下可選擇地導(dǎo)通所述第一節(jié)點(diǎn)和地電壓；

第二NMOS管，于所述第一節(jié)點(diǎn)的電壓作用下可選擇地導(dǎo)通所述第二節(jié)點(diǎn)和所述地電壓。

本發(fā)明的自動(dòng)觸發(fā)的負(fù)電壓位線(xiàn)寫(xiě)輔助SRAM電路，所述第一晶體管采用NMOS管，所述第二晶體管采用NMOS管。

本發(fā)明的自動(dòng)觸發(fā)的負(fù)電壓位線(xiàn)寫(xiě)輔助SRAM電路，所述第一開(kāi)關(guān)器件采用NMOS管；所述第二開(kāi)關(guān)器件采用NMOS管。

本發(fā)明的自動(dòng)觸發(fā)的負(fù)電壓位線(xiàn)寫(xiě)輔助的方法，其中，應(yīng)用于上述的SRAM電路中，包括寫(xiě)入數(shù)據(jù)0的步驟：

步驟11，所述第一寫(xiě)使能信號(hào)由低電壓變?yōu)楦唠妷海龅谝痪w管導(dǎo)通，所述第一位線(xiàn)被下拉至地電壓；

步驟12，所述第一寫(xiě)使能信號(hào)由高電壓變?yōu)榈碗妷?，所述第一位線(xiàn)與所述地電壓斷開(kāi)，所述第一寫(xiě)使能信號(hào)的低電壓通過(guò)所述第一耦合電容在所述第一位線(xiàn)上耦合得到一負(fù)電壓；

步驟13，一SRAM存儲(chǔ)單元的字線(xiàn)被選中，所述第一位線(xiàn)與所述第一節(jié)點(diǎn)連通，所述第一節(jié)點(diǎn)為低電壓而所述第二節(jié)點(diǎn)被上拉至高電壓。

本發(fā)明的自動(dòng)觸發(fā)的負(fù)電壓位線(xiàn)寫(xiě)輔助的方法，包括寫(xiě)入數(shù)據(jù)1的步驟：

步驟21，所述第二寫(xiě)使能信號(hào)由低電壓變?yōu)楦唠妷海龅诙w管導(dǎo)通，所述第二位線(xiàn)被下拉至地電壓；

步驟22，所述第二寫(xiě)使能信號(hào)由高電壓變?yōu)榈碗妷?，所述第二位線(xiàn)與所述地電壓斷開(kāi)，所述第二寫(xiě)使能信號(hào)的低電壓通過(guò)所述第二耦合電容在所述第二位線(xiàn)上耦合得到一負(fù)電壓；

步驟23，一SRAM存儲(chǔ)單元的字線(xiàn)被選中，所述第二位線(xiàn)與所述第二節(jié)點(diǎn)連通，所述第二節(jié)點(diǎn)為低電壓而所述第一節(jié)點(diǎn)被上拉至高電壓。

本發(fā)明的自動(dòng)觸發(fā)的負(fù)電壓位線(xiàn)寫(xiě)輔助的方法，于所述寫(xiě)入數(shù)據(jù)0的步驟中，所述第二位線(xiàn)維持電源電壓。

本發(fā)明的自動(dòng)觸發(fā)的負(fù)電壓位線(xiàn)寫(xiě)輔助的方法，于所述寫(xiě)入數(shù)據(jù)1的步驟中，所述第一位線(xiàn)維持電源電壓。

有益效果：由于采用以上技術(shù)方案，本發(fā)明無(wú)需為位線(xiàn)負(fù)電壓電路單獨(dú)設(shè)計(jì)控制電路，利用第一寫(xiě)使能信號(hào)線(xiàn)/第二寫(xiě)使能信號(hào)線(xiàn)及分別到第一位線(xiàn)/第二位線(xiàn)的寄生電容作為負(fù)電壓耦合電容，能夠自動(dòng)觸發(fā)獲得負(fù)電壓，實(shí)現(xiàn)寫(xiě)輔助，電路簡(jiǎn)單并且節(jié)省電路面積。

附圖說(shuō)明

圖1為現(xiàn)有技術(shù)中常規(guī)的SRAM存儲(chǔ)單元電路圖；

圖2為現(xiàn)有技術(shù)正常寫(xiě)操作的波形圖；

圖3為現(xiàn)有技術(shù)寫(xiě)困難的波形圖；

圖4為位線(xiàn)負(fù)電壓技術(shù)的一種SRAM電路結(jié)構(gòu)圖。

圖5為圖4的寫(xiě)操作的波形圖；

圖6為本發(fā)明SRAM電路結(jié)構(gòu)圖；

圖7為本發(fā)明的寫(xiě)操作的波形圖；

圖8為本發(fā)明的寫(xiě)入數(shù)據(jù)0的流程圖；

圖9為本發(fā)明的寫(xiě)入數(shù)據(jù)1的流程圖。

具體實(shí)施方式

下面將結(jié)合本發(fā)明實(shí)施例中的附圖，對(duì)本發(fā)明實(shí)施例中的技術(shù)方案進(jìn)行清楚、完整地描述，顯然，所描述的實(shí)施例僅僅是本發(fā)明一部分實(shí)施例，而不是全部的實(shí)施例?；诒景l(fā)明中的實(shí)施例，本領(lǐng)域普通技術(shù)人員在沒(méi)有作出創(chuàng)造性勞動(dòng)的前提下所獲得的所有其他實(shí)施例，都屬于本發(fā)明保護(hù)的范圍。

需要說(shuō)明的是，在不沖突的情況下，本發(fā)明中的實(shí)施例及實(shí)施例中的特征可以相互組合。

下面結(jié)合附圖和具體實(shí)施例對(duì)本發(fā)明作進(jìn)一步說(shuō)明，但不作為本發(fā)明的限定。

通過(guò)對(duì)圖1所示電路的寫(xiě)操作困難原因進(jìn)行分析，圖1中影響SRAM存儲(chǔ)單元寫(xiě)操作的關(guān)鍵因素之一是PMOS晶體管ML1(或ML0)的驅(qū)動(dòng)能力與NMOS晶體管MPG1(或MPG0)的驅(qū)動(dòng)能力比例，比例越小則寫(xiě)能力越強(qiáng)，在先進(jìn)的半導(dǎo)體制程當(dāng)中，由于晶體管尺寸的減小，工藝偏差相應(yīng)增大，實(shí)際制造出來(lái)的SRAM難以始終保證所有存儲(chǔ)單元中上述驅(qū)動(dòng)能力比例如設(shè)計(jì)期望一樣滿(mǎn)足對(duì)寫(xiě)操作的要求。位線(xiàn)負(fù)電壓(Negative Bit Line，NBL)技術(shù)可以解決上述問(wèn)題，其實(shí)現(xiàn)方法是：在寫(xiě)操作時(shí)位線(xiàn)BL的電壓不再被下拉到地電壓VSS，而是比地電壓VSS更低的電壓，一般地電壓VSS的電 壓值是0，則一個(gè)比VSS更低的電壓即是一個(gè)負(fù)電壓。位線(xiàn)BL的電壓是負(fù)值，當(dāng)字線(xiàn)WL打開(kāi)時(shí)MOS晶體管MPG1(或MPG0)的驅(qū)動(dòng)能力將大于BL電壓為0的情況，這樣就更容易實(shí)現(xiàn)對(duì)SRAM存儲(chǔ)單元寫(xiě)操作。

位線(xiàn)負(fù)電壓技術(shù)的一種實(shí)現(xiàn)方案如圖4所示，由n行1列SRAM存儲(chǔ)單元組成的SRAM電路結(jié)構(gòu)，圖中只標(biāo)示出存儲(chǔ)單元CELL[0]和存儲(chǔ)單元CELL[n-1]，其余以省略號(hào)表示。位線(xiàn)BL通過(guò)下拉MOS晶體管MN0與地電壓VSS連接，位線(xiàn)反BLB通過(guò)下拉MOS晶體管MN1與地電壓VSS連接，同時(shí)為了避免寫(xiě)失敗的可能性，在位線(xiàn)BL上連接電容C0，電容C0的另一端連接信號(hào)NBST0，位線(xiàn)反BLB上連接電容C1，電容C1的另一端連接信號(hào)NBST1。

上述電路的具體工作過(guò)程為：當(dāng)需要寫(xiě)0時(shí)，首先信號(hào)WT0變高，下拉MOS晶體管MN0打開(kāi)，位線(xiàn)BL被下拉的過(guò)程當(dāng)中信號(hào)NBST0維持在高電位，當(dāng)位線(xiàn)BL被下拉到地電壓(VSS，可認(rèn)為電壓值為0)后，信號(hào)WT0由高變低將下拉MOS晶體管MN0關(guān)閉，之后信號(hào)NBST0由高變低，由于電容耦合效應(yīng)，位線(xiàn)BL的電壓被耦合到一個(gè)比0電壓更低的電壓上，這樣就實(shí)現(xiàn)了位線(xiàn)BL電壓由0到負(fù)電壓的轉(zhuǎn)變，此時(shí)若某條字線(xiàn)WL打開(kāi)，則數(shù)據(jù)0易于被寫(xiě)入對(duì)應(yīng)的SRAM存儲(chǔ)單元中。反之，當(dāng)需要寫(xiě)1時(shí)，首先信號(hào)WT1變高，下拉MOS晶體管MN1打開(kāi)，位線(xiàn)反BLB被下拉的過(guò)程當(dāng)中信號(hào)NBST1維持在高電位，當(dāng)位線(xiàn)反BLB被MN1下拉到地電壓(VSS，可認(rèn)為電壓值為0)后，信號(hào)WT1會(huì)由高變低將下拉MOS晶體管MN1關(guān)閉，之后信號(hào)NBST1由高變低，由于電容耦合效應(yīng)，位線(xiàn)反BLB的電壓被耦合到一個(gè)比0電壓更低的電壓上，這樣就實(shí)現(xiàn)了BLB電壓由0到負(fù)電壓的 轉(zhuǎn)變，從而數(shù)據(jù)1更容易被寫(xiě)入SRAM存儲(chǔ)單元中。圖5為上述寫(xiě)操作的信號(hào)波形圖，上述電路存在的缺點(diǎn)是：控制電路復(fù)雜，需要單獨(dú)設(shè)計(jì)信號(hào)NBST0/NBST1的控制電路以保證信號(hào)NBST0/NBST1的上升在信號(hào)WT0/WT1的下降之后，并需要額外邏輯電路根據(jù)向存儲(chǔ)單元寫(xiě)入0還是寫(xiě)入1去判斷需要將NBST0下拉還是將NBST1下拉。

本發(fā)明提供一種自動(dòng)觸發(fā)的負(fù)電壓位線(xiàn)寫(xiě)輔助SRAM電路，參照?qǐng)D6，包括，

N個(gè)SRAM存儲(chǔ)單元，每一SRAM存儲(chǔ)單元連接一第一位線(xiàn)BL和一第二位線(xiàn)BLB；圖中只標(biāo)示出存儲(chǔ)單元CELL[0]和存儲(chǔ)單元CELL[n-1]，其余以省略號(hào)表示；第一位線(xiàn)BL沿N個(gè)SRAM存儲(chǔ)單元的排列方向設(shè)置并位于SRAM存儲(chǔ)單元的同一邊，第二位線(xiàn)沿N個(gè)SRAM存儲(chǔ)單元的排列方向上與第一位線(xiàn)BL相對(duì)的另一邊設(shè)置；

一第一晶體管MN0，于一第一寫(xiě)使能信號(hào)線(xiàn)WT0的信號(hào)作用下導(dǎo)通或關(guān)斷第一位線(xiàn)BL與一地電壓VSS；

一第二晶體管MN1，于一第二寫(xiě)使能信號(hào)線(xiàn)WT1的信號(hào)作用下導(dǎo)通或關(guān)斷第二位線(xiàn)BL與地電壓VSS；

第一寫(xiě)使能信號(hào)線(xiàn)WT0與第一位線(xiàn)BL相隔設(shè)定距離平行設(shè)置以產(chǎn)生第一寄生電容CW0，以該第一寄生電容作為第一耦合電容，在第一設(shè)定條件下在第一位線(xiàn)BL上耦合產(chǎn)生一負(fù)電壓；

第二寫(xiě)使能信號(hào)線(xiàn)WT1與第二位線(xiàn)BLB相隔設(shè)定距離平行設(shè)置以產(chǎn)生第二寄生電容CW1，以該第二寄生電容作為第二耦合電容，在第二設(shè)定條件下在第二位線(xiàn)BLB上耦合產(chǎn)生一負(fù)電壓。

本發(fā)明的寫(xiě)使能信號(hào)線(xiàn)不再局部穿線(xiàn)，而是平行于第一位線(xiàn)BL/第二位線(xiàn)BLB貫穿整個(gè)SRAM存儲(chǔ)單元的存儲(chǔ)陣列，即通過(guò)第一寫(xiě)使能信號(hào)線(xiàn)WT0與第一位線(xiàn)BL平行設(shè)置，第二寫(xiě)使能信號(hào)線(xiàn)WT1與第二位線(xiàn)BLB平行設(shè)置，由于實(shí)際芯片相鄰的走線(xiàn)存在寄生電容，所以第一寫(xiě)使能信號(hào)線(xiàn)WT0與第一位線(xiàn)BL之間產(chǎn)生的寄生電容CW0代替了單獨(dú)設(shè)置的耦合電容C0，第二寫(xiě)使能信號(hào)線(xiàn)WT1與第二位線(xiàn)BLB之間產(chǎn)生的寄生電容CW1代替了單獨(dú)設(shè)置的耦合電容C1，依據(jù)需要寫(xiě)入數(shù)據(jù)1還是數(shù)據(jù)0，在第一位線(xiàn)BL或第二位線(xiàn)BLB上耦合產(chǎn)生一負(fù)電壓，從而使得數(shù)據(jù)更容易被寫(xiě)入SRAM存儲(chǔ)單元中。同時(shí)還節(jié)省電路成本，當(dāng)存儲(chǔ)陣列的大小變化從而導(dǎo)致第一位線(xiàn)BL或第二位線(xiàn)BLB上的電容變化時(shí)不需要再去調(diào)整耦合電容的大小以獲取合適的位線(xiàn)負(fù)電壓的值。

上述的第一晶體管可采用NMOS管，于第一寫(xiě)使能信號(hào)線(xiàn)WT0為高電壓時(shí)導(dǎo)通，上述的第二晶體管也可采用NMOS管，于第二寫(xiě)使能信號(hào)線(xiàn)WT1為高電壓時(shí)導(dǎo)通。

本發(fā)明的自動(dòng)觸發(fā)的負(fù)電壓位線(xiàn)寫(xiě)輔助SRAM電路，N個(gè)SRAM存儲(chǔ)單元分別連接一相應(yīng)的字線(xiàn)，其中一字線(xiàn)被選中時(shí)，對(duì)相應(yīng)的SRAM存儲(chǔ)單元進(jìn)行寫(xiě)操作。

每一SRAM存儲(chǔ)單元可以采用如圖1所示的SRAM存儲(chǔ)單元，包括，

一第一開(kāi)關(guān)器件MPG1，于一相應(yīng)的字線(xiàn)作用下可控制地連接第一位線(xiàn)BL至一第一節(jié)點(diǎn)N1；

一第二開(kāi)關(guān)器件MPG0，于同一字線(xiàn)的作用下可控制地連接第二位線(xiàn)BLB至一第二節(jié)點(diǎn)N0；

一基本存儲(chǔ)單元，于第一節(jié)點(diǎn)N1為高電壓且第二節(jié)點(diǎn)N0為低電壓時(shí)，存儲(chǔ)的數(shù)據(jù)為1；或于第一節(jié)點(diǎn)N1為低電壓并第二節(jié)點(diǎn)N0為高電壓時(shí)，存儲(chǔ)的數(shù)據(jù)為0。

上述的第一開(kāi)關(guān)器件和第二開(kāi)關(guān)器件分別采用NMOS管。于字線(xiàn)為高電平時(shí)被選中。

本發(fā)明的自動(dòng)觸發(fā)的負(fù)電壓位線(xiàn)寫(xiě)輔助SRAM電路，基本存儲(chǔ)單元包括，

第一PMOS管ML1，于一第二節(jié)點(diǎn)N0的電壓作用下可選擇地導(dǎo)通電源電壓VDD和第一節(jié)點(diǎn)N1；

第二PMOS管ML0，于第一節(jié)點(diǎn)N1的電壓作用下可選擇地導(dǎo)通電源電壓VDD和第二節(jié)點(diǎn)N0；

第一NMOS管，于第二節(jié)點(diǎn)N0的電壓作用下可選擇地導(dǎo)通第一節(jié)點(diǎn)N1和地電壓VSS；

第二NMOS管，于第一節(jié)點(diǎn)N1電壓作用下可選擇地導(dǎo)通第二節(jié)點(diǎn)N0和地電壓VSS。

本發(fā)明的SRAM存儲(chǔ)單元不限于上述的結(jié)構(gòu)。

自動(dòng)觸發(fā)的負(fù)電壓位線(xiàn)寫(xiě)輔助的方法，應(yīng)用于上述的SRAM電路中，如圖7、圖8所示，包括寫(xiě)入數(shù)據(jù)0的步驟：

步驟11，第一寫(xiě)使能信號(hào)線(xiàn)WT0的信號(hào)由低電壓變?yōu)楦唠妷?，第一晶體管MN0導(dǎo)通，第一位線(xiàn)BL被下拉至地電壓VSS；

步驟12，第一寫(xiě)使能信號(hào)線(xiàn)WT0的信號(hào)由高電壓變?yōu)榈碗妷海谝晃痪€(xiàn)BL與地電壓VSS斷開(kāi)，第一寫(xiě)使能信號(hào)線(xiàn)WT0的低電壓通過(guò)第一耦合 電容CW0在第一位線(xiàn)BL上耦合得到一負(fù)電壓；

步驟13，一SRAM存儲(chǔ)單元的字線(xiàn)WL被選中，第一位線(xiàn)BL與第一節(jié)點(diǎn)N1連通，第一節(jié)點(diǎn)N1為低電壓而第二節(jié)點(diǎn)N0被上拉至高電壓。

于上述寫(xiě)入數(shù)據(jù)0的步驟中，第二位線(xiàn)BLB維持電源電壓VDD。

上述的一SRAM存儲(chǔ)單元的字線(xiàn)WL被選中不限于步驟13，可以于其他步驟中實(shí)現(xiàn)。

本發(fā)明的自動(dòng)觸發(fā)的負(fù)電壓位線(xiàn)寫(xiě)輔助的方法，如圖7、圖9所示，還包括寫(xiě)入數(shù)據(jù)1的步驟：

步驟21，第二寫(xiě)使能信號(hào)線(xiàn)WT1的信號(hào)由低電壓變?yōu)楦唠妷?，第二晶體管MN1導(dǎo)通，第二位線(xiàn)BLB被下拉至地電壓VSS；

步驟22，第二寫(xiě)使能信號(hào)線(xiàn)WT1的信號(hào)由高電壓變?yōu)榈碗妷?，第二位線(xiàn)BLB與地電壓VSS斷開(kāi)，第二寫(xiě)使能信號(hào)線(xiàn)WT1的低電壓通過(guò)第二耦合電容在第二位線(xiàn)BLB上耦合得到一負(fù)電壓；

步驟23，一SRAM存儲(chǔ)單元的字線(xiàn)WL被選中，第二位線(xiàn)BLB與第二節(jié)點(diǎn)N0連通，第二節(jié)點(diǎn)N0為低電壓而第一節(jié)點(diǎn)N1被上拉至高電壓。

于上述寫(xiě)入數(shù)據(jù)1的步驟中，第一位線(xiàn)BL維持電源電壓VDD。

上述的一SRAM存儲(chǔ)單元的字線(xiàn)WL被選中不限于步驟23，可以于其他步驟中實(shí)現(xiàn)。

以上所述僅為本發(fā)明較佳的實(shí)施例，并非因此限制本發(fā)明的實(shí)施方式及保護(hù)范圍，對(duì)于本領(lǐng)域技術(shù)人員而言，應(yīng)當(dāng)能夠意識(shí)到凡運(yùn)用本發(fā)明說(shuō)明書(shū)及圖示內(nèi)容所作出的等同替換和顯而易見(jiàn)的變化所得到的方案，均應(yīng)當(dāng)包含在本發(fā)明的保護(hù)范圍內(nèi)。