單次可編程記憶體及其操作方法和編程方法以及電子系統(tǒng)的制作方法
【專利摘要】一種單次可編程記憶體及其操作方法和編程方法以及電子系統(tǒng)，該單次可編程記憶體包含：多個(gè)單次可編程單元，至少一單次可編程單元包含至少：一單次可編程元素包含至少一電性熔絲，該電性熔絲耦接至一第一電壓源線；及一編程選擇器耦接至該單次可編程元素及一第二電壓源線，其中該電性熔絲至少有一部分具有至少一擴(kuò)展區(qū)，該擴(kuò)展區(qū)有減量電流或是沒(méi)有電流流過(guò)；以及其中該單次可編程元素可藉由施加電壓至該第一及第二電壓源線及導(dǎo)通該編程選擇器而編程，藉此將該單次可編程元素改變至不同邏輯狀態(tài)。本發(fā)明的可編程電阻元件單元將使用接面二極管作為編程選擇器的范例說(shuō)明實(shí)施例。此可編程電阻元件單元可使用CMOS邏輯工藝以降低單元尺寸及成本。
【專利說(shuō)明】單次可編程記憶體及其操作方法和編程方法以及電子系統(tǒng)

【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種可編程記憶體元件，特別有關(guān)于用于記憶體陣列的可編程電阻元件。

【背景技術(shù)】
[0002]可編程電阻元件通常是指元件的電阻狀態(tài)可在編程后改變。電阻狀態(tài)可以由電阻值來(lái)決定。例如，電阻性元件可以是單次可編程(One-Time Programmable, OTP)元素(如電性熔絲)，而編程方法可以施用高電壓，來(lái)產(chǎn)生高電流通過(guò)OTP元素。當(dāng)高電流藉由將編程選擇器導(dǎo)通而流過(guò)OTP元素，OTP元素將被燒成高或低電阻狀態(tài)(取決于是熔絲或反熔絲)而加以編程。
[0003]電性熔絲是一種常見(jiàn)的0ΤΡ，而這種可編程電阻元件，可由一段內(nèi)連接，例如多晶硅、硅化多晶硅、硅化物、金屬、金屬合金或它們的組合。金屬可以是鋁、銅或其他過(guò)渡金屬。其中最常用的電性熔絲是由硅化多晶硅制成的CMOS柵極，用來(lái)作為內(nèi)連接(interconnect)。電性熔絲也可以是一個(gè)或多個(gè)接觸點(diǎn)(contact)或?qū)娱g接點(diǎn)(via),而不是小片段的內(nèi)連接。高電流可把接觸點(diǎn)或?qū)娱g接點(diǎn)燒成高電阻狀態(tài)。電性熔絲可以是反熔絲，其中高電壓使電阻降低，而不是提高電阻。反熔絲可由一個(gè)或多個(gè)接點(diǎn)或?qū)娱g接點(diǎn)組成，并含有絕緣體于其間。反熔絲也可由CMOS柵極耦合于CMOS本體，其含有柵極氧化層當(dāng)做為絕緣體。
[0004]可編程電阻元件可以是可逆的電阻元件，可以重復(fù)編程且可逆編程成數(shù)字邏輯值“O”或“I”?？删幊屉娮柙蓮南嘧儾牧蟻?lái)制造，如鍺(Ge)、銻(Sb)、碲(Te)的組成Ge2Sb2Te5(GST-225)或包括成分銦(In)，錫(Sn)或硒(Se)的GeSbTe類材料。另一種相變材料包含硫族化物材料，如AglnSbTe。經(jīng)由高電壓短脈沖或低電壓長(zhǎng)脈沖,相變材料可被編程成非晶體態(tài)高電阻狀態(tài)或結(jié)晶態(tài)低電阻狀態(tài)。另一種可逆電阻元件為一種稱為電阻式隨機(jī)存取記憶體(RRAM)的記憶體，其起初為絕緣介電質(zhì)，后可經(jīng)由細(xì)絲化、缺陷或是金屬遷移而導(dǎo)通。介電質(zhì)可為過(guò)渡金屬氧化物，如N1或T12 ;或?yàn)殁}鈦礦材料，如Sr(Zr)T13或PCMO ;或?yàn)殡姾赊D(zhuǎn)移配合物，如CuTCNQ ;或?yàn)橛袡C(jī)施體一受體系統(tǒng)，如Al AIDCN0 RRAM存儲(chǔ)單元由在電極之間的金屬氧化物，如鉬/氧化鎳/鉬(Pt/Ni0/Pt)，氮化鈦/氧化鈦/氧化鉿/氮化鈦(TiN/Ti0x/Hf02/TiN)，氮化鈦/氧化鋅/鉬(TiN/Zn0/Pt)，或是鎢/氮化鈦/ 二氧化硅/硅(W/TiN/Si02/Si)制成。該電阻狀態(tài)可逆性的改變是經(jīng)由電壓或電流脈沖的極性、強(qiáng)度、及持續(xù)時(shí)間，以產(chǎn)生或消滅導(dǎo)電細(xì)絲。
[0005]另一種類似電阻式隨機(jī)存取記憶體(RRAM)的可編程電阻元件，就是導(dǎo)電橋隨機(jī)存取記憶體(CBRAM)。此記憶體是基于電化學(xué)沉積和移除在金屬或金屬合金電極之間的固態(tài)電解質(zhì)薄膜里的金屬離子。電極可以是一個(gè)可氧化陽(yáng)極和惰性陰極，而且電解質(zhì)可以是摻銀或銅的硫系玻璃如硒化鍺(GeSe)或硒化硫(GeS)等。該電阻狀態(tài)可逆性的改變是經(jīng)由電壓或電流脈沖的極性、強(qiáng)度、及持續(xù)時(shí)間，以產(chǎn)生或消滅導(dǎo)電橋。此外可編程電阻元件也可為磁記憶體(MRAM)，由多層磁性層制作的磁性隧道接面(MTJ)構(gòu)成。在自旋轉(zhuǎn)移矩(SpinTransfer Torque, STT)MRAM，施加到MTJ的電流方向決定平行或是反平行狀態(tài)，進(jìn)而決定低或高電阻狀態(tài)。
[0006]一種傳統(tǒng)的可編程電阻記憶存儲(chǔ)單元如圖1所示。存儲(chǔ)單元10包含電阻元件11和N型金氧半導(dǎo)體晶體管(NMOS)編程選擇器12。電阻元件11 一端耦合到NMOS的漏極，另一端耦合到正電壓V+。NMOS 12的柵極耦合到選擇信號(hào)SEL，源極耦合到負(fù)電壓V-。當(dāng)高電壓加在V+而低電壓加在V-時(shí)，經(jīng)由提高編程選擇信號(hào)SEL來(lái)打開(kāi)NMOS 12，電阻元件10則可被編程。圖2顯示另一種可編程電阻記憶存儲(chǔ)單元20’，其具有一耦接至二極管22’的一可編程電阻元素21’。此二極管22’的陰極可以切換至低電位以導(dǎo)通二極管22’，進(jìn)而進(jìn)行編程。
[0007]圖3a和3b所示為一些從內(nèi)連接(Interconnect)制作成的電性熔絲元素80和84的實(shí)施例。電阻元素有三個(gè)部分:陽(yáng)極，陰極，和本體。陽(yáng)極和陰極提供電阻元件的連接到其他部分的電路，使電流可以從陽(yáng)極流動(dòng)通過(guò)本體到陰極。本體的寬度決定了電流密度，進(jìn)而決定編程電流的電遷移臨界值。圖3a顯示了一種傳統(tǒng)的電性熔絲元件80，包含陽(yáng)極81，陰極82,和本體83。這實(shí)施例有一大型而對(duì)稱的陽(yáng)極和陰極。圖3b顯不了另一種傳統(tǒng)的電性熔絲元件84，包含陽(yáng)極85，陰極86，和本體87。圖3a和3b里的熔絲元件81和85是相對(duì)比較大的結(jié)構(gòu)，這使得它們不適合一些應(yīng)用。


【發(fā)明內(nèi)容】

[0008]本發(fā)明的目的在于提供一種可編程電阻元件單元將使用接面二極管作為編程選擇器的范例說(shuō)明實(shí)施例。此可編程電阻元件單元可使用CMOS邏輯工藝以降低單元尺寸及成本。
[0009]依據(jù)一實(shí)施例，一可編程電阻元件及記憶體可用P+/N阱二極管作為編程選擇器，其中二極管的P及N端為在N阱的P+及N+主動(dòng)區(qū)。此P+及N+主動(dòng)區(qū)也可以作為PMOS或是NMOS的源極或是漏極(drain)。同樣的N阱較佳者可為在標(biāo)準(zhǔn)CMOS邏輯工藝中崁入PMOS的講。藉由在標(biāo)準(zhǔn)CMOS工藝中使用P+/N阱二極管，可降低單元尺寸，且不需任何特別工藝或光罩。接面二極管可在主體CMOS的N阱或是P阱制作，或是由在SOI CMOS、主體(bulk)FinFET或是SOI FinFET(或類似技術(shù))中的隔離主動(dòng)區(qū)制作。因此成本可大幅降低，以有利于多種用途(如嵌入式應(yīng)用)。
[0010]依據(jù)一實(shí)施例，接面二極管可由標(biāo)準(zhǔn)CMOS邏輯工藝建立且作為單次可編程元件的編程選擇器。此單次可編程元件可為電性熔絲(包括、內(nèi)連結(jié)、局部?jī)?nèi)連結(jié)、接觸點(diǎn)/層間接點(diǎn)反熔絲、或柵極氧化物崩潰反熔絲等)?？删幊屉娮柙乜删哂猩峒陨峄蚴羌訜峒约訜幔M(jìn)而輔助可編程電阻元素的編程。若可編程電阻元素為電性熔絲，此電性熔絲可具有擴(kuò)展區(qū)以輔助可編程電阻元素的編程。若可編程電阻元素為金屬熔絲，在編程路徑可制作至少一接觸點(diǎn)及/或多個(gè)層間接點(diǎn)(可使用一或多個(gè)跨接)，以產(chǎn)生更多焦耳熱并輔助編程。此跨皆為導(dǎo)電性并可由金屬、金屬柵極、局部?jī)?nèi)連接、多晶硅金屬制成。OTP元件可具有在記憶體陣列中耦接到至少一二極管的至少一 OTP元素。二極管可由在CMOS的N阱中的P+及N+主動(dòng)區(qū)制作，或是具有作為P及N端的隔離主動(dòng)區(qū)。OTP元素可為多晶硅、金屬娃化多晶娃、金屬娃化物、多晶娃金屬、金屬、金屬合金、局部?jī)?nèi)連接、熱隔離主動(dòng)區(qū)、CMOS柵極、CMOS金屬柵極或上述組合。
[0011]本發(fā)明可以不同實(shí)施方式實(shí)現(xiàn)，包含方法、系統(tǒng)、元件或是裝置(包含使用者圖形界面及電腦可讀取媒介)。本發(fā)明的多個(gè)實(shí)施例敘述如下。
[0012]對(duì)于可編程電阻兀件(programmable resistive device, PRD)記憶體的一實(shí)施例，其包含至少多個(gè)PRD單元，至少一 PRD單元包含至少一 PRD元素耦接至一第一電壓源線，及一編程選擇器耦接至此PRD元素及一第二電壓源線。此PRD元素的至少一部分包含至少一散熱件、加熱件或是擴(kuò)展區(qū)以輔助編程。散熱件為建立在PRD元素內(nèi)部或鄰近PRD元素以提升散熱效果。加熱件可為在電流路徑的任何高電阻值材料以使PRD元素的溫度可升高。加熱件可包含作為跨接的多個(gè)內(nèi)連接及/或多個(gè)接觸點(diǎn)或?qū)娱g接點(diǎn)。擴(kuò)展區(qū)為在PRD內(nèi)的一區(qū)域，且有減量電流或是沒(méi)有電流流過(guò)。經(jīng)由施加電壓到第一及第二電壓源線，此PRD元素可編程至不同的邏輯狀態(tài)。
[0013]依據(jù)一實(shí)施例的電子系統(tǒng)包含至少一處理器及一 PRD記憶體操作性連接至此處理器。此PRD記憶體包含多個(gè)PRD單元。至少一 PRD單元包含一 PRD元素，操作性耦接到一第一電壓源線，及一編程選擇器耦合至此PRD元素及一第二電壓源線。此PRD元素操作性耦接至至少一散熱件、加熱件或是一擴(kuò)展區(qū)以輔助編程。散熱件為建立在PRD元素內(nèi)部或鄰近PRD元素以提升散熱效果。加熱件可為在電流路徑的任何高電阻值材料以使PRD元素的溫度可升高。加熱件可包含作為跨接的多個(gè)內(nèi)連接及/或多個(gè)接觸點(diǎn)或?qū)娱g接點(diǎn)。擴(kuò)展區(qū)為在PRD內(nèi)的一區(qū)域，且有減量電流或是沒(méi)有電流流過(guò)。經(jīng)由施加電壓到第一及第二電壓源線，此PRD元素可編程至不同的邏輯狀態(tài)。
[0014]依據(jù)一實(shí)施例，PRD記憶體的操作方法包含下列步驟:提供多數(shù)PRD單元，至少一PRD單元至少包含:⑴一 PRD元素，操作性耦接到一第一電壓源線；(ii) 一編程選擇器耦合至此PRD元素及一第二電壓源線；且(iii)此PRD元素操作性耦接至至少一散熱件、加熱件或是一擴(kuò)展區(qū)以輔助編程。散熱件為建立在PRD元素內(nèi)部或鄰近PRD元素以提升散熱效果。加熱件可為在電流路徑的任何高電阻值材料以使PRD元素的溫度可升高。加熱件可包含作為跨接的多個(gè)內(nèi)連接及/或多個(gè)接觸點(diǎn)或?qū)娱g接點(diǎn)。擴(kuò)展區(qū)為在PRD內(nèi)的一區(qū)域，且有減量電流或是沒(méi)有電流流過(guò)。經(jīng)由施加電壓到第一及第二電壓源線，此PRD元素可編程至不同的邏輯狀態(tài)。
[0015]依據(jù)一實(shí)施例，OTP記憶體包含多個(gè)OTP單元。至少一 OTP單元至少包含:一 OTP元素包含操作性耦接到一第一電壓源線的至少一電性熔絲；及一編程選擇器耦合至此OTP元素及一第二電壓源線。此電性熔絲的至少一部分具有一擴(kuò)展區(qū)，有減量電流或是沒(méi)有電流流過(guò)。經(jīng)由施加電壓到第一及第二電壓源線，此擴(kuò)展區(qū)有減量電流或是沒(méi)有電流流過(guò)。經(jīng)由施加電壓到第一及第二電壓源線及導(dǎo)通此編程選擇器，此OTP元素可編程至不同的邏輯狀態(tài)。
[0016]依據(jù)本發(fā)明一實(shí)施例，一電子系統(tǒng)包含:至少一處理器及一 OTP記憶體操作性連接至此處理器。此OTP記憶體包含多個(gè)OTP單元。至少一 OTP單元包含一 OTP元素，此OTP元素包含操作性耦接到一第一電壓源線的一電性熔絲，及一編程選擇器耦合至此OTP元素及一第二電壓源線。此電性熔絲的至少一部分包含一擴(kuò)展區(qū)，此擴(kuò)展區(qū)有減量電流或是沒(méi)有電流流過(guò)。經(jīng)由施加電壓到第一及第二電壓源線及導(dǎo)通此編程選擇器，此OTP元素可編程至不同的邏輯狀態(tài)。
[0017]依據(jù)本發(fā)明一實(shí)施例，一操作OTP記憶體的操作方法包含下列步驟:提供多數(shù)OTP單元，至少一 OTP單元至少包含:(i) 一 OTP元素包含操作性耦接到一第一電壓源線的至少一電性熔絲；(ii) 一編程選擇器耦合至此OTP元素及一第二電壓源線；且(iii)此電性熔絲的至少一部分包含一擴(kuò)展區(qū)，此擴(kuò)展區(qū)有減量電流或是沒(méi)有電流流過(guò)；及經(jīng)由施加電壓到第一及第二電壓源線及導(dǎo)通此編程選擇器，此OTP元素可單次編程至不同的邏輯狀態(tài)。
[0018]以下結(jié)合附圖和具體實(shí)施例對(duì)本發(fā)明進(jìn)行詳細(xì)描述，但不作為對(duì)本發(fā)明的限定。

【專利附圖】

【附圖說(shuō)明】
[0019]圖1顯示一現(xiàn)有可編程電阻記憶體單元；
[0020]圖2顯示另一現(xiàn)有可編程電阻記憶體單元，且使用二極管作為編程選擇器；
[0021]圖3a，b分別顯示由內(nèi)連接作為電性熔絲的范例；
[0022]圖4a顯示使用接面二極管的記憶體單元的方框圖；
[0023]圖4b所示為一實(shí)例電性熔絲編程過(guò)程IV曲線特性；
[0024]圖5a顯示了另一接面二極管實(shí)施例的一截面圖，其當(dāng)做編程選擇器并以STI隔離；
[0025]圖5b顯示了另一接面二極管實(shí)施例的一截面圖，其當(dāng)做編程選擇器并以假CMOS柵極隔離；
[0026]圖5c顯示了另一接面二極管實(shí)施例的一截面圖，其當(dāng)做編程選擇器并以SBL隔離；
[0027]圖5d所示另一實(shí)施例的橫截面，其中接面二極管被當(dāng)編程選擇器，并采用在絕緣硅基體(SOI)技術(shù)的假CMOS柵極隔離。
[0028]圖6a顯示一接面二極管的俯視圖，此接面二極管被當(dāng)編程選擇器，并采用絕緣硅基體(SOI)或類似技術(shù)的假CMOS柵極做隔離；
[0029]圖6b為一可編程電阻單元的俯視圖，此可編程電阻單元具有一電阻元素及作為編程選擇器的二極管，且二極管在隔離主動(dòng)區(qū)以整件方式形成，而二極管兩端以假柵極隔離；
[0030]圖6c為一肖特基二極管的俯視圖，此二極管具有STI隔離及作為編程選擇器；
[0031]圖6d顯示本發(fā)明一實(shí)施例的肖特基二極管的俯視圖，此二極管具有CMOS柵極隔離及作為編程選擇器；
[0032]圖6e顯示本發(fā)明一實(shí)施例的肖特基二極管的俯視圖，此二極管具有SBL隔離及作為編程選擇器；
[0033]圖6f顯示接面二極管實(shí)施例的一立體圖，該接面二極管為使用翅式場(chǎng)效應(yīng)晶體管(FinFET)技術(shù)的假CMOS柵極做隔離的編程選擇器；
[0034]圖6g顯示以PMOS作為二極管(或是M0S)，以提供編程或讀取選擇器的實(shí)施例；
[0035]圖6h顯示在圖6g的單元剖視圖，以顯示使用PMOS作為二極管編程選擇器或是MOS讀取選擇器的編程/選擇路徑示意圖；
[0036]圖6i進(jìn)一步顯示圖6g圖示可編程電阻單元的操作狀態(tài)，該單元為使用PMOS作為二極管編程/讀取選擇器；
[0037]圖6j進(jìn)一步顯示圖6h圖示可編程電阻單元的操作狀態(tài)，該單元為使用PMOS作為MOS編程/讀取選擇器；
[0038]圖6k顯示在熱隔離基體上制作的可編程電阻元件單元示意圖，該可編程電阻元件單元使用編程選擇器的假柵極作為PRD元素；
[0039]圖61顯示在熱隔離基體上制作的可編程電阻元件單元示意圖，該可編程電阻元件單元使用編程選擇器的MOS柵極作為PRD元素；
[0040]圖7a顯示一電性熔絲元素的俯視圖，此電性熔絲元素使用導(dǎo)熱但電絕緣的散熱件以耦接至陽(yáng)極；
[0041]圖7b顯示一電性熔絲元素的俯視圖，此電性熔絲元素使用于主體下且接近陽(yáng)極的一薄氧化物作為散熱件；
[0042]圖7c顯示一電性熔絲元素的俯視圖，此電性熔絲元素使用于陽(yáng)極下的一薄氧化物區(qū)作為散熱件；
[0043]圖7d顯示一電性熔絲元素的俯視圖，此電性熔絲元素使用接近陽(yáng)極的一薄氧化物區(qū)作為散熱件；
[0044]圖7e顯示一電性熔絲元素的俯視圖，此電性熔絲元素使用擴(kuò)展陽(yáng)極的作為散熱件；
[0045]圖7f顯示一電性熔絲元素的俯視圖，此電性熔絲元素使用一高電阻區(qū)域作為加熱件；
[0046]圖7g顯示一電性熔絲元素的俯視圖，此電性熔絲元素具有在陰極的一擴(kuò)展區(qū)；
[0047]圖7h顯示一電性熔絲元素的俯視圖，此電性熔絲元素具有在陰極的一擴(kuò)展區(qū)，且在陽(yáng)極具有無(wú)邊界接觸點(diǎn)；
[0048]圖7i顯示一電性熔絲元素的俯視圖，此電性熔絲元素具有在陰極的一擴(kuò)展區(qū)，且在陽(yáng)極的共用接觸點(diǎn)；
[0049]圖7j顯示一電性熔絲元素的俯視圖，此電性熔絲元素具有至少一凹口 ；
[0050]圖7k顯示一電性熔絲元素的俯視圖，此電性熔絲元素具有部分NMOS金屬柵極及部分PMOS金屬柵極；
[0051]圖8a顯示依據(jù)一電性熔絲單元的俯視圖，此電性熔絲單元具有一 P+/N阱二極管及一毗連接觸點(diǎn)；
[0052]圖Sb顯示依據(jù)一可編程電阻單元的俯視圖，此可編程電阻單元耦接至一接面二極管，此二極管具有一假CMOS柵極以作為P+及N+的隔離；
[0053]圖9為一實(shí)例的處理器系統(tǒng)。

【具體實(shí)施方式】
[0054]下面結(jié)合附圖對(duì)本發(fā)明的結(jié)構(gòu)原理和工作原理作具體的描述:
[0055]本發(fā)明的實(shí)施例是有關(guān)于使用P+/N阱接面二極管作為編程選擇器的可編程電阻元件。此二極管可包含在一 N阱區(qū)的P+及N+主動(dòng)區(qū)。藉由標(biāo)準(zhǔn)的CMOS工藝可輕易制作在N阱區(qū)的P+及N+主動(dòng)區(qū)，本發(fā)明的可編程電阻元件可有效制作且降低成本。對(duì)于標(biāo)準(zhǔn)的SO1、FinFET或類似技術(shù)，隔離主動(dòng)區(qū)可制作編程選擇器二極管或是可編程電阻元素。此可編程電阻元件亦可以包含在一電子系統(tǒng)內(nèi)。
[0056]在一或多個(gè)實(shí)施例中，接面二極管可用標(biāo)準(zhǔn)CMOS工藝制作，且作為單次可編程(One-Time Programmable, OTP)兀件，如電性溶絲(包含內(nèi)連接(interconnect)溶絲、局部?jī)?nèi)連接(local interconnect)熔絲、接觸點(diǎn)/導(dǎo)孔熔絲、接觸點(diǎn)/導(dǎo)孔反熔絲或柵極氧化物崩潰反熔絲)的編程選擇器。在一可編程電阻元件(programmable resistivedevice, PRD)中可包含散熱件、加熱件、或擴(kuò)展區(qū)以輔助編程。散熱件包含至少一導(dǎo)體，接近PRD元素或位于其內(nèi)以散熱。加熱件可包含在電流路徑的一高電阻值材料以產(chǎn)生熱。內(nèi)連接、局部?jī)?nèi)連接、硅、多晶硅、金屬、導(dǎo)體、單一或多個(gè)接觸點(diǎn)或是導(dǎo)孔都可作為加熱件。擴(kuò)展區(qū)域?yàn)樵赑RD元素中沒(méi)有電流會(huì)流過(guò)或是減量電流流過(guò)的區(qū)域。若電性熔絲是使用金屬熔絲，在編程路徑可制作至少一接觸點(diǎn)及/或多個(gè)導(dǎo)孔(可使用多個(gè)跨接)以經(jīng)由焦耳效應(yīng)產(chǎn)生熱量作為編程?？缃?jumper)為導(dǎo)電性且可由金屬、金屬柵極、內(nèi)連接或是局部?jī)?nèi)連接形成。在記憶體單元中，OTP元件包含至少一 OTP元素，其藕接到至少一二極管。二極管可由在CMOS阱內(nèi)的P+及N+主動(dòng)區(qū)制作，或是制作于隔離式主動(dòng)區(qū)(作為二極管P/N端)。OTP兀素可為多晶娃、金屬娃化多晶娃、金屬娃化物、多晶娃金屬、金屬、金屬合金、局部?jī)?nèi)連接、熱隔離主動(dòng)區(qū)、CMOS柵極或其組合。
[0057]下面將配合【專利附圖】

【附圖說(shuō)明】本發(fā)明實(shí)施例，然對(duì)此技術(shù)熟知者應(yīng)知本案范圍不限于說(shuō)明的實(shí)施例。
[0058]圖4a顯示使用接面二極管的記憶體單元30的方框圖。此記憶體單元30包含電阻元件30a及一接面二極管30b。電阻元件30a耦接到接面二極管30b的陽(yáng)極及高電壓V+ ;二極管30b的陰極則耦接到低電壓V-。依據(jù)一實(shí)施例，記憶體單元30為熔絲單元，其具有電阻元件30a以作為電性熔絲。接面二極管30b作為編程選擇器，其可用標(biāo)準(zhǔn)CMOS工藝的P+/N阱制成，且使用P型基材、或在SOI的隔離主動(dòng)區(qū)，或是使用FinFET技術(shù)。作為陽(yáng)極及陰極的P+及N+主動(dòng)區(qū)即為CMOS元件的源極及漏極。N阱即為崁入PMOS元件的CMOS阱；再者，接面二極管也可由N+/P阱制成或是使用N型基材的CMOS工藝制作。電阻元件30a及接面二極管30b在電壓源V+及V-之間位置也可互換。在電壓源V+及V-之間以適當(dāng)時(shí)間施加適當(dāng)電壓，電阻元件30a可依據(jù)電壓大小及時(shí)間編程為高電阻或低電阻狀態(tài)，使記憶體單元30可編程為儲(chǔ)存數(shù)據(jù)(例如一位元資料)。二極管的P+和N+主動(dòng)區(qū)可以使用假CMOS柵極，淺溝槽隔離(STI)，局部氧化(L0C0S)，或硅化物阻擋層(SBL)來(lái)隔離。
[0059]圖4b所示為一實(shí)例電性熔絲編程過(guò)程的IV特性曲線。其IV曲線所展示的為電性熔絲施以一電壓源為X軸參數(shù)，其所對(duì)應(yīng)的響應(yīng)電流為Y軸參數(shù)。當(dāng)電流非常低時(shí)，曲線的斜率為初始電阻的倒數(shù)。當(dāng)電流增加時(shí)，由于焦耳熱的緣故，電阻也跟著增加；假設(shè)溫度系數(shù)是正的，可以看見(jiàn)曲線開(kāi)始朝著X軸彎曲。在過(guò)了臨界電流(Icrit)的時(shí)候，由于破裂、分解或熔化，電子熔絲的電阻開(kāi)始急劇變化甚至變成負(fù)值。傳統(tǒng)的電性熔絲編程方法是操作高于Icrit的電流，其物理模式像是爆炸，因此所得到的電阻是完全不可預(yù)期的。另一方面，假設(shè)操作電流低于Icrit,其寫入機(jī)制就僅為電遷移(electeomigrat1n)方式。由于是電遷移的關(guān)系，寫入行為變得是易于控制且具確定性。電性熔絲可以多次接受脈沖方式進(jìn)行編程，并且電阻是漸進(jìn)式的隨脈沖施加而變化，直至符合要求的高電阻值可達(dá)成且被檢測(cè)為止。依據(jù)上述方式編程的電性熔絲，其編程后良率可為百分的百，且良率可以由編程前的制作缺陷所決定。圖4b所示的IV特性曲線亦可以用于具有至少一 OTP元素及一選擇器的OTP單元。再者，由上述方式編程的電性熔絲的編程狀態(tài)(是否有編程)，無(wú)法由光學(xué)顯微鏡或是掃描式電子顯微鏡(SEM)看得出來(lái)。
[0060]本發(fā)明提供一種編程電性熔絲的可靠方法，包含下列步驟:(a)使用一低編程電壓起始編程一 OTP記憶體的一部分，逐漸增加編程電壓直至所有OTP單元可被編程且讀取確認(rèn)，此電壓即被標(biāo)示為編程電壓下限；(b)持續(xù)增加編程電壓以編程OTP單元的相同部分直到至少一 OTP單元(不管是否已經(jīng)編程)已被讀取確認(rèn)失敗，此電壓即被標(biāo)示為編程電壓上限。此外，即可調(diào)整編程時(shí)間以重復(fù)上述步驟(a)及(b)直至下限、上限或一編程區(qū)間(上限及下限之間的電壓范圍)符合一標(biāo)準(zhǔn)值為止。電性熔絲的一可靠編程區(qū)間示于圖4b。在界定編程區(qū)間后，其他的OTP單元可以在下限及上限間的電壓加以編程，且以一單元電壓或電流脈沖方式。
[0061]本發(fā)明提供一種單元電流量測(cè)方式，包含下列步驟:(a)在編程模式，施加一電壓至一編程接腳VDDP，此電壓足夠低以不編程OTP單元；(b)避免VDDP提供電流至非為OTP記憶體陣列的OTP電路；(c)開(kāi)啟(導(dǎo)通)待量測(cè)OTP單元的選擇器；(d)量測(cè)流經(jīng)VDDP的電流以作為被選擇OTP單元的單元電流。此方法可應(yīng)用于被編程或未編程的OTP單元。此方法亦可作為判斷OTP單元是否被編程的準(zhǔn)則，只要設(shè)定代表已編程的最大單元電流及代表未編程的最小單元電流，以決定在界定特性時(shí)編程電壓的上下限。
[0062]電性熔絲單元可以作為說(shuō)明關(guān)鍵實(shí)現(xiàn)概念的范例。圖5a顯示二極管32的橫截面，在可編程電阻元件里使用淺溝槽隔離的P+/N阱二極管做為編程選擇器。分別構(gòu)成二極管32的P和N終端的P+主動(dòng)區(qū)33和N+主動(dòng)區(qū)37就是在標(biāo)準(zhǔn)CMOS邏輯工藝?yán)锏腜MOS和NMOS的源極或漏極。N+主動(dòng)區(qū)37被耦合到N阱34，此N阱在標(biāo)準(zhǔn)CMOS邏輯工藝?yán)锴禔PMOS0淺溝槽隔離36隔離不同元件的主動(dòng)區(qū)。電阻元件(沒(méi)有顯示在圖5a)，如電性熔絲，可以一端耦合到P+主動(dòng)區(qū)33而另一端耦合到高電壓電源V+。為了編程這種可編程電阻式元件，高電壓加在V+，低電壓或接地電位施加到N+主動(dòng)區(qū)37。因此，高電流通過(guò)熔絲元件和二極管32來(lái)編程電阻元件。
[0063]圖5b顯示了另一接面二極管32’實(shí)施例的一截面圖，其當(dāng)做編程選擇器并以假CMOS柵極39’隔離。淺溝槽隔離36’提供其他主動(dòng)區(qū)的隔離。主動(dòng)區(qū)31’是以淺溝槽隔離36’來(lái)加以定義。這里的N+和P+主動(dòng)區(qū)37’和33’進(jìn)一步分別由假CMOS柵極39’、P+植入層38’和N+植入層(P+植入層38’的互補(bǔ))混合來(lái)加以定義，構(gòu)成二極管32’的N和P端。假M(fèi)OS柵極39’為標(biāo)準(zhǔn)CMOS工藝制作的CMOS柵極。假M(fèi)OS柵極39’的寬度可選擇為CMOS柵極的最小寬度，且可小于兩倍的寬度。假M(fèi)OS柵極39’也可以具有較厚的柵極氧化層用于輸出入端的晶體管。該二極管32’被制作成類似PMOS的元件，且包含了 37’、39’、33’及34’作為源極、柵極、漏極和N阱；然而源極37’上覆蓋有N+植入層，而非真正的PMOS所覆蓋的P+植入層38’。假M(fèi)OS柵極39’最好是偏壓在一固定的電壓，或是藕接到N+主動(dòng)區(qū)37’，其目的為在制作過(guò)程中當(dāng)作P+主動(dòng)區(qū)33’和N+主動(dòng)區(qū)37’之間的隔離。N+主動(dòng)區(qū)37’被耦合到N阱34’，此阱在標(biāo)準(zhǔn)CMOS邏輯工藝?yán)锸乔度隤MOS的本體。P基體35’是P型硅的基體。電阻元件(圖5b中沒(méi)有顯示)，如電性熔絲，可以一端被耦合到P+區(qū)33’而另一端被耦合到一高電壓電源V+。為了編程這種可編程電阻元件，高電壓施加在V+，而低電壓或接地到N+主動(dòng)區(qū)37’。因此，高電流流過(guò)熔絲元件與二極管32’來(lái)編程電阻元件。這實(shí)施例有比較小的小尺寸和低電阻。
[0064]圖5c所示另一實(shí)施例的橫截面，其中接面二極管32”以硅化物阻擋層(SBL) 39”隔離并作為編程選擇器。圖5c類似圖5b，然而在圖5b里的假CMOS柵極39’被圖5c里的硅化物阻擋層39 “所取代，以阻止硅化物生長(zhǎng)在主動(dòng)區(qū)31 “的頂部。如果沒(méi)有假CMOS柵極或硅化物阻擋層，N+和P+主動(dòng)區(qū)將由主動(dòng)區(qū)域31 “表面的金屬硅化物而被短路。
[0065]圖5d所示另一實(shí)施例的橫截面，其中接面二極管32”被當(dāng)編程選擇器，并采用絕緣硅基體(SOI)、FinFET或其他類似的技術(shù)。在SOI技術(shù)中，基體35"是如二氧化硅或類似材料的絕緣體，此絕緣體有薄層硅阱生長(zhǎng)在頂部。所有NM0S和PM0S都在硅阱里，由二氧化硅或類似的材料隔離彼此和基體35"。一主動(dòng)區(qū)31"經(jīng)由假CMOS柵極39”、P+植入層38”和N+植入層(P+植入層38”的互補(bǔ))的混合分為N+主動(dòng)區(qū)37"、P+主動(dòng)區(qū)33"和本體34"。此N+主動(dòng)區(qū)37"和P+主動(dòng)區(qū)33"分別構(gòu)成接面二極管32”的N端和P端。N+主動(dòng)區(qū)37 "及P+主動(dòng)區(qū)33 "可以分別和標(biāo)準(zhǔn)CMOS邏輯工藝?yán)颪M0S和PM0S的源極或漏極相同。同樣，假CMOS柵極39”可以和標(biāo)準(zhǔn)CMOS工藝建構(gòu)的CMOS柵極相同。假M(fèi)0S柵極39”可以偏壓在一固定的電壓，其目的為在制作過(guò)程中當(dāng)作P+主動(dòng)區(qū)33”和N+主動(dòng)區(qū)37”之間的隔離。假M(fèi)0S柵極39”的寬度可變化，但依據(jù)實(shí)施例可接近CMOS柵極的最小柵極寬度，且可小于兩倍的最小柵極寬度。假M(fèi)0S柵極39”也可有較厚柵極氧化層以承受較高電壓。N+主動(dòng)區(qū)37”被耦合到低電壓V-。電阻元件(圖5d中沒(méi)有顯示)，如電性熔絲，可以一端被耦合到P+主動(dòng)區(qū)33”而另一端被耦合到高電壓電源V+。為了編程這種電性熔絲存儲(chǔ)單元，高和低電壓分別施加在V+和V-，導(dǎo)通電流流過(guò)熔絲元件與接面二極管32”來(lái)編程電阻元件。CMOS隔離技術(shù)的其他實(shí)施例，如淺溝槽隔離(STI)，假CMOS柵極，或硅化物阻擋層(SBL)可在一至四邊或任何一邊，這可以很容易應(yīng)用到相應(yīng)的CMOS SOI技術(shù)。
[0066]圖6a顯示一接面二極管832的俯視圖，其相對(duì)應(yīng)圖5d的剖視圖。此接面二極管832被當(dāng)編程選擇器，并采用絕緣硅基體(SOI).FinFET或其他類似的技術(shù)以自絕緣主動(dòng)區(qū)制成。主動(dòng)區(qū)831經(jīng)由假CMOS柵極839、P+植入層838和N+植入層(P+植入層838的互補(bǔ))的混合分為N+主動(dòng)區(qū)837、P+主動(dòng)區(qū)833和本體(在假CMOS柵極839之下)。
[0067]圖6b為一熔絲元件932的俯視圖，此熔絲元件932由一熔絲元素931_2、一二極管931-1及一接觸區(qū)931-3制成；該二極管931-1作為編程選擇器且在隔離主動(dòng)區(qū)以整件(one piece)方式形成。該主動(dòng)區(qū)931-1、931_2、931_3都是在相同結(jié)構(gòu)上建構(gòu)的隔離主動(dòng)區(qū)，以作為熔絲元件932的二極管、熔絲元素及接觸區(qū)。隔離主動(dòng)區(qū)931-1被假CMOS柵極939分成區(qū)域933和937，且該些區(qū)分別被P+植入層938和N+植入層(P+植入層938的互補(bǔ))覆蓋以作為二極管931-1的P端及N端。P+區(qū)933耦接到熔絲元素931-2，其更連接到接觸區(qū)931-3。此接觸區(qū)931-3及二極管931-1的陰極接觸點(diǎn)可經(jīng)由一或多個(gè)接觸點(diǎn)耦接到V+及V-電源線。
[0068]若在V+及V-分別施加高及低電壓，有電流會(huì)流過(guò)熔絲元素931-2以使其編程至高電阻狀態(tài)。依據(jù)一實(shí)施例，熔絲元素931-2可以全為N型或是P型。依據(jù)另一實(shí)施例，熔絲元素931-2可一半為P型一半為N型，使得熔絲元素931-2在讀取時(shí)類似反向偏壓的二極管。且在編程后頂端的金屬硅化物會(huì)被空乏。若沒(méi)有金屬硅化物，則此熔絲元素931-2(為0ΤΡ元素)可以N/P或是P/N 二極管方式制作，以在正向或是反向偏壓時(shí)崩潰。在此實(shí)施例，0ΤΡ元素可以直接耦接至作為編程選擇器的二極管且其間并無(wú)任何接觸點(diǎn)，藉此降低單元面積及成本。
[0069]如圖6c_e所示，作為編程選擇器的二極管可由標(biāo)準(zhǔn)CMOS工藝的肖特基(Schottky) 二極管制作。肖特基二極管是一種金屬一半導(dǎo)體接面二極管，而非一般由半導(dǎo)體P+及N+摻雜所構(gòu)成的接面二極管。肖特基二極管和接面二極管非常相似，且肖特基二極管的陽(yáng)極是由金屬連接至輕摻雜N或P型，而一般接面半導(dǎo)體的陽(yáng)極是由金屬連接至重?fù)诫sN或P型。肖特基二極管的陽(yáng)極可由任何金屬制成，如鋁、銅、金屬合金或是金屬硅化物。肖特基二極管的金屬陽(yáng)極可連接至N阱中N+主動(dòng)區(qū)或是P阱中P+主動(dòng)區(qū)為陰極。肖特基二極管可由本體CMOS或是SOI CMOS、平面或是FinFET CMOS制成。本領(lǐng)域人員可知本發(fā)明范圍還包含不同工藝的肖特基二極管。
[0070]圖6c顯示本發(fā)明一實(shí)施例的肖特基二極管530的俯視圖。肖特基二極管530形成于一N阱(未圖示)且具有主動(dòng)區(qū)531(陰極)及主動(dòng)區(qū)532 (陽(yáng)極)。主動(dòng)區(qū)531被N+布植層533覆蓋且具有對(duì)外連接的接觸點(diǎn)535。主動(dòng)區(qū)532未被N+或是P+布植層覆蓋，使其摻雜濃度與N講大體相同。主動(dòng)區(qū)532上有一金屬娃化物層以與娃產(chǎn)生肖特基能障，且進(jìn)一步經(jīng)由陽(yáng)極接觸點(diǎn)536連接到金屬538。一 P+布植層534可覆蓋主動(dòng)區(qū)532以降低漏電流。
[0071]圖6d顯示本發(fā)明一實(shí)施例的肖特基二極管530’的俯視圖。肖特基二極管530’形成于一 N阱(未圖示)且具有主動(dòng)區(qū)531’以崁入二極管的陽(yáng)極及陰極。主動(dòng)區(qū)531’被假柵極539’分成一中央陽(yáng)極及兩個(gè)外側(cè)陰極。陰極被N+布植層533’覆蓋并具有對(duì)外連接的接觸點(diǎn)535’。中央陽(yáng)極未被N+或是P+布植層覆蓋，使其摻雜濃度與N阱大體相同。中央陽(yáng)極上有一金屬硅化物層以與硅產(chǎn)生肖特基能障，且進(jìn)一步經(jīng)由陽(yáng)極接觸點(diǎn)536’連接到金屬538’。一 P+布植層534’可覆蓋部分中央陽(yáng)極以降低漏電。依據(jù)其他實(shí)施例，N+布植層533’及P+布植層534’的邊界可落在陰極上。圖6e顯示本發(fā)明一實(shí)施例的肖特基二極管530”的俯視圖。肖特基二極管530”形成于一 N阱(未圖示)且具有主動(dòng)區(qū)531”以崁入二極管的陽(yáng)極及陰極。主動(dòng)區(qū)531”被硅化物阻擋層539”分成一中央陽(yáng)極及兩個(gè)外側(cè)陰極。陰極被N+布植層533”覆蓋并具有對(duì)外連接的接觸點(diǎn)535”。中央陽(yáng)極未被N+或是P+布植層覆蓋，使其摻雜濃度與N講大體相同。中央陽(yáng)極上有一金屬娃化物層以與娃產(chǎn)生肖特基能障，且進(jìn)一步經(jīng)由陽(yáng)極接觸點(diǎn)536”連接到金屬538”。一 P+布植層534”可覆蓋中央陽(yáng)極以降低漏電流。
[0072]圖6f顯示另一接面二極管45實(shí)施例的一截面圖，該接面二極管45為使用翅式場(chǎng)效應(yīng)晶體管(FinFET)技術(shù)的編程選擇器。FinFET是指翅式(fin)為基本的多柵極晶體管。FinFET技術(shù)類似傳統(tǒng)的CMOS，但是具有高而細(xì)的硅島，其升高在硅基體上以作為CMOS元件的主體。其主體像傳統(tǒng)CM0S，由多晶硅或非鋁金屬柵極分成源極，漏極和通道。主要的區(qū)別是在FinFET技術(shù)中，M0S元件的本體被提升到基板之上，島狀區(qū)高度的兩倍即約為通道的寬度，然而電流的流動(dòng)方向仍然是在平行于硅的表面。圖6f顯示FinFET技術(shù)的實(shí)施例，硅基體35是個(gè)磊晶層，建在類似S0I絕緣層或其他高電阻硅基體之上。硅基體35可以被蝕刻成幾個(gè)高大的長(zhǎng)方形島狀區(qū)31-1、31-2和31-3。經(jīng)由適當(dāng)?shù)臇艠O氧化層成長(zhǎng)，島狀區(qū)31-U31-2及31-3可分別以M0S柵極39_1、39_2和39_3來(lái)覆蓋升高的島狀區(qū)的兩邊及定義源極和漏極區(qū)。源極和漏極區(qū)形成于島狀區(qū)31-1、31-2及31-3，然后填充硅/硅鍺，以形成延伸源極/漏極區(qū)域40-1，40-2，讓合并的源極和漏極面積大到足以放下接觸點(diǎn)。延伸源極/漏極區(qū)域40-1，40-2可由多晶硅、多晶硅/硅鍺、側(cè)向磊晶硅鍺或是選擇磊晶成長(zhǎng)(SEG)硅/硅鍺制作。延伸源極/漏極區(qū)域40-1，40-2或是其他的隔離主動(dòng)區(qū)可在島狀區(qū)旁邊或是島狀區(qū)末端成長(zhǎng)或是沈積。在圖6f中，延伸源極/漏極區(qū)域40-1、40-2的填充區(qū)域只是用來(lái)說(shuō)明及顯露橫截面，例如填充區(qū)域可以填充到島狀區(qū)31-1、31-2和31-3的最上方。在此實(shí)施例，主動(dòng)區(qū)33-1，2，3和37-1，2，3分別被P+植入層38’和N+植入層(P+植入層38’的互補(bǔ))覆蓋來(lái)構(gòu)成接面二極管45的P和N端，而不是像傳統(tǒng)FinFET的PMOS全部被P+植入層38’覆蓋。N+主動(dòng)區(qū)37-1，2，3被耦合到低電壓電源V-。電阻元素(圖6f中沒(méi)有顯示)，如電性熔絲，一端被耦合到P+主動(dòng)區(qū)33-1，2，3，另一端被耦合到高電壓電源V+。為了編程這種電性熔絲，高和低電壓分別施加在V+和V-上，以導(dǎo)通電流流過(guò)電阻元素與接面二極管45，進(jìn)而編程電阻元件。CMOS主體技術(shù)隔離的其他實(shí)施例，如淺溝槽隔離(STI)、假CMOS柵極或硅化物阻擋層(SBL)，可以很容易應(yīng)用到相應(yīng)的FinFET技術(shù)。
[0073]圖5d及圖6a，b f分別顯示在完全或部分隔離主動(dòng)區(qū)制作二極管(作為編程選擇器)或0ΤΡ元素的示意圖。作為編程選擇器的二極管可由如SOI或是FINFET的隔離主動(dòng)區(qū)制成。隔離主動(dòng)區(qū)可制作兩端有P+及N+布植(作為二極管的兩個(gè)終端)的二極管，此布植和CMOS元件的源極/漏極布植相同。此兩個(gè)終端之間可用假CMOS柵極或是硅化物阻擋層(SBL)做隔離及避免短路。在SBL隔離，SBL層可和N+及P+布植區(qū)重迭，且N+及P+布植區(qū)彼此有一間隔。可藉由調(diào)整此間隔的寬度及摻雜位準(zhǔn)來(lái)調(diào)整二極管的崩潰電壓及漏電流。作為0ΤΡ元素的熔絲也可由隔離主動(dòng)區(qū)制作。因?yàn)榇?ΤΡ被熱隔離，于編程中所產(chǎn)生的熱難以排除，可有利于提高溫度以加速編程。0ΤΡ元素可為完全N+或P+布植。若在主動(dòng)區(qū)頂部有金屬硅化物，此0ΤΡ元素可有部分N+布植、部分N+布植，使得0ΤΡ元素在讀取時(shí)類似反向偏壓的二極管。且在編程后頂端的金屬硅化物會(huì)被空乏。若沒(méi)有金屬硅化物，則此0ΤΡ元素可有部分N+布植、部分N+布植，使得0ΤΡ元素在讀取時(shí)類似將崩潰的二極管。在此兩例中，0ΤΡ元素或二極管可在隔離主動(dòng)區(qū)的相同結(jié)構(gòu)中制作以節(jié)省面積。在SOI或FinFET SOI技術(shù)中，主動(dòng)區(qū)可由二氧化硅或類似材料而與基體及其他主動(dòng)區(qū)隔離。同樣的，在FINFET主體技術(shù)中，在同一硅基體的翅結(jié)構(gòu)制作的主動(dòng)區(qū)在表面上彼此隔離，這些主動(dòng)區(qū)可由延伸源極/漏極區(qū)域彼此耦接。
[0074]圖6g顯示以PM0S作為二極管(或是M0S)，以提供編程或讀取選擇器的實(shí)施例。可編程電阻元件單元170具有可編程電阻元素171耦接至一 PM0S 177。此PM0S 177的柵極耦接至一讀取字元棒(WLRB)，漏極耦接至編程字元棒(WLPB)，源極耦接至可編程電阻元素171，而主體耦接至漏極。PM0S177的源極接面構(gòu)造可使此PM0S 177在對(duì)于選定單元編程時(shí)，可如二極管般操作。而且PM0S 177的源極接面或通道構(gòu)造可使此PM0S 177在對(duì)于讀取操作時(shí)，可如二極管或M0S選擇器般操作
[0075]圖6h顯示在圖6g的單元剖視圖，以顯示使用PM0S作為二極管編程選擇器或是M0S讀取選擇器的編程/選擇路徑示意圖?？删幊屉娮柙卧?70’具有可編程電阻元素171’耦接至一 PM0S，此PM0S具有源極172’、柵極173’、漏極174’、N阱176’及N阱接頭175’。此PM0S具有現(xiàn)有CMOS數(shù)字或是類比技術(shù)難以尋見(jiàn)的特殊導(dǎo)通模式，亦即將漏極174’位準(zhǔn)拉到極低電壓(例如接地)以導(dǎo)通在源極172’的接面二極管，進(jìn)而提供如虛線所示的編程。因?yàn)槎O管的IV曲線依循指數(shù)法則而非M0S的平方法則，此種操作模式可提供更大電流以縮小單元尺寸及降低編程電壓。此PM0S可在讀取時(shí)導(dǎo)通以實(shí)現(xiàn)低電壓讀取。
[0076]圖6i及圖6j進(jìn)一步顯示圖6g及圖6h圖示元件的操作狀態(tài)，以說(shuō)明特殊單元的創(chuàng)新性。圖6i顯示由二極管的編程及讀取狀態(tài)。在編程時(shí)，選定單元的WLPB耦接至極低電壓(例如接地)以導(dǎo)通源極接面二極管，而WLRB可耦接至VDDP(編程電壓)或是接地。未選定單元的WLPB及WLRB可都耦接至VDDP。在讀取時(shí)，選定單元的WLRB耦接至VDD核電壓或是接地，而WLPB耦接至接地以導(dǎo)通圖6g所示PMOS 171的源極接面二極管。未選定單元的WLPB及WLRB都耦接到VDD。圖6j顯示由M0S編程及讀取的狀態(tài)。此圖所示的操作模式與圖6i所示者類似，除了選定單元的WLRB及WLPB在讀取及編程時(shí)分別耦接到0伏及VDD/VDDP之外。因此PM0S可在編程或是讀取時(shí)導(dǎo)通。此PM0S可以由傳統(tǒng)PM0S方式布局，然其操作電壓與現(xiàn)有PM0S極為不同。在其他實(shí)施例，也可以由二極管及/或M0S組合以進(jìn)行編程或是讀取，亦即在一實(shí)施例由二極管編程而由M0S讀取。在另一實(shí)施例，對(duì)于不同資料以二極管及M0S在不同電流方向進(jìn)行編程。
[0077]圖6k顯示在熱隔離基體(如SOI或是多晶硅)上制作的可編程電阻元件(PRD)單元730示意圖。熱隔離基體的導(dǎo)熱性極差，可編程電阻元素(PRE)可與編程選擇器的柵極共享而仍保有高編程效率。此單元730具有一 PRE，其包含一主體731、陽(yáng)極732及陰極733。PRE的主體731亦為假柵極二極管的柵極，此假柵極二極管具有主動(dòng)區(qū)734、具有N+布植735及陰極接觸點(diǎn)737的陰極、及具有P+布植736及陽(yáng)極接觸點(diǎn)738的陽(yáng)極。此PRE的陰極由一金屬739而耦接至假柵極二極管的陽(yáng)極。
[0078]圖61顯示在熱隔離基體(如SOI或是多晶硅)上制作的可編程電阻元件(PRD)單元730’示意圖。熱隔離基體的導(dǎo)熱性極差，可編程電阻元素(PRE)可與編程選擇器的柵極共享而仍保有高編程效率。此單元730’具有一 PRE，其包含一主體731’、陽(yáng)極732’及陰極733’。PRE的主體731’亦為M0S的柵極，此M0S具有主動(dòng)區(qū)734’、具有被N+布植735’覆蓋漏極接觸點(diǎn)737’的漏極、及具有被P+布植736’覆蓋源極接觸點(diǎn)738’的源極。此PRE的陰極由一金屬739’而耦接至M0S的源極接觸點(diǎn)738’。類似圖6g-j的操作，可藉由導(dǎo)通M0S的源極接面二極管或晶體管的通道來(lái)編程或是讀取此PRD單元730’。
[0079]在圖6k及圖61所示的PRD單元730，730’僅為說(shuō)明用途。熱隔離基體可為SOI或是多晶硅基體。主動(dòng)區(qū)可為硅、鍺、硅鍺、III V或是II VI半導(dǎo)體材料。PRE可為電性熔絲(包括反熔絲)、相變(PCM)薄膜、磁性穿透接口(MTJ)薄膜、電阻性記憶體(RRAM)薄膜等。PRE可與圖7a-e所示的散熱件、圖7f所示的加熱件或是圖7g_i所示的擴(kuò)展區(qū)一起制作。編程選擇器可為二極管或是MOS。M0S選擇器可由導(dǎo)通一 M0S通道或一源極接面而進(jìn)行編程或是讀取。本發(fā)明可有多種等校實(shí)施及組合，皆在本發(fā)明專利范圍內(nèi)。
[0080]圖7a顯示一電性熔絲元素88”的俯視圖。此電性熔絲元素88”使用導(dǎo)熱但電絕緣的散熱件以耦接至陽(yáng)極。此電性熔絲元素88”例如可使用如圖4a所示的電阻元素30a。此電性熔絲元素88”可包含一陽(yáng)極89”、一陰極80”、一主體81”及一 N+主動(dòng)區(qū)83”。在P型基體的N+主動(dòng)區(qū)83”是經(jīng)由金屬84”耦接至陽(yáng)極89”。在此實(shí)施例中，N+主動(dòng)區(qū)83”和導(dǎo)通路徑電絕緣(亦即N+/P次二極管為反向偏壓)，但和P型基體熱導(dǎo)通以作為散熱件。于其他實(shí)施例，此散熱件可以直接耦接到陽(yáng)極89”而不需其他金屬或是內(nèi)連接。于其他實(shí)施例，此散熱件亦可耦接到一熔絲元素的主體、陰極及陽(yáng)極的部分或是全部。此實(shí)施例的散熱件可提供加速編程的急劇熱梯度。在其他實(shí)施例，此主體可以彎折45度或是90度一次或是多次。
[0081]圖7b顯示另一實(shí)施例的電性熔絲元素88”’俯視圖。此電性熔絲元素88”’和圖7a所示者類似，但具有一較薄的氧化物區(qū)83”’，其作為在主體81”’的下及近陽(yáng)極89”’的散熱件。此電性熔絲元素88”’例如可使用如圖4a所示的電阻元素30a。此電性熔絲元素88”，可包含一陽(yáng)極89”，、一陰極80”，、一主體81”，及一接近陽(yáng)極89”，的主動(dòng)區(qū)83”，。主動(dòng)區(qū)83”’位在主體81”’的下使得此區(qū)域的氧化層較其他區(qū)域薄(例如薄的柵極氧化物而非厚的STI氧化物)。在氧化物的上的主動(dòng)區(qū)83”’可有效散熱以提供加速編程的熱梯度。依據(jù)其他實(shí)施例，薄氧化物區(qū)域83”’可在一熔絲元素的主體、陰極及陽(yáng)極的部分或是全部下方，以作為散熱件可加速編程。
[0082]圖7c顯示另一實(shí)施例的電性熔絲元素198俯視圖。此電性熔絲元素198和圖7a所示者類似，但具有一較薄的氧化物區(qū)193，位于陽(yáng)極199兩側(cè)以提供另一形式的散熱件。此電性熔絲元素198例如可使用如圖4a所示的電阻元素30a。此電性熔絲元素198可包含一陽(yáng)極199、一陰極190、一主體191及一接近陽(yáng)極199的主動(dòng)區(qū)193。主動(dòng)區(qū)193位在陽(yáng)極199的下使得此區(qū)域的氧化層較其他區(qū)域薄(例如薄的柵極氧化物而非厚的STI氧化物)。
[0083]圖7d顯示另一實(shí)施例的電性熔絲元素198’俯視圖。此電性熔絲元素198’和圖7a所示者類似，但具有一較薄的氧化物區(qū)193’，近于陽(yáng)極199’一側(cè)以提供另一形式的散熱件。此電性熔絲元素198’例如可使用如圖4a所示的電阻元素30a。此電性熔絲元素198’可包含一陽(yáng)極199’、一陰極190’、一主體191’及一接近陽(yáng)極199’的主動(dòng)區(qū)193’。主動(dòng)區(qū)193’接近陽(yáng)極199’使得此區(qū)域的氧化層較其他區(qū)域薄(例如薄的柵極氧化物而非厚的STI氧化物)且可急速散熱以提供速編程的熱梯度。依據(jù)其他實(shí)施例，此薄氧化物區(qū)可接近一熔絲元素的主體、陰極或陽(yáng)極的一側(cè)、兩側(cè)、三側(cè)、四側(cè)或是任意側(cè)以加速散熱。依據(jù)其他實(shí)施例，可提供至少一耦接至主動(dòng)區(qū)(如主動(dòng)區(qū)193’)的基體接觸點(diǎn)以避免閂鎖。在基體接觸點(diǎn)上的接觸點(diǎn)柱或金屬可作為另一種散熱件。
[0084]圖7e為另一實(shí)例的電性熔絲元素198”俯視圖，該電性熔絲元素198”和圖7a所示者類似，但具有位于陰極的散熱件195”。此電性熔絲元素198”例如可使用如圖4a所示的電阻元素30a。此電性熔絲元素198”可包含一陰極199”、一陽(yáng)極190”、一主體191”及一散熱件195”。依據(jù)其他實(shí)施例，此散熱件也可僅具有一邊而非兩邊以適當(dāng)配合小單元空間，且其長(zhǎng)度可以增減。依據(jù)其他實(shí)施例，此散熱件也可為陽(yáng)極或是主體在一邊(或是兩邊)的一部分。在另一實(shí)施例，散熱件的長(zhǎng)寬比可大于0.6或是大于設(shè)計(jì)線寬規(guī)則(design rule)所需最小值。
[0085]圖7f為另一實(shí)例的電性熔絲元素198”’俯視圖，該電性熔絲元素198”’和圖7a所示者類似，但具有近于陰極的加熱件195”’。此電性熔絲元素198”’例如可使用如圖4a所示的電阻元素30a。此電性熔絲元素198”’可包含一陽(yáng)極199”’、一陰極190”’、一主體191”’及一作為加熱件的高電阻區(qū)195”’。此高電阻區(qū)195”’可產(chǎn)生更多熱以協(xié)助編程此熔絲元素。依據(jù)一實(shí)施例，此加熱件可為未金屬硅化多晶硅或是未金屬硅化主動(dòng)區(qū)以有較高電阻值。依據(jù)另一實(shí)施例，此加熱件可為彼此串接以增加電阻值的單一或多個(gè)接觸點(diǎn)/導(dǎo)孔，以在編程路徑上產(chǎn)生更多的熱。加熱件195”’可以放置在熔絲元素的部分或全部的陰極、陽(yáng)極、本體處。主動(dòng)區(qū)197”’具有基體接觸點(diǎn)以避免閂鎖。在主動(dòng)區(qū)197”’的接觸柱也可以作為散熱件。
[0086]圖7g顯示另一實(shí)施例的電性熔絲元素298俯視圖。此電性熔絲元素298和圖7a所示者類似，但具有一在陰極的擴(kuò)展區(qū)。此電性熔絲元素298可使用如圖4a所示的電阻元素30a。此電性熔絲元素298可包含一陰極299、一陽(yáng)極290、一主體291及一擴(kuò)展陰極區(qū)295。依據(jù)另一實(shí)施例，擴(kuò)展陰極區(qū)295也可僅在主體291 —邊以適合小單元空間，且其長(zhǎng)度可以增減。更廣義而言，擴(kuò)展陰極區(qū)可稱為擴(kuò)展區(qū)，亦即擴(kuò)展陰極區(qū)為擴(kuò)展區(qū)一范例。依據(jù)另一實(shí)施例，擴(kuò)展區(qū)可為陽(yáng)極或是主體在一邊或是兩邊的一部分。依據(jù)另一實(shí)施例，擴(kuò)展區(qū)的長(zhǎng)寬比大于0.6。此擴(kuò)展區(qū)系任何長(zhǎng)于設(shè)計(jì)線寬規(guī)則(design rule)所需區(qū)域，且耦接至陽(yáng)極、陰極或是主體有較小電流或是沒(méi)有電流。
[0087]圖7h顯示另一實(shí)施例的電性熔絲元素298’俯視圖，此電性熔絲元素298’具有在陰極部分的擴(kuò)展區(qū)。此電性熔絲元素298’可包含一陰極299’、一陽(yáng)極290’、一主體291’。此陰極299’具有接近主體291’ 一邊或是兩邊的擴(kuò)展陰極區(qū)295’以輔助(亦即加速)編程。此擴(kuò)展區(qū)295’為由最接近陰極或陽(yáng)極接觸點(diǎn)延伸出來(lái)的熔絲元素部分，且長(zhǎng)于設(shè)計(jì)線寬規(guī)則(design rule)所需區(qū)域。此電性熔絲元素298’的陽(yáng)極290’接觸點(diǎn)也無(wú)邊界，亦即接觸點(diǎn)寬度大于其下的熔絲元素寬度。依據(jù)另一實(shí)施例，陰極接觸點(diǎn)也為無(wú)邊界，且/或陽(yáng)極部分也有擴(kuò)展區(qū)。
[0088]圖7i顯示另一實(shí)施例的電性熔絲元素298”俯視圖，此電性熔絲元素298”可包含一陰極299”、一陽(yáng)極290”、一主體291”。此陰極299”具有接近主體291兩邊的擴(kuò)展區(qū)295”以加速編程。此擴(kuò)展區(qū)295”為由陰極及陽(yáng)極接觸點(diǎn)延伸出來(lái)的熔絲元素部分且有較小電流或是沒(méi)有電流，或其長(zhǎng)度長(zhǎng)于設(shè)計(jì)線寬規(guī)則(design rule)所需長(zhǎng)度。擴(kuò)展區(qū)295”沿著電流路徑的的長(zhǎng)寬比大于設(shè)計(jì)線寬規(guī)則(design rule)所需值，或是可大于0.6。陽(yáng)極290’有一共用接觸點(diǎn)296”。由一金屬293”位于該共用接觸點(diǎn)296”的上，以使主體291’與主動(dòng)區(qū)297”互連。依據(jù)一實(shí)施例，此擴(kuò)展區(qū)可接近主體291”的一側(cè)，且/或接于陰極或是陽(yáng)極。依據(jù)另一實(shí)施例，陽(yáng)即可有擴(kuò)展區(qū)，且/或陰極可有共用接觸點(diǎn)。
[0089]散熱件可提供加速編程的溫度梯度、如圖7a_e所示的散熱件為說(shuō)明用途。一散熱件可為陽(yáng)極、主體或陰極附近、下方或是上方的一側(cè)、兩側(cè)、三側(cè)、四側(cè)或任何側(cè)的薄氧化物區(qū)，以加速散熱。散熱件可為熔絲元素的陽(yáng)極、主體或是陰極的一擴(kuò)展區(qū)以加速散熱。散熱件也可為耦接至(接觸或是近于)熔絲元素的陽(yáng)極、主體或是陰極的一或多個(gè)導(dǎo)體以加速散熱。散熱件也可為具有較大區(qū)域的陽(yáng)極或是陰極(具有一或多個(gè)接觸點(diǎn)/導(dǎo)孔)以加速散熱。散熱件也可為熔絲元素接近陰極、主體或是陽(yáng)極的主動(dòng)區(qū)(也可具有至少在主動(dòng)區(qū)上的接觸柱)以加速散熱。具有共用接觸點(diǎn)的0ΤΡ單元(亦即用金屬使M0S柵極與主動(dòng)區(qū)在單一接觸點(diǎn)互連)亦可視為對(duì)于M0S柵極的散熱件實(shí)施例，以使熱有效散入主動(dòng)區(qū)。
[0090]如圖7g_i所示的擴(kuò)展區(qū)為由熔絲元素自接觸點(diǎn)或?qū)Э椎难由斐鰜?lái)部分，此部分可長(zhǎng)于設(shè)計(jì)線寬規(guī)則(design rule)所需值且有減少或是沒(méi)有流經(jīng)電流，藉此加速編程。一擴(kuò)展區(qū)(如45度或是90度的彎折且可包含多個(gè)構(gòu)件)可在熔絲元素陽(yáng)極、主體或陰極一偵I兩側(cè)、三側(cè)或、四側(cè)或任何側(cè)。一擴(kuò)展區(qū)也可為輔助散熱的散熱件。雖然實(shí)施結(jié)構(gòu)可以很近似，散熱件及擴(kuò)展區(qū)系基于不同物理機(jī)制以加速編程。一擴(kuò)展區(qū)可作為散熱件，但是散熱件不一定是擴(kuò)展區(qū)。本發(fā)明的實(shí)施例可以單獨(dú)或是組合實(shí)施。
[0091]在部分實(shí)施例，一熔絲元素的熱導(dǎo)(亦即熱損失)可因散熱件而增加20%至200%。相同的，一加熱件可增加更多熱以輔助熔絲元素編程。一加熱件(如圖7f的元件195”’)通常為位在或近于熔絲元素的部分(或全部)陰極、主體或是陽(yáng)極的高電阻值區(qū)以產(chǎn)生更多熱。一加熱件可由一或多個(gè)未金屬硅化多晶硅、未金屬硅化主動(dòng)區(qū)，一或多個(gè)接觸點(diǎn)或?qū)Э谆蚱浣M合，或在編程路徑上之一或多個(gè)高電阻內(nèi)連接實(shí)現(xiàn)。加熱器的電阻值可為8 Ω至200 Ω ;于某些實(shí)施例可為20 Ω至100 Ω。
[0092]具有散熱件、加熱件或擴(kuò)展區(qū)的熔絲元素可由多晶硅、金屬硅化多晶硅、金屬硅化物、多晶娃金屬、金屬、金屬合金、金屬柵極、局部?jī)?nèi)連接、第零層金屬(metalO)、熱隔離主動(dòng)區(qū)或是CMOS柵極等制作。此外仍可有多種不同組合及變化以提供可散熱的散熱件、可產(chǎn)生熱的加熱件及協(xié)助編程的擴(kuò)展區(qū)，此些組合及變化皆在本發(fā)明范圍內(nèi)。
[0093]圖7j顯示依據(jù)另一實(shí)施例的電性熔絲元素98’的俯視圖。此電性熔絲元素98’和圖7a所示者類示，除了在主體有至少一凹口以輔助編程。大體而言，此主體91’的一目標(biāo)部分形成時(shí)可具有較小區(qū)域(例如較薄)，以形成凹口。此電性熔絲元素98’例如可用于圖4a所示的電阻元素30a。此電性熔絲元素98’包含一陽(yáng)極99’、一陰極90’及一主體91’。此主體91’包含至少一凹口 95’以在編程時(shí)使此熔絲元素可輕易斷裂。
[0094]圖7k顯示依據(jù)另一實(shí)施例的電性熔絲元素98”的俯視圖。此電性熔絲元素98”和圖7a所示者類示，除了此熔絲元素是部分NM0S金屬柵極及部分PM0S金屬柵極。此電性熔絲元素98”例如可用于圖4a所示的電阻元素30a。此電性熔絲元素98”包含一陽(yáng)極99”、一陰極90”及分別由PM0S金屬柵極及NM0S金屬柵極制作的主體91”及93”。在相同的熔絲元素使用不同種類金屬，在編程時(shí)的升溫可產(chǎn)生具有大應(yīng)力的熱膨脹，藉此破裂此熔絲。
[0095]如圖7a_k所示的0ΤΡ元素僅說(shuō)明部分實(shí)施例。如前所述，此0ΤΡ元素可由任何內(nèi)連接制作，此內(nèi)連接包含但不限于多晶硅、金屬硅化多晶硅、金屬硅化物、局部?jī)?nèi)連接、多晶娃金屬、金屬、金屬合金、金屬柵極、熱隔離主動(dòng)區(qū)或是CMOS柵極,或上述的組合。多晶娃金屬是金屬一金屬氮化物一多晶硅(亦即W/WNx/Si)的夾心結(jié)構(gòu)，可用于降低多晶硅的電阻值。0ΤΡ元素可為N型、P型或是部分N及部分P型。每一 0ΤΡ元素具有一陽(yáng)極、一陰極及至少一主體。對(duì)于多晶硅/多晶硅金屬/局部?jī)?nèi)連接金屬熔絲，陽(yáng)極或陰極的接觸點(diǎn)數(shù)目可不超過(guò)兩個(gè)；對(duì)于金屬熔絲，陽(yáng)極或陰極的接觸點(diǎn)數(shù)目可不超過(guò)四個(gè)。
[0096]在其他實(shí)施例，陽(yáng)極或陰極的接觸點(diǎn)數(shù)目可僅為一個(gè)。接觸點(diǎn)尺寸可大于0ΤΡ記憶體陣列外的至少一個(gè)接觸點(diǎn)尺寸。接觸點(diǎn)外圍可小于0ΤΡ記憶體陣列外的至少一個(gè)接觸點(diǎn)外圍。在其他實(shí)施例，外圍可為負(fù)值，亦即接觸點(diǎn)較其下的接觸面積寬，此為所謂的無(wú)邊界接觸點(diǎn)。主體的長(zhǎng)寬比可為0.5-8，或在某些實(shí)施例可為2-6 (多晶硅/局部?jī)?nèi)連接/多晶硅金屬/金屬柵極主體)或?yàn)?0或10以上(金屬主體)。除上述范例外，本發(fā)明的范圍還包含上述例子的組合及部分。
[0097]在高介電系數(shù)/金屬柵極CMOS工藝作為界定CMOS柵極及內(nèi)連接的多晶硅也可以用作0ΤΡ元素。0ΤΡ元素可為P型、N型或是部分N及部分P型。對(duì)于具有P+型及N+型摻雜的熔絲元素，編程前后的電阻比可被提升以在編程后建立一二極管，此熔絲元素如多晶硅、多晶硅金屬、熱隔離主動(dòng)區(qū)、或是高介電系數(shù)/金屬柵極CMOS的金屬柵極。如果金屬柵極CMOS具有在金屬合金層的間的多晶娃夾心結(jié)構(gòu)，金屬合金層可被布局資料庫(kù)產(chǎn)生的光罩運(yùn)作以在熔絲元素中產(chǎn)生一二極管。在S0I或類似S0I工藝中，一熔絲元素可自熱隔離主動(dòng)區(qū)建立，使得熔絲元素可在主動(dòng)區(qū)每一端被布植P+型、N+型或是部分N+及部分P+型雜質(zhì)。如果一熔絲元素系為部分N+及部分P+型雜質(zhì)，此熔絲元素特性類似反向偏壓的二極管，如同在頂部的金屬硅化物因?yàn)榫幊毯蠖豢辗?。在一?shí)施例中，如果在主動(dòng)區(qū)頂部沒(méi)有金屬硅化物，0ΤΡ元素也可自部分N+及部分P+型摻雜的隔離主動(dòng)區(qū)建立，其特性類似在正向或是反向偏壓崩潰的二極管。若使用隔離主動(dòng)區(qū)以建立0ΤΡ元素，此0ΤΡ元素可在單一主動(dòng)島狀區(qū)與編程選擇二極管合并以減少使用區(qū)域。
[0098]對(duì)于可提供局部?jī)?nèi)連接的工藝技術(shù)，局部?jī)?nèi)連接可做0ΤΡ元素的部分或是全部。局部?jī)?nèi)連接，也稱為第零層(M0)是一種在金屬硅化物工藝中產(chǎn)生的副產(chǎn)品，且可將多晶硅(或是MOS柵極)與主動(dòng)區(qū)直接互連。在超越28nm的先進(jìn)工藝，沿著硅表面的縮放進(jìn)展遠(yuǎn)較沿著高度方向來(lái)得快。因此CMOS柵極的長(zhǎng)寬比(柵極高度與通道長(zhǎng)度比)變得極高，造成在金屬1及源極/漏極或是CMOS柵極間的接觸點(diǎn)制作成本變高(如考量元件區(qū)域及成本)。局部?jī)?nèi)連接可作為源極/漏極與CMOS柵極的中間內(nèi)連接、CMOS柵極與金屬1的中間內(nèi)連接、或是源極/漏極與與金屬1在一層或兩層的中間內(nèi)連接。依據(jù)一實(shí)施例，局部?jī)?nèi)連接、CMOS柵極，或其組合可作為0TP元素。依據(jù)另一實(shí)施例，0TP元素及編程選擇器的一端可經(jīng)由局部?jī)?nèi)連接而直接連接(不需任何接觸點(diǎn))，以節(jié)省面積。因此，第零層可用于連接源極/漏極，來(lái)墊到金屬柵極相同的高度，以便金屬1來(lái)連接第零層和金屬柵極。
[0099]本領(lǐng)域人員可知上述敘述僅為說(shuō)明范例，本發(fā)明仍包含不同變化及等效方式，以在CMOS工藝制作電性熔絲、反熔絲元素或是編程選擇器。
[0100]圖8a及8b分別顯示不同隔離實(shí)施方式所制作的P+/N阱二極管及熔絲元件。若無(wú)隔離，P+及N+主動(dòng)區(qū)會(huì)因在上面成長(zhǎng)的金屬硅化物而短路。在單元的一至四邊或任意邊可由ST1、假CMOS柵極、SBL或其組合以提供隔離。作為二極管P及N端的P+及N+主動(dòng)區(qū)即為CMOS元件的源極及漏極。P+及N+主動(dòng)區(qū)皆位于N講，此N阱即為在標(biāo)準(zhǔn)CMOS工藝崁入PM0S的N阱。為簡(jiǎn)化說(shuō)明，圖8a及7b顯示在一 P+主動(dòng)區(qū)僅具有一 N+主動(dòng)區(qū)，然在多數(shù)阱的二極管N+主動(dòng)區(qū)可共用。
[0101]圖8a顯示依據(jù)一實(shí)施例的一電性熔絲單元70的俯視圖，此電性熔絲單元70具有一 P+/N阱二極管及一毗連接觸點(diǎn)。由STI隔離的主動(dòng)區(qū)73及74分別被P+植入層77和N+植入層(P+植入層77的互補(bǔ))覆蓋，以形成二極管70的P及N端。主動(dòng)區(qū)73及74皆位于一 N阱75，此N阱即為在標(biāo)準(zhǔn)CMOS工藝中崁入PM0S的阱。一熔絲元素72經(jīng)由一金屬76 (在單一接觸點(diǎn)71中)耦接至P+主動(dòng)區(qū)73。此接觸點(diǎn)71與傳統(tǒng)接觸點(diǎn)有顯著差異，一接觸點(diǎn)可經(jīng)由一金屬而連接熔絲元素而另一連接點(diǎn)則經(jīng)由P+主動(dòng)區(qū)而連接此金屬。將一熔絲元素經(jīng)由在單一接觸點(diǎn)內(nèi)的一金屬而直接連接到一主動(dòng)區(qū)，單元面積可大幅降低。毗連接觸點(diǎn)可大于一般接觸點(diǎn)，且可為一方形接觸點(diǎn)并具有約一般CMOS工藝的方形接觸點(diǎn)兩倍面積。本實(shí)施例的熔絲兀素可由一 CMOS柵極(包含多晶娃、金屬娃化多晶娃、多晶娃金屬、局部?jī)?nèi)連接，或是非鋁金屬CMOS柵極)制成，以提供毗連接觸點(diǎn)。
[0102]圖8b顯示依據(jù)一實(shí)施例的一電性熔絲單元70”的俯視圖，此電性熔絲單元70具有一假M(fèi)0S柵極78”以在N阱中作為P+及N+ (作為二極管兩端)的隔離，及具有一電性熔絲元素72”。一主動(dòng)區(qū)71”被一假M(fèi)0S柵極78”分為上主動(dòng)區(qū)73”及下主動(dòng)區(qū)74”。上主動(dòng)區(qū)73”及下主動(dòng)區(qū)74”分別被P+植入層77”和N+植入層(P+植入層77”的互補(bǔ))覆蓋。在單元70”中，此上主動(dòng)區(qū)73”及下主動(dòng)區(qū)74”構(gòu)成二極管的兩端。假M(fèi)0S柵極(如一多晶硅)78”提供單元70”的二極管P+/N+區(qū)的隔離且可有一固定偏壓或耦合到二極管的陰極。此多晶硅78”為一在標(biāo)準(zhǔn)CMOS工藝的假M(fèi)0S柵極，且可在先進(jìn)金屬柵極CMOS工藝中為一金屬柵極。假M(fèi)0S柵極的寬度可接近CMOS技術(shù)的最小柵極寬度。依據(jù)一實(shí)施例，假M(fèi)0S柵極的寬度小于兩倍的CMOS技術(shù)最小柵極寬度。假M(fèi)0S柵極也可由1/0元件制作以承受較高電壓。主動(dòng)區(qū)71”位于一 N阱75”，此N阱即為在標(biāo)準(zhǔn)CMOS工藝中崁入PM0S的阱。一熔絲元素72”在一端經(jīng)由一金屬76”耦接至P+主動(dòng)區(qū)73” (經(jīng)由接觸點(diǎn)75”-2及75”-3)，在另一端耦接至一高電壓源線V+(經(jīng)由接觸點(diǎn)75”-1)。N+區(qū)域74”經(jīng)由接觸點(diǎn)75-4”耦接至一低電壓源線V-。依據(jù)一實(shí)施例，接觸點(diǎn)75”-1，2，3，4中至少有一個(gè)大于記憶體陣列外的接觸點(diǎn)，以降低阻值。當(dāng)高及低電壓分別施加到V+及V-，有電流會(huì)流過(guò)此熔絲元素72”以將其編程于高電阻狀態(tài)。
[0103]圖9為一實(shí)例的處理器系統(tǒng)700。處理器系統(tǒng)700在一實(shí)例中包含在記憶體740的一可編程電阻元件744 (例如在單元陣列742中)。處理器系統(tǒng)700舉例來(lái)說(shuō)可以是電腦系統(tǒng)。電腦系統(tǒng)包含了中央處理器710，通過(guò)一個(gè)共同匯流排715進(jìn)行通訊，包括各種記憶體與外圍設(shè)備(如I/O 720、硬盤730、⑶R0M750、記憶體740、與其他記憶體760)通訊。其他的記憶體760為傳統(tǒng)記憶體，譬如SRAM、DRAM、快閃記憶體，典型地通過(guò)記體體控制器連接至CPU 710。CPU 710通常是一個(gè)微處理器，一個(gè)數(shù)字信號(hào)處理器或其他可程序編輯數(shù)字邏輯元件。記憶體740以集成電路方式實(shí)現(xiàn)較佳，包含了具有至少一個(gè)可編程電阻元件744的記憶體陣列742。記憶體740 —般可通過(guò)記憶體控制器界面連接到CPU 710。如果需要，記憶體740可與處理器(譬如CPU 710)結(jié)合在一個(gè)單一的集成電路中。
[0104]本發(fā)明可在一印刷電路板或是在一系統(tǒng)的一集成電路的部分或是全部實(shí)現(xiàn)?？删幊屉娮柙蔀槿劢z、反熔絲或是新的非揮發(fā)性記憶體。熔絲可為硅化或是非硅化的多晶硅熔絲，熱隔離主動(dòng)區(qū)熔絲、局部?jī)?nèi)連接熔絲、金屬熔絲、接觸點(diǎn)熔絲、層間接點(diǎn)熔絲、或是由CMOS柵極制作的熔絲。反熔絲可為柵極氧化物崩潰反熔絲、有介電質(zhì)在其間的接觸點(diǎn)或是層間接點(diǎn)反熔絲。新的非揮發(fā)性記憶體可為磁記憶體(MRAM)、導(dǎo)電橋隨機(jī)存取記憶體(CBRAM)、或是電阻式隨機(jī)存取記憶體(RRAM)。雖然編程機(jī)制不同，但是其邏輯狀態(tài)皆由不同電阻值界定。
[0105]當(dāng)然，本發(fā)明還可有其它多種實(shí)施例，在不背離本發(fā)明精神及其實(shí)質(zhì)的情況下，熟悉本領(lǐng)域的技術(shù)人員當(dāng)可根據(jù)本發(fā)明作出各種相應(yīng)的改變和變形，但這些相應(yīng)的改變和變形都應(yīng)屬于本發(fā)明所附的權(quán)利要求的保護(hù)范圍。
【權(quán)利要求】
1.一種單次可編程記憶體，其特征在于，包含: 多個(gè)單次可編程單元，至少一單次可編程單元包含至少: 一單次可編程元素包含至少一電性熔絲，該電性熔絲耦接至一第一電壓源線；及 一編程選擇器耦接至該單次可編程元素及一第二電壓源線， 其中該電性熔絲至少有一部分具有至少一擴(kuò)展區(qū)，該擴(kuò)展區(qū)有減量電流或是沒(méi)有電流流過(guò)；以及 其中該單次可編程元素可藉由施加電壓至該第一及第二電壓源線及導(dǎo)通該編程選擇器而編程，藉此將該單次可編程元素改變至不同邏輯狀態(tài)。
2.根據(jù)權(quán)利要求1的單次可編程記憶體，其特征在于，該電性熔絲由多晶硅、金屬硅化物、金屬娃化多晶娃、CMOS金屬柵極、金屬內(nèi)連接、多晶娃金屬、局部?jī)?nèi)連接、金屬合金、或熱隔離主動(dòng)區(qū)中至少一個(gè)制成。
3.根據(jù)權(quán)利要求1的單次可編程記憶體，其特征在于，該擴(kuò)展區(qū)的寬度與最小寬度相當(dāng)，且/或長(zhǎng)寬比于電流路徑大于0.6倍。
4.根據(jù)權(quán)利要求1的單次可編程記憶體，其特征在于，該電性熔絲的至少一部分或擴(kuò)展區(qū)具有至少一個(gè)約45度或是90度折彎。
5.根據(jù)權(quán)利要求1的單次可編程記憶體，其特征在于，該電性熔絲具有兩端，且該電性熔絲在兩端的兩個(gè)最接近接觸點(diǎn)間的長(zhǎng)寬比為2到8。
6.根據(jù)權(quán)利要求1的單次可編程記憶體，其特征在于，該電性熔絲在至少一端僅有一接觸點(diǎn)。
7.根據(jù)權(quán)利要求1的單次可編程記憶體，其特征在于，該電性熔絲在至少一端具有不超過(guò)兩個(gè)接觸點(diǎn)。
8.根據(jù)權(quán)利要求1的單次可編程記憶體，其特征在于，該單次可編程單元為一單次可編程記憶體陣列的一部分，其中該電性熔絲或該編程選擇器具有至少一接觸點(diǎn)，該接觸點(diǎn)大于該單次可編程記憶體陣列外的至少一接觸點(diǎn)。
9.根據(jù)權(quán)利要求1的單次可編程記憶體，其特征在于，該單次可編程單為一單次可編程記憶體陣列的一部分，其中該電性熔絲或該編程選擇器具有至少一接觸點(diǎn)外圍，該接觸點(diǎn)外圍小于該單次可編程記憶體陣列外的至少一接觸點(diǎn)外圍。
10.根據(jù)權(quán)利要求1的單次可編程記憶體，其特征在于，該電性熔絲至少一端的至少一接觸點(diǎn)寬度與熔絲寬度值相同或是大于熔絲寬度值。
11.根據(jù)權(quán)利要求1的單次可編程記憶體，其特征在于，該電性熔絲具有至少一主動(dòng)區(qū)鄰近于該熔絲，且/或至少有一基體接觸點(diǎn)建立于該主動(dòng)區(qū)上。
12.根據(jù)權(quán)利要求1的單次可編程記憶體，其特征在于，該編程選擇器包含至少一二極管或是一 M0S，可經(jīng)由通道或是源極/漏極接面導(dǎo)通。
13.根據(jù)權(quán)利要求1的單次可編程記憶體，其特征在于，該編程選擇器建立于一熱隔離基體或是一三維翅狀結(jié)構(gòu)中。
14.根據(jù)權(quán)利要求1的單次可編程記憶體，其特征在于，該編程選擇器具有至少一二極管，該二極管具有至少一第一主動(dòng)區(qū)及與該第一主動(dòng)區(qū)隔離的一第二主動(dòng)區(qū)，該第一主動(dòng)區(qū)具有第一類型摻雜，該第二主動(dòng)區(qū)具有第二類型摻雜，該第一主動(dòng)區(qū)提供該二極管第一端，該第二主動(dòng)區(qū)提供該二極管第二端，該第一及第二主動(dòng)區(qū)皆位于一共同CMOS阱中或是在一隔離基體上，至少一該主動(dòng)區(qū)由CMOS元件的源極或是漏極建造。
15.根據(jù)權(quán)利要求14的單次可編程記憶體，其特征在于，該單次可編程記憶體包含至少一淺溝槽隔離，該淺溝槽隔離隔離該二極管的該第一及第二端，及/或隔離鄰接的單次可編程單元。
16.根據(jù)權(quán)利要求14的單次可編程記憶體，其特征在于，該單次可編程記憶體包含至少一假CMOS柵極，該假CMOS柵極隔離該二極管的該第一及第二端，及/或隔離鄰接的單次可編程單元。
17.根據(jù)權(quán)利要求1的單次可編程記憶體，其特征在于，該編程選擇器的一部分柵極氧化層厚度大于核心元件的柵極氧化層厚度。
18.一種電子系統(tǒng)，其特征在于，包含: 至少一處理器 '及 一單次可編程記憶體操作性連接到該處理器，該單次可編程記憶體包含: 多個(gè)單次可編程單元，至少一單次可編程單元包含: 一單次可編程元素包含至少一電性熔絲，該電性熔絲操作性耦接至一第一電壓源線；及 一編程選擇器耦接至該單次可編程元素及一第二電壓源線， 其中該電性熔絲至少有一部分具有至少一擴(kuò)展區(qū)，該擴(kuò)展區(qū)有減量電流或是沒(méi)有電流流過(guò)；及 其中該單次可編程元素藉由施加電壓至該第一及第二電壓源線及導(dǎo)通該編程選擇器而編程，藉此將該單次可編程元素改變至不同邏輯狀態(tài)。
19.根據(jù)權(quán)利要求18的電子系統(tǒng)，其特征在于，該編程選擇器包含至少一二極管或一MOS,可經(jīng)由通道或是源極/漏極接面導(dǎo)通。
20.根據(jù)權(quán)利要求18的電子系統(tǒng)，其特征在于，該電性熔絲由多晶硅、金屬硅化物、金屬娃化多晶娃、CMOS金屬柵極、金屬內(nèi)連接、多晶娃金屬、局部?jī)?nèi)連接、金屬合金、或熱隔離主動(dòng)區(qū)中至少一個(gè)制成。
21.一種操作單次可編程記憶體方法，其特征在于，包含: 提供多個(gè)單次可編程單元，至少一單次可編程單元包含(i) 一單次可編程元素包含至少一電性熔絲，該電性熔絲耦接至一第一電壓源線；(ii) 一編程選擇器耦接至該單次可編程元素及一第二電壓源線，其中該電性熔絲至少有一部分具有至少一擴(kuò)展區(qū)，該擴(kuò)展區(qū)有減量電流或是沒(méi)有電流流過(guò)；及 藉由施加電壓至該第一及第二電壓源線及導(dǎo)通該編程選擇器而單次編程該單次可編程單元的至少一個(gè)單元至不同邏輯狀態(tài)。
22.根據(jù)權(quán)利要求21的操作單次可編程記憶體方法，其特征在于，該編程選擇器包含至少一二極管或一 M0S，可經(jīng)由通道或是源極/漏極接面導(dǎo)通。
23.根據(jù)權(quán)利要求21的操作單次可編程記憶體方法，其特征在于，該電性熔絲由多晶娃、金屬娃化物、金屬娃化多晶娃、CMOS金屬柵極、金屬內(nèi)連接、多晶娃金屬、局部?jī)?nèi)連接、金屬合金、或熱隔離主動(dòng)區(qū)中至少一個(gè)制成。
24.一種編程單次可編程記憶體方法，其特征在于，包含: 提供多個(gè)單次可編程單元，至少一單次可編程單元包含(i) 一單次可編程元素包含至少一電性熔絲，該電性熔絲耦接至一第一電壓源線；(ii) 一編程選擇器耦接至該單次可編程元素及一第二電壓源線；及 藉由施加多個(gè)電壓或是電流脈沖至該第一及第二電壓源線及導(dǎo)通該編程選擇器而逐漸改變?nèi)劢z電阻，進(jìn)而單次編程該些單次可編程單元的至少一個(gè)單元至不同邏輯狀態(tài)。
25.根據(jù)權(quán)利要求24的編程單次可編程記憶體方法，其特征在于，單次編程該些單次可編程單元的至少一個(gè)單元的步驟包含: (a)獲得一破壞性編程電流，此破壞性編程電使該至少一單次可編程單元有急劇電阻變化；及 (b)限制該編程電流低于該破壞性編程電流之下。
26.根據(jù)權(quán)利要求24的編程單次可編程記憶體方法，其特征在于，單次編程該些單次可編程單元的至少一個(gè)單元的步驟包含: (a)使用一低編程電壓起始編程單次可編程記憶體的一部分，逐漸增加編程電壓直至所有單次可編程單元可被編程且確認(rèn)正確，藉此決定一編程電壓下限；及 (b)持續(xù)增加編程電壓以編程單次可編程單元的相同部分直到一過(guò)度電壓被確認(rèn)為止，于此過(guò)度電壓施加下，至少一單次可編程單元，不管是否已經(jīng)編程，已被確認(rèn)失敗，此過(guò)度電壓即為一編程電壓上限。
27.根據(jù)權(quán)利要求26的編程單次可編程記憶體方法，其特征在于，單次編程該些單次可編程單元的至少一個(gè)單元的步驟是以單次脈沖方式施加在編程電壓上限及下限之間電壓進(jìn)行。
28.根據(jù)權(quán)利要求24的編程單次可編程記憶體方法，其特征在于，該選擇器為一二極管，該二極管具有一假柵極以隔離二極管第一端及第二端，或該選擇器為一 MOS，該MOS可藉由通道或是源極/漏極接面導(dǎo)通。
29.根據(jù)權(quán)利要求24的編程單次可編程記憶體方法，其特征在于，該編程選擇器具有至少一二極管，該二極管具有至少一第一主動(dòng)區(qū)及與該第一主動(dòng)區(qū)隔離的一第二主動(dòng)區(qū)，該第一主動(dòng)區(qū)具有第一類型摻雜，該第二主動(dòng)區(qū)具有第二類型摻雜，該第一主動(dòng)區(qū)提供該二極管第一端，該第二主動(dòng)區(qū)提供該二極管第二端，該第一及第二主動(dòng)區(qū)皆位于一共同CMOS阱中或是在一隔離基體上，至少一該主動(dòng)區(qū)由CMOS元件的源極或是漏極建造。
30.根據(jù)權(quán)利要求24的編程單次可編程記憶體方法，其特征在于，該單次可編程記憶體包含至少一淺溝槽隔離，該淺溝槽隔離系隔離該二極管的該第一及第二端，及/或隔離鄰接的單次可編程單元。
31.根據(jù)權(quán)利要求24的編程單次可編程記憶體方法，其特征在于，編程選擇器系建立于一熱隔離基體或是一三維翅狀結(jié)構(gòu)中。
32.根據(jù)權(quán)利要求24的編程單次可編程記憶體方法，其特征在于，該電性熔絲包含一散熱件、一加熱件或一擴(kuò)展區(qū)的一部分。
33.根據(jù)權(quán)利要求24的編程單次可編程記憶體方法，其特征在于，該電性熔絲由多晶娃、金屬娃化物、金屬娃化多晶娃、CMOS金屬柵極、金屬內(nèi)連接、多晶娃金屬、局部?jī)?nèi)連接、金屬合金、或熱隔離主動(dòng)區(qū)中至少一個(gè)制成。
34.一種可編程電阻元件記憶體，其特征在于，包含: 多個(gè)可編程電阻元件單元，至少一可編程電阻元件單元包含至少 至少一可編程電阻元素耦接至一第一電壓源線，及 至少一金屬氧化物半導(dǎo)體MOS元件具有耦接至該可編程電阻元素的源極，耦接至一第二電壓源線的漏極，耦接至該漏極的一主體，及耦接至第三電壓源線的一柵極； 其中經(jīng)由施加電壓至該第一、第二及/或第三電壓源線，可導(dǎo)通MOS的源極接面二極管或是MOS的通道以編程該可編程電阻元素至不同邏輯狀態(tài)。
35.根據(jù)權(quán)利要求34的可編程電阻元件記憶體，其特征在于，該可編程電阻元素可(a)經(jīng)由施加電壓至該第一、第二及/或第三電壓源線導(dǎo)通MOS的源極接面二極管以編程該可編程電阻元素至一不同邏輯狀態(tài)；及(b)經(jīng)由施加電壓至該第一、第二及第三電壓源線導(dǎo)通MOS的通道以讀取該可編程電阻元素為一邏輯狀態(tài)。
36.根據(jù)權(quán)利要求34的可編程電阻元件(PRD)記憶體，其特征在于，該可編程電阻元素可(a)經(jīng)由施加電壓至該第一、第二及/或第三電壓源線導(dǎo)通MOS的源極接面二極管以改變?cè)摽删幊屉娮柙刂烈环N邏輯狀態(tài)；及(b)經(jīng)由施加電壓至該第一、第二及第三電壓源線導(dǎo)通MOS的通道以改變?cè)摽删幊屉娮柙貫榱硪环N邏輯狀態(tài)。
37.根據(jù)權(quán)利要求34的可編程電阻元件記憶體，其特征在于，該可編程電阻元素為僅可編程一次的單次可編程元素。
38.根據(jù)權(quán)利要求34的可編程電阻元件記憶體，其特征在于，該可編程電阻元素包含至少一薄膜，其特征在于，該可編程電阻元件為相變化記憶體、電阻式隨機(jī)存取記憶體、導(dǎo)電橋隨機(jī)存取記憶體或是磁記憶體。
39.根據(jù)權(quán)利要求34的可編程電阻元件記憶體，其特征在于，該可編程電阻元素包含一相變化材料薄膜，該相變材料包含鍺、銻、碲中的至少一個(gè)。
40.根據(jù)權(quán)利要求34的可編程電阻元件記憶體，其特征在于，該可編程電阻元素包含在金屬電極或是金屬合金電極間的一金屬氧化物薄膜。
41.根據(jù)權(quán)利要求34的可編程電阻元件記憶體，其特征在于，該可編程電阻元素包含在金屬電極或是金屬合金電極間的固態(tài)電解質(zhì)薄膜。
【文檔編號(hào)】G11C17/16GK104464816SQ201410486754
【公開(kāi)日】2015年3月25日 申請(qǐng)日期:2014年9月22日 優(yōu)先權(quán)日:2013年9月21日
【發(fā)明者】莊建祥 申請(qǐng)人:莊建祥