抗輻射加固存儲(chǔ)單元電路的制作方法
【專利摘要】本發(fā)明公開了一種抗輻射加固存儲(chǔ)單元電路，包括：基本存儲(chǔ)單元、冗余存儲(chǔ)單元和雙向反饋單元；其中，基本存儲(chǔ)單元包括第一、第二PMOS管和第三、第四PMOS管；冗余存儲(chǔ)單元包括第五、第六PMOS管和第七、第八PMOS管；雙向反饋單元用于構(gòu)成存儲(chǔ)節(jié)點(diǎn)與冗余存儲(chǔ)節(jié)點(diǎn)間的反饋通路，還用于構(gòu)成反相存儲(chǔ)節(jié)點(diǎn)與反相冗余存儲(chǔ)節(jié)點(diǎn)間的反饋通路。本發(fā)明的存儲(chǔ)單元電路可自動(dòng)實(shí)現(xiàn)抗總劑量效應(yīng)加固和抗單粒子閂鎖效應(yīng)加固，同時(shí)利用冗余和雙路循環(huán)反饋技術(shù)實(shí)現(xiàn)抗單粒子翻轉(zhuǎn)效應(yīng)加固，具有較好的抗輻射特性，且電路結(jié)構(gòu)簡(jiǎn)單，單元面積小。
【專利說明】抗輻射加固存儲(chǔ)單元電路
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及存儲(chǔ)單元電路，更具體地，涉及一種抗輻射加固存儲(chǔ)單元電路。
【背景技術(shù)】
[0002]在航空航天電子系統(tǒng)中，存儲(chǔ)器占據(jù)了大部分的芯片面積，是一個(gè)極為重要的部件。在空間環(huán)境中，電子系統(tǒng)會(huì)因遭受到銀河射線，太陽射線和地球輻射等輻射環(huán)境的影響而發(fā)生故障。存儲(chǔ)器由于其高密度成為航空航天電子系統(tǒng)中最脆弱的部件之一。
[0003]在存儲(chǔ)器遭受到的輻射效應(yīng)中，總劑量效應(yīng)、單粒子閂鎖效應(yīng)和單粒子翻轉(zhuǎn)效應(yīng)是對(duì)存儲(chǔ)單元影響最為重要的三個(gè)效應(yīng)。在0.1Sum及以下的工藝中，由于柵氧化層的厚度已經(jīng)小于5nm，總劑量效應(yīng)的主要影響為在NMOS管中產(chǎn)生的泄漏電流。單粒子閂鎖效應(yīng)是指單粒子輻射導(dǎo)致的瞬間電流脈沖被集成電路中寄生的反饋環(huán)循環(huán)放大而使芯片燒壞。單粒子翻轉(zhuǎn)效應(yīng)是指單粒子福射在敏感節(jié)點(diǎn)處產(chǎn)生瞬間電流脈沖而使存儲(chǔ)單元中的數(shù)據(jù)發(fā)生錯(cuò)誤。
[0004]對(duì)存儲(chǔ)單元進(jìn)行抗總劑量效應(yīng)加固，當(dāng)前主要采用如圖1和圖2所示的異形柵結(jié)構(gòu)對(duì)NMOS管進(jìn)行加固。圖1采用環(huán)形柵晶體管(Annular FET)版圖技術(shù)來對(duì)NMOS管進(jìn)行加固。通過柵極101將漏極102和源極103之一完全包圍，從而從物理上隔斷產(chǎn)生泄漏電流的通路，從而實(shí)現(xiàn)抗總劑量效應(yīng)加固。圖2采用馬蹄形柵晶體管(Horseshoe FET)版圖技術(shù)來對(duì)NMOS管加固。通過柵極201對(duì)漏極202和源極203之一進(jìn)行半包圍，延長(zhǎng)總劑量效應(yīng)導(dǎo)致的泄漏電流的通路長(zhǎng)度，從而降低總劑量效應(yīng)導(dǎo)致的泄漏電流，實(shí)現(xiàn)抗總劑量效應(yīng)加固。
[0005]對(duì)存儲(chǔ)單元進(jìn)行抗單粒子閂鎖效應(yīng)加固，當(dāng)前主要通過在NMOS管版圖和PMOS管版圖之間增加隔離環(huán)，使寄生的反饋環(huán)的環(huán)路增益遠(yuǎn)低于1，不會(huì)對(duì)單粒子輻射的瞬間電流產(chǎn)生放大作用。
[0006]對(duì)存儲(chǔ)單元進(jìn)行抗單粒子翻轉(zhuǎn)效應(yīng)加固，當(dāng)前的主要加固方法有:三模冗余(TMR),圖3所示的雙互鎖存儲(chǔ)單元(DICE)以及圖4所示的重離子抵抗(HIT)單元。圖3所示的DICE單元300中的四個(gè)存儲(chǔ)節(jié)點(diǎn)X1、X2、X3和X4中的每一個(gè)都由相鄰的兩個(gè)節(jié)點(diǎn)通過反相器控制，利用這種雙節(jié)點(diǎn)反饋實(shí)現(xiàn)抗單粒子翻轉(zhuǎn)。圖4所示的HIT單元400利用407、408、411和412管的驅(qū)動(dòng)能力不同，寬長(zhǎng)比大的管的驅(qū)動(dòng)能力高于寬長(zhǎng)比小的管，使翻轉(zhuǎn)的節(jié)點(diǎn)恢復(fù)，實(shí)現(xiàn)抗單粒子翻轉(zhuǎn)。
[0007]現(xiàn)有的對(duì)存儲(chǔ)單元進(jìn)行抗單粒子翻轉(zhuǎn)效應(yīng)加固技術(shù)會(huì)使存儲(chǔ)單元的面積增加
1.4?2.0倍，現(xiàn)有的對(duì)存儲(chǔ)單元進(jìn)行抗總劑量效應(yīng)、抗單粒子閂鎖效應(yīng)加固技術(shù)會(huì)使存儲(chǔ)單元的面積增加2倍以上，導(dǎo)致存儲(chǔ)單元和存儲(chǔ)器的面積大幅增加，不能滿足實(shí)際應(yīng)用中對(duì)電路小型化、集成化的要求。

【發(fā)明內(nèi)容】

[0008]針對(duì)現(xiàn)有技術(shù)的以上缺陷或改進(jìn)需求，本發(fā)明提供了一種抗輻射加固存儲(chǔ)單元電路，可自動(dòng)實(shí)現(xiàn)抗總劑量效應(yīng)加固和抗單粒子閂鎖效應(yīng)加固，同時(shí)利用冗余和雙路循環(huán)反饋技術(shù)實(shí)現(xiàn)抗單粒子翻轉(zhuǎn)效應(yīng)加固，具有較好的抗輻射特性，且電路結(jié)構(gòu)簡(jiǎn)單，單元面積小。
[0009]為實(shí)現(xiàn)上述目的，本發(fā)明提供了一種抗輻射加固存儲(chǔ)單元電路，其特征在于，包括:基本存儲(chǔ)單元、冗余存儲(chǔ)單元和雙向反饋單元；其中，
[0010]基本存儲(chǔ)單元包括第一、第二 PMOS管和第三、第四PMOS管；第一、第二 PMOS管為讀出訪問管，第一 PMOS管的源極連接讀操作選擇字線，柵極連接存儲(chǔ)節(jié)點(diǎn)，漏極連接第一讀出位線，第二 PMOS管的源極連接讀操作選擇字線，柵極連接反相存儲(chǔ)節(jié)點(diǎn)，漏極連接第二讀出位線；第三、第四PMOS管為寫入訪問管，第三PMOS管的源極連接存儲(chǔ)節(jié)點(diǎn)，柵極連接寫入選擇字線，漏極連接第一寫位線，第四PMOS管的源極連接反相存儲(chǔ)節(jié)點(diǎn)，柵極連接寫入選擇字線，漏極連接第二寫位線；
[0011]冗余存儲(chǔ)單元包括第五、第六PMOS管和第七、第八PMOS管；第五、第六PMOS管為讀出訪問管，第五PMOS管的源極連接讀操作選擇字線，柵極連接冗余存儲(chǔ)節(jié)點(diǎn)，漏極連接第一讀出位線，第六PMOS管的源極連接讀操作選擇字線，柵極連接反相冗余存儲(chǔ)節(jié)點(diǎn)，漏極連接第二讀出位線；第七、第八PMOS管為寫入訪問管，第七PMOS管的源極連接冗余存儲(chǔ)節(jié)點(diǎn)，柵極連接寫入選擇字線，漏極連接第一寫位線，第八PMOS管的源極連接反相冗余存儲(chǔ)節(jié)點(diǎn)，柵極連接寫入選擇字線，漏極連接第二寫位線；
[0012]雙向反饋單元,用于構(gòu)成存儲(chǔ)節(jié)點(diǎn)(Ql)與冗余存儲(chǔ)節(jié)點(diǎn)(Q2)間的反饋通路,還用于構(gòu)成反相存儲(chǔ)節(jié)點(diǎn)(QlN)與反相冗余存儲(chǔ)節(jié)點(diǎn)(Q2N)間的反饋通路。
[0013]優(yōu)選地，所述雙向反饋單元包括第九、第十PMOS管和第十一、第十二PMOS管；第九PMOS管的源極連接存儲(chǔ)節(jié)點(diǎn)，柵極連接冗余存儲(chǔ)節(jié)點(diǎn)，漏極連接低電平GND，第十PMOS管的源極連接冗余存儲(chǔ)節(jié)點(diǎn)，柵極連接存儲(chǔ)節(jié)點(diǎn)，漏極連接低電平GND ;第^^一 PMOS管的源極連接反相存儲(chǔ)節(jié)點(diǎn)，柵極連接反相冗余存儲(chǔ)節(jié)點(diǎn)，漏極連接低電平GND，第十二 PMOS管的源極連接反相冗余存儲(chǔ)節(jié)點(diǎn)，柵極連接反相存儲(chǔ)節(jié)點(diǎn)，漏極連接低電平GND。
[0014]總體而言，通過本發(fā)明所構(gòu)思的以上技術(shù)方案與現(xiàn)有技術(shù)相比，具有以下有益效果:
[0015]1、由于本發(fā)明的存儲(chǔ)單元電路全部由PMOS管構(gòu)成，PMOS管的襯底多數(shù)載流子為電子，總劑量效應(yīng)不會(huì)在PMOS管的漏和源之間形成泄漏電流通道，不會(huì)產(chǎn)生泄漏電流，因此不需要對(duì)PMOS管進(jìn)行抗總劑量效應(yīng)加固，即本發(fā)明的存儲(chǔ)單元電路可自動(dòng)實(shí)現(xiàn)抗總劑量效應(yīng)加固。
[0016]2、由于本發(fā)明的存儲(chǔ)單元電路全部由PMOS管構(gòu)成，不存在寄生的反饋環(huán)，不需要加保護(hù)環(huán)就能抵抗單粒子閂鎖效應(yīng)，即本發(fā)明的存儲(chǔ)單元電路可自動(dòng)實(shí)現(xiàn)抗單粒子閂鎖效應(yīng)加固。
[0017]3、利用冗余和雙路循環(huán)反饋技術(shù)實(shí)現(xiàn)抗單粒子翻轉(zhuǎn)加固，由于可自動(dòng)實(shí)現(xiàn)抗總劑量效應(yīng)加固和抗單粒子閂鎖效應(yīng)加固，本發(fā)明的存儲(chǔ)單元電路具有較好的抗輻射特性，且電路結(jié)構(gòu)簡(jiǎn)單，面積小。
【專利附圖】

【附圖說明】
[0018]圖1是采用Annular FET對(duì)NMOS管進(jìn)行加固的示意圖；[0019]圖2是采用Horseshoe FET對(duì)NMOS管進(jìn)行加固的示意圖；
[0020]圖3是DICE單元電路圖；
[0021]圖4是HIT單元電路圖；
[0022]圖5是本發(fā)明實(shí)施例的抗輻射加固存儲(chǔ)單元電路圖。
【具體實(shí)施方式】
[0023]為了使本發(fā)明的目的、技術(shù)方案及優(yōu)點(diǎn)更加清楚明白，以下結(jié)合附圖及實(shí)施例，對(duì)本發(fā)明進(jìn)行進(jìn)一步詳細(xì)說明。應(yīng)當(dāng)理解，此處所描述的具體實(shí)施例僅僅用以解釋本發(fā)明，并不用于限定本發(fā)明。此外，下面所描述的本發(fā)明各個(gè)實(shí)施方式中所涉及到的技術(shù)特征只要彼此之間未構(gòu)成沖突就可以相互組合。
[0024]如圖5所示，本發(fā)明實(shí)施例的存儲(chǔ)單元500包括12個(gè)PMOS管501-512，所有PMOS管的襯底都連接到電源電壓VDD。存儲(chǔ)單元500包括基本存儲(chǔ)單元、冗余存儲(chǔ)單元和雙向反饋單元。
[0025]基本存儲(chǔ)單元包括第一、第二 PMOS管501、502和第三、第四PMOS管503、504。第一 PMOS管501和第二 PMOS管502為讀出訪問管。第一 PMOS管501的源極連接讀操作選擇字線516，柵極連接存儲(chǔ)節(jié)點(diǎn)Q1，漏極連接第一讀出位線517。第二 PMOS管502的源極連接讀操作選擇字線516，柵極連接反相存儲(chǔ)節(jié)點(diǎn)Q1N，漏極連接第二讀出位線518。第三PMOS管503和第四PMOS管504為寫入訪問管。第三PMOS管503的源極連接存儲(chǔ)節(jié)點(diǎn)Q1，柵極連接寫入選擇字線513，漏極連接第一寫位線514。第四PMOS管504的源極連接反相存儲(chǔ)節(jié)點(diǎn)Q1N，柵極連接寫入選擇字線513，漏極連接第二寫位線515。
[0026]冗余存儲(chǔ)單元包括第五、第六PMOS管505、506和第七、第八PMOS管507、508。第五PMOS管505和第六PMOS管506 為讀出訪問管。第五PMOS管505的源極連接讀操作選擇字線516，柵極連接冗余存儲(chǔ)節(jié)點(diǎn)Q2，漏極連接第一讀出位線517。第六PMOS管506的源極連接讀操作選擇字線516,柵極連接反相冗余存儲(chǔ)節(jié)點(diǎn)Q2N,漏極連接第二讀出位線518。第七PMOS管507和第八PMOS管508為寫入訪問管。第七PMOS管507的源極連接冗余存儲(chǔ)節(jié)點(diǎn)Q2，柵極連接寫入選擇字線513，漏極連接第一寫位線514。第八PMOS管508的源極連接反相冗余存儲(chǔ)節(jié)點(diǎn)Q2N，柵極連接寫入選擇字線513，漏極連接第二寫位線515。
[0027]第九、第十PMOS管509、510和第十一、第十二 PMOS管511、512構(gòu)成基本存儲(chǔ)單元和冗余存儲(chǔ)單元的兩組存儲(chǔ)節(jié)點(diǎn)之間的雙向反饋單元。第九PMOS管509的源極連接存儲(chǔ)節(jié)點(diǎn)Ql，柵極連接冗余存儲(chǔ)節(jié)點(diǎn)Q2，漏極連接低電平GND。第十PMOS管510的源極連接冗余存儲(chǔ)節(jié)點(diǎn)Q2，柵極連接存儲(chǔ)節(jié)點(diǎn)Ql，漏極連接低電平GND。第H^一 PMOS管511的源極連接反相存儲(chǔ)節(jié)點(diǎn)Q1N，柵極連接反相冗余存儲(chǔ)節(jié)點(diǎn)Q2N，漏極連接低電平GND。第十二 PMOS管512的源極連接反相冗余存儲(chǔ)節(jié)點(diǎn)Q2N，柵極連接反相存儲(chǔ)節(jié)點(diǎn)Q1N，漏極連接低電平GND。
[0028]存儲(chǔ)單元500在進(jìn)行寫操作時(shí)，寫入選擇字線513被置低電平GND，將第一寫位線514的數(shù)據(jù)寫入存儲(chǔ)節(jié)點(diǎn)Ql和冗余存儲(chǔ)節(jié)點(diǎn)Q2，將第二寫位線515的數(shù)據(jù)寫入反相存儲(chǔ)節(jié)點(diǎn)QlN和反相冗余存儲(chǔ)節(jié)點(diǎn)Q2N。當(dāng)不進(jìn)行寫操作時(shí)，寫入選擇字線513被置高電平VDD，第一、第二寫位線514、515均被拉到高電平VDD。
[0029]假定當(dāng)前存儲(chǔ)單元500中存儲(chǔ)的數(shù)據(jù)為“1”，即存儲(chǔ)節(jié)點(diǎn)Ql和冗余存儲(chǔ)節(jié)點(diǎn)Q2存儲(chǔ)高電平“1”，反相存儲(chǔ)節(jié)點(diǎn)QlN和反相冗余存儲(chǔ)節(jié)點(diǎn)Q2N存儲(chǔ)低電平“O”。[0030]存儲(chǔ)單元500在進(jìn)行讀操作時(shí)，讀操作選擇字線516被置高電平VDD。由于反相存儲(chǔ)節(jié)點(diǎn)QlN為低電平“0”，第二 PMOS管502打開，同樣，由于反相冗余存儲(chǔ)節(jié)點(diǎn)Q2N為低電平“0”，第六PMOS管506打開。讀操作選擇字線516通過打開的第二 PMOS管502和第六PMOS管506對(duì)第二讀出位線518充電。由于存儲(chǔ)節(jié)點(diǎn)Ql和冗余存儲(chǔ)節(jié)點(diǎn)Q2均為高電平“1”，第一 PMOS管501和第五PMOS管505均截止，讀操作選擇字線516不能對(duì)第一讀出位線517充電。從而在第一、第二讀出位線517、518間產(chǎn)生一個(gè)電壓差，這個(gè)電壓差被讀出外圍控制電路感應(yīng)，從而讀出數(shù)據(jù)。存儲(chǔ)單元500的讀操作不會(huì)破壞存儲(chǔ)單元500中存儲(chǔ)的數(shù)據(jù)，是一種非破壞性的讀，因而讀操作之后不需要進(jìn)行寫回操作。當(dāng)停止進(jìn)行讀操作時(shí)，讀操作選擇字線516被置低電平GND，第一、第二讀出位線517、518均被拉到低電平GND。
[0031]存儲(chǔ)單元500處于數(shù)據(jù)保持時(shí)，寫入選擇字線513被置高電平VDD，第一、第二寫位線514、515為高電平VDD。第三PMOS管503的源極連接存儲(chǔ)節(jié)點(diǎn)Q1，為高電平“1”，柵極為高電平VDD，漏極為高電平VDD，第三PMOS管503處于截止?fàn)顟B(tài)，沒有亞閾值電流。第九PMOS管509的源極連接存儲(chǔ)節(jié)點(diǎn)Q1，為高電平“1”，柵極連接冗余存儲(chǔ)節(jié)點(diǎn)Q2，為高電平“I”漏極連接低電平GND，因此第九PMOS管509中存在一個(gè)亞閾值泄露電流，從存儲(chǔ)節(jié)點(diǎn)Ql流向GND，使存儲(chǔ)節(jié)點(diǎn)Ql的電平降低。當(dāng)存儲(chǔ)節(jié)點(diǎn)Ql的電平降低時(shí)，第三PMOS管503的偏置條件發(fā)生改變，產(chǎn)生一個(gè)從第一寫位線514到存儲(chǔ)節(jié)點(diǎn)Ql的亞閾值泄漏電流。存儲(chǔ)節(jié)點(diǎn)Ql的電平逐漸降低，第九PMOS管509的亞閾值電流降低，而第三PMOS管503的亞閾值電流增加，直到第三PMOS管503和第九PMOS管509的亞閾值電流相等，Ql的電平固定不變。冗余存儲(chǔ)節(jié)點(diǎn)Q2的變化情況與存儲(chǔ)節(jié)點(diǎn)Ql相同，在此不再贅述。
[0032]第四PMOS管504的源極連接反相存儲(chǔ)節(jié)點(diǎn)Q1N，為低電平“0”，柵極為高電平VDD，漏極為高電平VDD，第四PMOS管504處于截止?fàn)顟B(tài)，有一個(gè)從第二寫位線515到反相存儲(chǔ)節(jié)點(diǎn)QlN的亞閾值電流。第H^一 PMOS管511的源極連接反相存儲(chǔ)節(jié)點(diǎn)Q1N，為低電平“0”，柵極連接反相冗余存儲(chǔ)節(jié)點(diǎn)Q2N，為低電平“0”，漏極連接低電平GND，第十一 PMOS管511有一個(gè)從反相存儲(chǔ)節(jié)點(diǎn)QlN流向G ND的亞閾值電流，初始時(shí)第四PMOS管504流向反相存儲(chǔ)節(jié)點(diǎn)QlN的電流大于第十一 PMOS管511流出反相存儲(chǔ)節(jié)點(diǎn)QlN的電流，使反相存儲(chǔ)節(jié)點(diǎn)QlN的電壓增加。在反相存儲(chǔ)節(jié)點(diǎn)QlN的電壓增加的過程中，第四PMOS管504的亞閾值電流降低，第十一 PMOS管511的亞閾值電流增加，直到第四PMOS管504流入反相存儲(chǔ)節(jié)點(diǎn)QlN的亞閾值電流和第十一 PMOS管511流出反相存儲(chǔ)節(jié)點(diǎn)QlN的亞閾值電流相等，反相存儲(chǔ)節(jié)點(diǎn)QlN的電平保持不變。反相冗余存儲(chǔ)節(jié)點(diǎn)Q2N的變化情況與反相存儲(chǔ)節(jié)點(diǎn)QlN相同，在此不再贅述。
[0033]由于電路結(jié)構(gòu)和晶體管尺寸的對(duì)稱性，如果不進(jìn)行刷新，存儲(chǔ)節(jié)點(diǎn)Q1、反相存儲(chǔ)節(jié)點(diǎn)Q1N，冗余存儲(chǔ)節(jié)點(diǎn)Q2、反相冗余存儲(chǔ)節(jié)點(diǎn)Q2N的電平將衰減到一個(gè)相同的中間值，此時(shí)存儲(chǔ)單元中存儲(chǔ)的數(shù)據(jù)已經(jīng)失效。為了避免存儲(chǔ)單元中存儲(chǔ)的數(shù)據(jù)失效，需要周期性地進(jìn)行刷新。
[0034]存儲(chǔ)單元500處于數(shù)據(jù)保持時(shí)，由于構(gòu)成存儲(chǔ)單元500的晶體管都是PMOS管，PMOS管的襯底都為高電平VDD，所以存儲(chǔ)單元500中的敏感節(jié)點(diǎn)為存儲(chǔ)低電平的節(jié)點(diǎn)，在存儲(chǔ)數(shù)據(jù)為“I”時(shí)，反相存儲(chǔ)節(jié)點(diǎn)QlN和反相冗余存儲(chǔ)節(jié)點(diǎn)Q2N為敏感節(jié)點(diǎn)。當(dāng)發(fā)生單粒子翻轉(zhuǎn)效應(yīng)時(shí)，存儲(chǔ)單元500中的一個(gè)敏感節(jié)點(diǎn)發(fā)生翻轉(zhuǎn)，如反相存儲(chǔ)節(jié)點(diǎn)QlN發(fā)生翻轉(zhuǎn)，翻轉(zhuǎn)成高電平VDD。由于反相存儲(chǔ)節(jié)點(diǎn)QlN的電平變化不會(huì)影響到反相冗余存儲(chǔ)節(jié)點(diǎn)Q2N，反相冗余存儲(chǔ)節(jié)點(diǎn)Q2N的電平依然為低電平。依據(jù)前面所述的內(nèi)容，當(dāng)進(jìn)行讀操作時(shí)，反相冗余存儲(chǔ)節(jié)點(diǎn)Q2N將會(huì)打開第六PMOS管506，從而在第一、第二讀出位線517、518間產(chǎn)生一個(gè)電壓差，依然能夠讀出正確的數(shù)據(jù)。同時(shí)，由于反相冗余存儲(chǔ)節(jié)點(diǎn)Q2N為低電平，反相存儲(chǔ)節(jié)點(diǎn)QlN為高電平VDD，這將使第十一 PMOS管511導(dǎo)通，產(chǎn)生放電電流，使反相存儲(chǔ)節(jié)點(diǎn)QlN的電位拉低,從而使翻轉(zhuǎn)的反相存儲(chǔ)節(jié)點(diǎn)QlN的電平恢復(fù),實(shí)現(xiàn)抗單粒子翻轉(zhuǎn)。當(dāng)發(fā)生單粒子翻轉(zhuǎn)的敏感節(jié)點(diǎn)為反相冗余存儲(chǔ)節(jié)點(diǎn)Q2N時(shí)，將會(huì)使第十二 PMOS管512導(dǎo)通，產(chǎn)生放電電流，使翻轉(zhuǎn)的反相冗余存儲(chǔ)節(jié)點(diǎn)Q2N的電位拉低,恢復(fù)存儲(chǔ)的數(shù)據(jù)。
[0035]類似地，當(dāng)存儲(chǔ)單元500存儲(chǔ)的數(shù)據(jù)為“O”時(shí)，則敏感節(jié)點(diǎn)為存儲(chǔ)節(jié)點(diǎn)Ql和冗余存儲(chǔ)節(jié)點(diǎn)Q2，發(fā)生單粒子翻轉(zhuǎn)效應(yīng)后，則由第九、第十PMOS管509、510進(jìn)行數(shù)據(jù)恢復(fù)。
[0036]本發(fā)明的存儲(chǔ)單元電路全部由PMOS管構(gòu)成，利用冗余和雙路循環(huán)反饋技術(shù)實(shí)現(xiàn)抗單粒子翻轉(zhuǎn)加固，由于可自動(dòng)實(shí)現(xiàn)抗總劑量效應(yīng)加固和抗單粒子閂鎖效應(yīng)加固，具有較好的抗輻射特性，且電路結(jié)構(gòu)簡(jiǎn)單，單元面積小。
[0037]本領(lǐng)域的技術(shù)人員容易理解，以上所述僅為本發(fā)明的較佳實(shí)施例而已，并不用以限制本發(fā)明，凡在本發(fā)明的精神和原則之內(nèi)所作的任何修改、等同替換和改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。
【權(quán)利要求】
1.一種抗輻射加固存儲(chǔ)單元電路，其特征在于，包括:基本存儲(chǔ)單元、冗余存儲(chǔ)單元和雙向反饋單元；其中， 基本存儲(chǔ)單元包括第一、第二 PMOS管(501、502)和第三、第四PMOS管(503、504) ?’第一、第二 PMOS管(501、502)為讀出訪問管，第一 PMOS管(501)的源極連接讀操作選擇字線(516)，柵極連接存儲(chǔ)節(jié)點(diǎn)(Ql)，漏極連接第一讀出位線(517 )，第二 PMOS管(502 )的源極連接讀操作選擇字線(516)，柵極連接反相存儲(chǔ)節(jié)點(diǎn)(QlN)，漏極連接第二讀出位線(518);第三、第四PMOS管(503、504)為寫入訪問管，第三PMOS管(503)的源極連接存儲(chǔ)節(jié)點(diǎn)(Ql)，柵極連接寫入選擇字線(513)，漏極連接第一寫位線(514)，第四PMOS管(504)的源極連接反相存儲(chǔ)節(jié)點(diǎn)(Q1N)，柵極連接寫入選擇字線(513)，漏極連接第二寫位線(515)； 冗余存儲(chǔ)單元包括第五、第六PMOS管(505、506)和第七、第八PMOS管(507、508) ?’第五、第六PMOS管(505、506)為讀出訪問管，第五PMOS管(505)的源極連接讀操作選擇字線(516)，柵極連接冗余存儲(chǔ)節(jié)點(diǎn)(Q2)，漏極連接第一讀出位線(517)，第六PMOS管(506)的源極連接讀操作選擇字線(516)，柵極連接反相冗余存儲(chǔ)節(jié)點(diǎn)(Q2N)，漏極連接第二讀出位線(518);第七、第八PMOS管(507、508)為寫入訪問管，第七PMOS管(507)的源極連接冗余存儲(chǔ)節(jié)點(diǎn)(Q2)，柵極連接寫入選擇字線(513)，漏極連接第一寫位線(514)，第八PMOS管(508)的源極連接反相冗余存儲(chǔ)節(jié)點(diǎn)(Q2N)，柵極連接寫入選擇字線(513)，漏極連接第二寫位線(515)； 雙向反饋單元，用于構(gòu)成存儲(chǔ)節(jié)點(diǎn)(Ql)與冗余存儲(chǔ)節(jié)點(diǎn)(Q2)間的反饋通路，還用于構(gòu)成反相存儲(chǔ)節(jié)點(diǎn)(QlN)與反相冗余存儲(chǔ)節(jié)點(diǎn)(Q2N)間的反饋通路。
2.如權(quán)利要求1所述的一種抗輻射加固存儲(chǔ)單元電路，其特征在于，所述雙向反饋單元包括第九、第十PMOS管(509、510)和第十一、第十二 PMOS管(511、512);第九PMOS管(509)的源極連接存儲(chǔ)節(jié)點(diǎn)(.Q1)，柵極連接冗余存儲(chǔ)節(jié)點(diǎn)(Q2)，漏極連接低電平GND，第十PMOS管(510)的源極連接冗余存儲(chǔ)節(jié)點(diǎn)(Q2)，柵極連接存儲(chǔ)節(jié)點(diǎn)(Q1)，漏極連接低電平GND ;第^^一 PMOS管(511)的源極連接反相存儲(chǔ)節(jié)點(diǎn)(Q1N)，柵極連接反相冗余存儲(chǔ)節(jié)點(diǎn)(Q2N)，漏極連接低電平GND，第十二 PMOS管(512)的源極連接反相冗余存儲(chǔ)節(jié)點(diǎn)(Q2N)，柵極連接反相存儲(chǔ)節(jié)點(diǎn)(Q1N)，漏極連接低電平GND。
【文檔編號(hào)】G11C11/4063GK103474092SQ201310397216
【公開日】2013年12月25日 申請(qǐng)日期:2013年9月4日 優(yōu)先權(quán)日:2013年9月4日
【發(fā)明者】桑紅石, 王文, 張?zhí)煨? 梁巢兵, 張靜, 謝揚(yáng), 袁雅婧 申請(qǐng)人:華中科技大學(xué)