專利名稱：一種檢測存儲單元漏電流的方法及系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及信息存儲技術(shù)領(lǐng)域，特別涉及一種檢測存儲器存儲單元讀取時泄漏電流的方法及系統(tǒng)。
背景技術(shù)：
整個閃存存儲器的核心是存儲單元構(gòu)成的陣列，陣列中存儲單元信息的讀取方法參見圖1，存儲單元以普通MOS管為例，每個存儲單元(cell)有三個端口，其中一個是控制端口，相當(dāng)于普通MOS管的柵極，其余兩個端口相當(dāng)于普通MOS管的源極和漏極。存儲單元的控制端口連接字線，并且陣列中同一行存儲單元的控制端口連接同一字線WL1，字線電位高低實(shí)現(xiàn)對存儲單元的開啟和關(guān)斷。存儲陣列中同一行存儲單元的源極和漏極順次首尾相連，相鄰的兩個存儲單元的源極和漏極連接在一根位線上。當(dāng)存儲單元處于開啟狀態(tài)時，等效為一個電阻；當(dāng)存儲單元所存儲的信息為“0”或?yàn)椤?”時，其電阻值不同。因此，為了讀取存儲單元中存儲的信息，需要在被讀取存儲單元的兩端施加電位差，讀取流過存儲單元的電流就可以讀取存儲單元中的存儲信息。通常讀取存儲單元中的信息時，以讀取圖1中存儲單元cell2為例，字線WLl電平為高后存儲單元cell2開啟，位線選通裝置選通存儲單元cell2源極和漏極相連接的兩條位線BLa和BLa+Ι，使位線BLa和BLa+Ι分別連接低電平產(chǎn)生電路和電流讀取電路，在位線 BLa和BLa+Ι分別施加低電壓和高電壓，存儲單元cell2兩端的電勢差導(dǎo)致流過存儲單元的電流rtit，流過存儲單元cell2的電流值記為rtit。讀取電流I由電流讀取電路讀出， 讀取電路讀出的讀取電流值記為I，當(dāng)I = rtit時，這個讀出的電流值反映存儲單元中存儲的信息。通常，在對存儲單元cell2進(jìn)行讀取操作的過程中，與存儲單元cell3連接的位線BLa+2上不施加任何信號。在給位線BLa和BLa+Ι施加低電壓和高電壓信號的瞬間，存儲單元cell3兩端存在電勢差，而存儲單元的柵極為高，它將相當(dāng)于一個電阻，這會導(dǎo)致泄漏電流Ileak的產(chǎn)生。位線選通裝置平均到每根位線的電阻為R1，每根位線相對于地的電容為C，參見圖2，需要電流讀取電路給位線BLa+Ι充電到可以進(jìn)行讀取操作的高電壓，才可以進(jìn)行信息讀取，沒有泄漏電流Ileak時，電流讀取電路給端點(diǎn)D即位線BLa+Ι充電的時間Tl正比于電阻Rl和C的乘積。但是泄漏電流Ileak的存在使電荷從位線BLa+Ι傳遞到位線BLa+2 給位線BLa+2充電，即位線BLa+Ι施加的高電壓會對D、A兩點(diǎn)電位同時充電，充電時間T2 正比于電阻Rl和2C的乘積，延緩位線BLa+Ι到達(dá)所需高電壓的時間。讀取操作在電流讀取電路開始提供高電壓之后的時間Tl和T2之間進(jìn)行，即Ileak存在的情況下，位線BLa+1 的實(shí)際電壓沒有被充電到所需電壓，讀取電流精度受到影響，甚至導(dǎo)致讀取信息錯誤。隨著高密度存儲陣列需求的增加，虛地(虛擬接地)結(jié)構(gòu)存儲陣列被越來越廣泛的適用于存儲裝置中。虛地結(jié)構(gòu)存儲陣列的主要特征包括虛地結(jié)構(gòu)存儲陣列中每列存儲單元的位線連接端口與相鄰列的存儲單元共享同一條位線。圖3是現(xiàn)有技術(shù)進(jìn)行讀操作的一個簡單示意圖，以對cell 1 (第一存儲單元)進(jìn)行
4讀操作為例字線開啟 celll, cell2, cell3，位線 BL(η)、BL(n+1)、BL(n+2)、BL(n+3)被選通，(圖中位線BL (η)、BL (n+1)、BL (n+2)、BL (n+3)存在著連接到地的電容和電阻，因而會產(chǎn)生漏電流)。BL(η)是陣列單元Celll的源極，提供低電平電壓；BL(n+l)是其漏極，提供高電平讀取電壓A ;BL (n+2)浮空，不提供任何信號；BL(n+3)被提供高電平信號B，這個信號是為了減小從BL(n+1)到BL(n+3)的泄漏電流Ileak(—般為瞬態(tài)值)。由于，Celll的柵極(即所連接字線)與同一行的其他存儲單元一起被施加高電平其處于開啟狀態(tài)，它可以等效為一個電阻，而Celll的源極和漏極存在電勢差，這將帶來流過celll的電流rtit。 通過讀取流經(jīng)BL(n+l)的電流I與設(shè)定的參考電流Iref進(jìn)行比較(例如I比Iref大我們定義celll存儲的信息為“0”)，可以判斷出Celll的存儲的內(nèi)容(“0”或者“ 1”)，即完成陣列單元celll的讀操作。存儲器陣列進(jìn)行讀取操作的過程中，由于產(chǎn)生漏電流Ileak，其值過大可能會影響讀取數(shù)據(jù)的準(zhǔn)確性，所以需要測出得漏電流信號。普通的測試設(shè)備(電壓表、電流表等)在芯片測試時一般只能得到靜態(tài)值，很難得到瞬態(tài)值；一般的測試設(shè)備測量時也容易出現(xiàn)信號畸變，易受噪聲干擾。因此，需要一種可以檢測瞬態(tài)漏電流時能滿足低噪聲、高輸入阻抗、合適的通頻帶、電氣隔離和保護(hù)等特點(diǎn)的測試設(shè)備和合適的檢測方法。因此，如何提供一種有效的檢測存儲單元漏電流的方法和系統(tǒng)，是本領(lǐng)域技術(shù)人員需要解決的技術(shù)問題。

發(fā)明內(nèi)容
本發(fā)明要解決的技術(shù)問題是提供一種檢測存儲單元漏電流的方法和系統(tǒng)，可以實(shí)現(xiàn)存儲單元漏電流的有效檢測。本發(fā)明提供一種檢測存儲單元漏電流的方法，應(yīng)用于至少包括依次相鄰的且位于存儲列陣同一列的第一存儲單元、第二存儲單元和第三存儲單元，上述存儲單元共用同一組字線；所述方法包括以下步驟同時選通上述存儲單元之間的位線(BLn+1、BLn+2)以及所述第一存儲單元的源極對應(yīng)的位線(BLn)；其中在所述第一存儲單元源極對應(yīng)的位線(BLn)上施加低電平，所述第一存儲單元漏極所在的位線(BLn+Ι)上連接用于讀取操作的電平，在所述第二存儲單元漏極對應(yīng)的位線 (BLn+2)上連接測試電路；所述測試電路測量得到第二電壓值V BLn+2 ；通過仿真獲得所述第一、第二存儲單元的溝道電阻RCell URCell 2；通過仿真獲得讀取所述位線(BLn+Ι)的電平對應(yīng)的第一電壓值VBLn+1 ；通過第一電壓值VBLn+Ι與第二電壓值VBLn+2的電壓差以及所述第二存儲單元的溝道電阻RCell 2計(jì)算得到流經(jīng)所述第二存儲單元的漏電流即所述第一存儲單元被讀取時的漏電流Ileakl。優(yōu)選地，包括將所述第一存儲單元被讀取時的漏電流Ileakl賦值給所述第二存儲單元被讀取時的漏電流Ileak2，即Ileak2 = Ileakl0優(yōu)選地，還包括所述第四存儲單元的漏極對應(yīng)的位線(BLn+;3)連接電壓跟隨電路，用于減小讀取時第一存儲單元讀取電平施加側(cè)的漏電流；控制同時選通上述存儲單元之間的位線(BLn+1、BLn+2)和所述第一存儲單元的源極對應(yīng)的位線(BLn)，以及所述第四存儲單元的漏極對應(yīng)的位線(BLn+3)。優(yōu)選地，所述測試電路具體通過測試設(shè)備測量得到第二電壓值V BLn+2。優(yōu)選地，所述測試設(shè)備包括依次相連的前置放大器、高通濾波器、隔離放大器、低通濾波器。優(yōu)選地，在所述用于讀取操作的電平的產(chǎn)生電路即讀取電平產(chǎn)生電路工作前，所述測試設(shè)備處于測試開啟狀態(tài)，當(dāng)所述用于讀取操作的電平的產(chǎn)生電路工作時，所述測試設(shè)備進(jìn)行采樣并輸出至顯示裝置。優(yōu)選地，所述通過仿真獲得所述第一存儲單元的溝道電阻RCell 1步驟具體為通過CMOS以及存儲陣列中的存儲單元的集成電路仿真程序電學(xué)模型，仿真設(shè)定 VBLn+Ι為一個設(shè)定值，根據(jù)存儲陣列中的存儲單元的集成電路仿真程序模型通過集成電路仿真程序仿真工具求得所述第一存儲單元的溝道電阻RCell 1。本發(fā)明還提供一種檢測存儲單元漏電流的系統(tǒng)，包括存儲單元陣列、至少一個低電平產(chǎn)生電路、讀取電平產(chǎn)生電路、測試電路、位線選通裝置、字線選通裝置；所述讀取電平產(chǎn)生電路提供的電壓，高于所述低電平產(chǎn)生電路提供的電壓；所述低電平產(chǎn)生電路、讀取電平產(chǎn)生電路提供電路同步工作；所述存儲單元陣列至少包括依次相鄰的且位于存儲列陣同一列的第一存儲單元、
第二存儲單元和第三存儲單元；所述字線選通裝置選通至少包括依次相鄰的且位于存儲列陣同一列的第一存儲單元、第二存儲單元和第三存儲單元的字線；所述位線選通裝置同時選通上述存儲單元之間的位線(BLn+1、BLn+2)以及所述第一存儲單元的源極對應(yīng)的位線(BLn)；所述低電平產(chǎn)生電路通過位線選通裝置與所述第一存儲單元源極對應(yīng)的位線 (BLn)連接；所述讀取電平產(chǎn)生電路通過位線選通裝置與所述第一存儲單元漏極所在的位線(BLn+Ι)連接；所述測試電路通過位線選通裝置與所述第二存儲單元漏極對應(yīng)的位線 (BLn+2)連接測量得到第二電壓值V BLn+2。優(yōu)選地，所述系統(tǒng)還包括電壓跟隨電路，所述電壓跟隨電路通過位線選通裝置與所述第四存儲單元的漏極對應(yīng)的位線(BLn+;3)連接；所述位線選通裝置同時選通上述存儲單元之間的位線(BLn+1、BLn+2)和所述第一存儲單元的源極對應(yīng)的位線(BLn)，以及所述第四存儲單元的漏極對應(yīng)的位線(BLn+3)。優(yōu)選地，所述測試電路具體通過測試設(shè)備測量得到第二電壓值V BLn+2。優(yōu)選地，在所述讀取電平產(chǎn)生電路工作前，所述測試設(shè)備處于測試開啟狀態(tài)，當(dāng)所述用于讀取操作的電平的產(chǎn)生電路時，所述測試設(shè)備進(jìn)行采樣并輸出至顯示裝置。與現(xiàn)有技術(shù)相比，本發(fā)明具有以下優(yōu)點(diǎn)本發(fā)明實(shí)施例所述檢測存儲單元漏電流的方法，至少包括依次相鄰的且位于存儲列陣同一列的第一存儲單元、第二存儲單元和第三存儲單元，上述存儲單元共用同一組字線；同時選通上述存儲單元之間的位線BLn+1、BLn+2以及所述第一存儲單元的源極對應(yīng)的位線BLn和所述第四存儲單元的漏極對應(yīng)的位線BLn+3 ；所述測試電路測量得到第二電壓值V BLn+2;通過仿真獲得所述第一、第二存儲單元的溝道電阻RCell 1、RCell 2 ；讀取所述第一存儲單元漏極所在的位線BLn+Ι的電平VBLn+1 ；通過第一電壓值VBLn+1與第二電壓值VBLn+2的電壓差以及所述第二存儲單元的溝道電阻RCell 2計(jì)算得到所述第二存儲單元的漏電流Ileak2 ；將所述第二存儲單元的漏電流Ileak2賦值給所述第一存儲單元的漏電流Ileakl。本發(fā)明提供的檢測存儲單元漏電流的方法通過同時選通4條相鄰條位線， 且其中一條作為測試端口，具體通過電壓測試設(shè)備測量測試端口所連接的位線的電壓，并通過計(jì)算電壓差與存儲單元的溝道電阻的比值得到漏電流，是一種具有普遍適用價值的單測試端口存儲器陣列漏電流測試方案。從而實(shí)現(xiàn)評估存儲器陣列的動態(tài)漏電流值。


圖1為現(xiàn)有存儲陣列單元信息讀取方法讀取一個存儲單元的示意圖；圖2為現(xiàn)有存儲陣列單元信息讀取時位線電容示意圖；圖3為現(xiàn)有技術(shù)進(jìn)行讀操作的簡單示意圖；圖4為本發(fā)明實(shí)施例所述檢測存儲單元漏電流的方法流程圖；圖5是本發(fā)明實(shí)施例所述檢測存儲單元漏電流的系統(tǒng)結(jié)構(gòu)圖；圖6為本發(fā)明實(shí)施例所述測試設(shè)備的電路圖。
具體實(shí)施例方式為使本發(fā)明的上述目的、特征和優(yōu)點(diǎn)能夠更加明顯易懂，下面結(jié)合附圖對本發(fā)明的具體實(shí)施方式
做詳細(xì)的說明。參見圖4，該圖為本發(fā)明實(shí)施例所述檢測存儲單元漏電流的方法流程圖。本發(fā)明實(shí)施例所述檢測存儲單元漏電流的方法用于檢測第一存儲單元被讀取時的漏電流。本發(fā)明實(shí)施例所述檢測存儲單元漏電流的方法應(yīng)用于至少包括依次相鄰的且位于存儲列陣同一列的第一存儲單元Cell 1、第二存儲單元Cell 2和第三存儲單元Cell 3， 上述存儲單元共用同一組字線。本發(fā)明實(shí)施例所述檢測存儲單元漏電流的方法，包括S100、同時選通第一存儲單元Cell 1、第二存儲單元Cell 2和第三存儲單元Cell 3之間的位線(BLn+l、BLn+2)以及所述第一存儲單元Cell 1的源極對應(yīng)的位線(BLn)和所述第四存儲單元Cell 4的漏極對應(yīng)的位線(BLn+3)。其中，在所述第一存儲單元Cell 1源極對應(yīng)的位線BLn上施加低電平，所述第一存儲單元Cell 1漏極所在的位線BLn+1上連接用于讀取操作的電平，在所述第二存儲單元 Cell 2漏極對應(yīng)的位線BLn+2上連接測試電路。S200、測試電路測量得到第二電壓值V BLn+2。所述測試電路具體可以通過測試設(shè)備測量得到第二電壓值V BLn+2。參見圖6，所述測試設(shè)備包括依次相連的前置放大器、高通濾波器、隔離放大器、低通濾波器。前置放大器可采用集成電路芯片AD620，INA118等。濾波器可采用雙運(yùn)算放大器和電阻的結(jié)構(gòu)。隔離放大器采用高增益高帶寬的放大器。所述測試設(shè)備采用該電路做電壓傳輸電路，有低噪聲、高輸入阻抗、合適的通頻帶、電氣隔離和保護(hù)等優(yōu)點(diǎn)。
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在所述用于讀取操作的電平的產(chǎn)生電路即讀取電平產(chǎn)生電路工作前，所述測試設(shè)備處于測試開啟狀態(tài)，當(dāng)所述用于讀取操作的電平的產(chǎn)生電路工作時，所述測試設(shè)備進(jìn)行采樣并輸出至顯示裝置。顯示裝置具體可以為示波器等裝置。S300、通過仿真獲得所述第一、第二存儲單元Cell 1、Cell 2的溝道電阻RCell 1、RCell 2。所述通過仿真獲得所述第一存儲單元Cell 1的溝道電阻RCell 1具體包括以下步驟通過 CMOS (Complementary Metal Oxide Semiconductor，互補(bǔ)金屬氧化物半導(dǎo)
#)車歹Ij 巾白々#Μ#!·7Τ Cell 白勺 spice (Simulation Program with Integrated Circuit Emphasis，集成電路仿真程序)電學(xué)模型，仿真設(shè)定VBLn+1為一個設(shè)置值(所述設(shè)定值為經(jīng)驗(yàn)值一般可以設(shè)定為Iv左右)，根據(jù)存儲陣列中的存儲單元Cell的spice模型通過spice仿真工具即可求得所述第一存儲單元Cell 1的溝道電阻RCell 1。同理可求得第二存儲單元Cell 2的溝道電阻RCell 2。通過 CMOS (Complementary Metal Oxide Semiconductor，互補(bǔ)金屬氧化物半導(dǎo)
#)車歹Ij 巾白々#Μ#!·7Τ Cell 白勺 spice (Simulation Program with Integrated Circuit Emphasis，集成電路仿真程序)電學(xué)模型，仿真設(shè)定VBLn+2為一個設(shè)定值(所述設(shè)定值為經(jīng)驗(yàn)值一般可以為Iv左右)，根據(jù)存儲陣列中的存儲單元Cell的spice模型通過 spice仿真工具即可求得所述第二存儲單元Cell2的溝道電阻RCell 1。S400、通過仿真獲得讀取所述位線(BLn+Ι)的電平對應(yīng)的第一電壓值VBLn+1。同理仿真可求得第一電壓值VBLn+1。通過 CMOS (Complementary Metal Oxide Semiconductor，互補(bǔ)金屬氧化物半導(dǎo)
#)車歹Ij 巾白々#Μ#!·7Τ Cell 白勺 spice (Simulation Program with Integrated Circuit Emphasis，集成電路仿真程序)電學(xué)模型，仿真設(shè)定VBLn+1為一個設(shè)定值(所述設(shè)定值為經(jīng)驗(yàn)值一般可以為Iv左右)，根據(jù)存儲陣列中的存儲單元Cell的spice模型通過 spice仿真工具即可求得所述位線(BLn+Ι)的電平對應(yīng)的第一電壓值VBLn+1。S500、通過第一電壓值VBLn+Ι與第二電壓值VBLn+2的電壓差以及所述第二存儲單元Cell2的溝道電阻RCell 2計(jì)算得到流經(jīng)所述第二存儲單元Cell2的漏電流Ileakl 即所述第一存儲單元被讀取時的漏電流。所述計(jì)算公式為漏電流Ileakl =第一電壓值VBLn+Ι與第二電壓值VBLn+2的電壓差/存儲單元的溝道電阻RCell 2。為了獲得第二存儲單元被讀取時的漏電流，所述方法可以包括S600、將所述第一存儲單元被讀取時的的漏電流Ileakl賦值給所述第二存儲單元被讀取時的漏電流Ileak2。即Ileak2 = Ileakl。由于位線BLn與位線BLn+Ι之間的第一存儲單元celll被讀取時的漏電流Ileakl 約等于位線BLn+Ι與位線BLn+2之間的第二存儲單元cell2的漏電流Ileak2。因此，可以將所述第二存儲單元Cell2被讀取時的漏電流Ileak2通過賦值所述第一存儲單元Cell被讀取時的漏電流Ileakl獲得，得到所述第二存儲單元Cell2被讀取時的漏電流Ileak2。本發(fā)明提供的檢測存儲單元漏電流的方法具體可以通過同時選通4條相鄰條位線，且其中一條作為測試端口，具體通過電壓測試設(shè)備測量測試端口所連接的位線的電壓，并通過計(jì)算電壓差與存儲單元的溝道電阻的比值得到漏電流，實(shí)現(xiàn)評估存儲器陣列的動態(tài)漏電流值。本發(fā)明提供的檢測存儲單元漏電流的方法是一種具有普遍適用價值的單測試端口存儲器陣列漏電流測試方案。參見圖5，在本方案中，測試端位線(BLn+2)在被讀取的位線(BLn+Ι)的右側(cè)，測試設(shè)備探測測試端A所在位線(BLn+2)的電壓值VBLn+2，由于Flash Cell的溝道電阻RCell 和讀取位線(BLn+Ι)的電平，VBLn+Ι可以通過仿真等手段獲得。流經(jīng)位線BLn+Ι與BLn+2 之間的存儲單元cell2的漏電流Ileakl可以通過VBLn+Ι與VBLn+2的電壓差和第二存儲單元cell2溝道電阻RCell 2計(jì)算獲得。而位線BLn與BLn+Ι之間的第一存儲單元celll 被讀取時的漏電流Ileakl就是流經(jīng)存儲單元cell2的漏電流Ileakl。因此通過測試BLn+2 的電壓值VBLn+2就可以準(zhǔn)確判斷Ileakl的大小。本發(fā)明提供的檢測存儲單元漏電流的方法在所述第四存儲單元的漏極對應(yīng)的位線(BLn+3)可以連接有電壓跟隨電路，所述電壓跟隨電路主要為了防止讀取時高電平信號 A (圖5所示A點(diǎn)為高電平信號)產(chǎn)生的電流流過后續(xù)的第二存儲單元Cell2和第三存儲單元Cell3等。所述電壓跟隨電路用于減小讀取時第一存儲單元Celll讀取電平施加側(cè)的漏電流(即第一存儲單元Celll被讀取時的漏電流)。本發(fā)明提供的檢測存儲單元漏電流的方法在所述第四存儲單元的漏極對應(yīng)的位線BLn+3連接有電壓跟隨電路時，需要控制同時選通第一存儲單元Celll、第二存儲單元 Cell 2和第三存儲單元Cell 3之間的位線BLn+1、BLn+2和所述第一存儲單元Cell 1的源極對應(yīng)的位線BLn，以及所述第四存儲單元Cel 14的漏極對應(yīng)的位線BLn+3。參見圖5，該圖為本發(fā)明實(shí)施例所述檢測存儲單元漏電流的系統(tǒng)結(jié)構(gòu)圖?！N檢測存儲單元漏電流的系統(tǒng)包括存儲單元陣列、至少一個低電平產(chǎn)生電路、 讀取電平產(chǎn)生電路、測試電路、位線選通裝置、字線選通裝置。(圖5中未示出)所述讀取電平產(chǎn)生電路提供的電壓，高于所述低電平產(chǎn)生電路提供的電壓；所述低電平產(chǎn)生電路、讀取電平產(chǎn)生電路提供電路同步工作；所述存儲單元陣列至少包括依次相鄰的且位于存儲列陣同一列的第一存儲單元 Celll、第二存儲單元Cell2和第三存儲單元Cell3。所述字線選通裝置選通至少包括依次相鄰的且位于存儲列陣同一列的第一存儲單元Celll、第二存儲單元Cell2和第三存儲單元的字線Cell3 ；所述位線選通裝置(根據(jù)位線選通控制信號)同時選通上述存儲單元——第一存儲單元Celll、第二存儲單元Cell2和第三存儲單元的字線Cell3之間的位線(BLn+1、 BLn+2)以及所述第一存儲單元Celll的源極對應(yīng)的位線(BLn)；所述低電平產(chǎn)生電路通過位線選通裝置與所述第一存儲單元Celll源極對應(yīng)的位線(BLn)連接；所述讀取電平產(chǎn)生電路通過位線選通裝置與所述第一存儲單元Celll漏極所在的位線(BLn+Ι)連接；所述測試電路通過位線選通裝置與所述第二存儲單元Cell2 漏極對應(yīng)的位線(BLn+幻連接測量得到第二電壓值V BLn+2。如前文所述通過仿真獲得所述第一、第二存儲單元Cell U Cell 2的溝道電阻 RCell 1、RCell 2。如前文所述通過仿真獲得讀取所述位線(BLn+Ι)的電平對應(yīng)的第一電壓值 VBLn+1。
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安裝計(jì)算公式計(jì)算獲得流經(jīng)所述第二存儲單元Cell2的漏電流Ileakl即所述第一存儲單元被讀取時的漏電流Ileakl。計(jì)算公式為漏電流Ileakl =第一電壓值VBLn+Ι與第二電壓值VBLn+2的電壓差 /存儲單元的溝道電阻RCell 2。本發(fā)明實(shí)施例所述系統(tǒng)通過同時選通4條相鄰條位線，且其中一條作為測試端口，具體通過電壓測試設(shè)備測量測試端口所連接的位線的電壓，并通過計(jì)算電壓差與存儲單元的溝道電阻的比值得到漏電流，實(shí)現(xiàn)評估存儲器陣列的動態(tài)漏電流值。本發(fā)明提供的檢測存儲單元漏電流的系統(tǒng)是一種具有普遍適用價值的單測試端口存儲器陣列漏電流測試方案。由于位線BLn與位線BLn+Ι之間的第一存儲單元celll被讀取時的漏電流Ileakl 約等于位線BLn+Ι與位線BLn+2之間的第二存儲單元cell2的漏電流Ileak2。因此，可以將所述第二存儲單元Cell2被讀取時的漏電流Ileak2通過賦值所述第一存儲單元Cell被讀取時的漏電流Ileakl獲得，得到所述第二存儲單元Cell2被讀取時的漏電流Ileak2。為了防止讀取時高電平信號A(圖5所示A點(diǎn)為高電平信號)產(chǎn)生的電流流過后續(xù)的第二存儲單元Cell2和第三存儲單元Cell3等。本發(fā)明實(shí)施例所述系統(tǒng)還包括電壓跟隨電路，所述電壓跟隨電路通過位線選通裝置與所述第四存儲單元的漏極對應(yīng)的位線 (BLn+3)連接。所述電壓跟隨電路用于減小讀取時第一存儲單元Celll讀取電平施加側(cè)的漏電流(即第一存儲單元Celll被讀取時的漏電流)。同前文所述，所述測試電路具體通過測試設(shè)備測量(參見圖6)得到第二電壓值V BLn+2ο在所述讀取電平產(chǎn)生電路工作前，所述測試設(shè)備處于測試開啟狀態(tài)，當(dāng)所述用于讀取操作的電平的產(chǎn)生電路時，所述測試設(shè)備進(jìn)行采樣并輸出至顯示裝置(如示波器等)。以上所述，僅是本發(fā)明的較佳實(shí)施例而已，并非對本發(fā)明作任何形式上的限制。雖然本發(fā)明已以較佳實(shí)施例揭露如上，然而并非用以限定本發(fā)明。任何熟悉本領(lǐng)域的技術(shù)人員，在不脫離本發(fā)明技術(shù)方案范圍情況下，都可利用上述揭示的方法和技術(shù)內(nèi)容對本發(fā)明技術(shù)方案做出許多可能的變動和修飾，或修改為等同變化的等效實(shí)施例。因此，凡是未脫離本發(fā)明技術(shù)方案的內(nèi)容，依據(jù)本發(fā)明的技術(shù)實(shí)質(zhì)對以上實(shí)施例所做的任何簡單修改、等同變化及修飾，均仍屬于本發(fā)明技術(shù)方案保護(hù)的范圍內(nèi)。
權(quán)利要求
1.一種檢測存儲單元漏電流的方法，其特征在于，應(yīng)用于至少包括依次相鄰的且位于存儲列陣同一列的第一存儲單元、第二存儲單元和第三存儲單元，上述存儲單元共用同一組字線；所述方法包括以下步驟同時選通上述存儲單元之間的位線(BLn+l、BLn+2)以及所述第一存儲單元的源極對應(yīng)的位線(BLn)；其中在所述第一存儲單元源極對應(yīng)的位線(BLn)上施加低電平，所述第一存儲單元漏極所在的位線(BLn+Ι)上連接用于讀取操作的電平，在所述第二存儲單元漏極對應(yīng)的位線 (BLn+2)上連接測試電路；所述測試電路測量得到第二電壓值V BLn+2 ；通過仿真獲得所述第一、第二存儲單元的溝道電阻RCell URCell 2；通過仿真獲得讀取所述位線(BLn+Ι)的電平對應(yīng)的第一電壓值VBLn+1 ；通過第一電壓值VBLn+Ι與第二電壓值VBLn+2的電壓差以及所述第二存儲單元的溝道電阻RCell 2計(jì)算得到流經(jīng)所述第二存儲單元的漏電流即所述第一存儲單元被讀取時的漏電流I Ieakl。
2.根據(jù)權(quán)利要求1所述的方法，其特征在于，包括將所述第一存儲單元被讀取時的漏電流Ileakl賦值給所述第二存儲單元被讀取時的漏電流 Ileak2,即 Ileak2 = Ileakl。
3.根據(jù)權(quán)利要求1或2所述的方法，其特征在于，還包括所述第四存儲單元的漏極對應(yīng)的位線(BLn+;3)連接電壓跟隨電路，用于減小讀取時第一存儲單元讀取電平施加側(cè)的漏電流；控制同時選通上述存儲單元之間的位線(BLn+l、BLn+》和所述第一存儲單元的源極對應(yīng)的位線(BLn)，以及所述第四存儲單元的漏極對應(yīng)的位線(BLn+3)。
4.根據(jù)權(quán)利要求3所述的方法，其特征在于，所述測試電路具體通過測試設(shè)備測量得到第二電壓值V BLn+2。
5.根據(jù)權(quán)利要求4所述的方法，其特征在于，所述測試設(shè)備包括依次相連的前置放大器、高通濾波器、隔離放大器、低通濾波器。
6.根據(jù)權(quán)利要求5所述的方法，其特征在于，在所述用于讀取操作的電平的產(chǎn)生電路即讀取電平產(chǎn)生電路工作前，所述測試設(shè)備處于測試開啟狀態(tài)，當(dāng)所述用于讀取操作的電平的產(chǎn)生電路工作時，所述測試設(shè)備進(jìn)行采樣并輸出至顯示裝置。
7.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述通過仿真獲得所述第一存儲單元的溝道電阻RCell 1步驟具體為通過CMOS以及存儲陣列中的存儲單元的集成電路仿真程序電學(xué)模型，仿真設(shè)定 VBLn+Ι為一個設(shè)定值，根據(jù)存儲陣列中的存儲單元的集成電路仿真程序模型通過集成電路仿真程序仿真工具求得所述第一存儲單元的溝道電阻RCell 1。
8.—種檢測存儲單元漏電流的系統(tǒng)，其特征在于，包括存儲單元陣列、至少一個低電平產(chǎn)生電路、讀取電平產(chǎn)生電路、測試電路、位線選通裝置、字線選通裝置；所述讀取電平產(chǎn)生電路提供的電壓，高于所述低電平產(chǎn)生電路提供的電壓；所述低電CN 平產(chǎn)生電路、讀取電平產(chǎn)生電路提供電路同步工作；所述存儲單元陣列至少包括依次相鄰的且位于存儲列陣同一列的第一存儲單元、第二存儲單元和第三存儲單元；所述字線選通裝置選通至少包括依次相鄰的且位于存儲列陣同一列的第一存儲單元、 第二存儲單元和第三存儲單元的字線；所述位線選通裝置同時選通上述存儲單元之間的位線(BLn+l、BLn+2)以及所述第一存儲單元的源極對應(yīng)的位線(BLn)；所述低電平產(chǎn)生電路通過位線選通裝置與所述第一存儲單元源極對應(yīng)的位線(BLn) 連接；所述讀取電平產(chǎn)生電路通過位線選通裝置與所述第一存儲單元漏極所在的位線 (BLn+Ι)連接；所述測試電路通過位線選通裝置與所述第二存儲單元漏極對應(yīng)的位線 (BLn+2)連接測量得到第二電壓值V BLn+2。
9.根據(jù)權(quán)利要求8所述的系統(tǒng)，其特征在于，所述系統(tǒng)還包括電壓跟隨電路，所述電壓跟隨電路通過位線選通裝置與所述第四存儲單元的漏極對應(yīng)的位線(BLn+;3)連接；所述位線選通裝置同時選通上述存儲單元之間的位線(BLn+l、BLn+》和所述第一存儲單元的源極對應(yīng)的位線(BLn)，以及所述第四存儲單元的漏極對應(yīng)的位線(BLn+3)。
10.根據(jù)權(quán)利要求8所述的方法，其特征在于，所述測試電路具體通過測試設(shè)備測量得到第二電壓值V BLn+2。
11.根據(jù)權(quán)利要求10所述的方法，其特征在于，在所述讀取電平產(chǎn)生電路工作前，所述測試設(shè)備處于測試開啟狀態(tài)，當(dāng)所述用于讀取操作的電平的產(chǎn)生電路時，所述測試設(shè)備進(jìn)行采樣并輸出至顯示裝置。
全文摘要
一種檢測存儲單元漏電流的方法，應(yīng)用于至少包括依次相鄰的且位于存儲列陣同一列的第一、二、第三存儲單元，上述存儲單元共用同一組字線；包括同時選通上述存儲單元之間的位線以及第一存儲單元的源極對應(yīng)的位線；測試電路測量得到第二電壓值；通過仿真獲得所述第一、第二存儲單元的溝道電阻；通過仿真獲得讀取位線的電平對應(yīng)的第一電壓值；通過第一電壓值與第二電壓值的電壓差以及第二存儲單元的溝道電阻計(jì)算得到流經(jīng)所述第二存儲單元的漏電流即第一存儲單元被讀取時的漏電流。本發(fā)明提供一種檢測存儲單元漏電流的方法和系統(tǒng)，可以實(shí)現(xiàn)存儲單元漏電流的有效檢測。
文檔編號G11C8/08GK102426858SQ201110391548
公開日2012年4月25日 申請日期2011年11月30日 優(yōu)先權(quán)日2011年11月30日
發(fā)明者楊詩洋, 陳嵐, 陳巍巍, 龍爽 申請人:中國科學(xué)院微電子研究所