專利名稱：針對(duì)嵌入式存儲(chǔ)器優(yōu)化的eeprom存儲(chǔ)器體系架構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及非易失性存儲(chǔ)器體系架構(gòu)。特別地，本發(fā)明涉及一種電可擦除可編程 只讀存儲(chǔ)器(EEPROM)的體系架構(gòu)。
背景技術(shù)：
即使不施加功率，非易失性存儲(chǔ)器(NVM)也允許存儲(chǔ)數(shù)據(jù)。一般將常規(guī)的電可擦 除可編程存儲(chǔ)器分類為兩類一方面為EEPR0M，另一方面為閃速-EEPROM或者“閃”存。常規(guī)EEPROM的存儲(chǔ)單元包括浮柵晶體管和選擇晶體管。該選擇晶體管具有連接 到字線的控制柵極端、連接到位線的第一傳導(dǎo)端以及連接到浮柵晶體管的第一傳導(dǎo)端的第 二傳導(dǎo)端。浮柵晶體管具有連接到控制柵極線的控制柵極端。常規(guī)閃存的存儲(chǔ)單元僅包括浮柵晶體管，其具有連接到字線的控制柵極和連接到 位線的第一傳導(dǎo)端。公知的是，EEPROM存儲(chǔ)單元適合于實(shí)現(xiàn)字可擦除存儲(chǔ)器。常規(guī)上，“字”包括一組 N個(gè)存儲(chǔ)單元，這些存儲(chǔ)單元的浮柵晶體管連接到公共控制柵極線。所述控制柵極線鏈接到 列鎖存器，該列鎖存器允許將擦除電壓同時(shí)施加到字的浮柵晶體管的所有控制柵極端。屬 于存儲(chǔ)器的其他字的存儲(chǔ)單元使得它們的浮柵晶體管的控制柵極端受控于其他控制柵極 線和列鎖存器。同樣公知的是，閃存單元適合于實(shí)現(xiàn)頁(yè)可擦除存儲(chǔ)器，“頁(yè)”包括行的所有存儲(chǔ)單 元，因?yàn)樾械拇鎯?chǔ)單元的控制柵極端相互連接并接收相同的擦除電壓。所以，通常在要求字可擦除性的應(yīng)用中使用EEPR0M，而通常在要求高密度但字可 擦除性不是必要的應(yīng)用中使用閃存。例如，EEPROM通常用于存儲(chǔ)應(yīng)用數(shù)據(jù)，而閃存用于存 儲(chǔ)代碼(程序數(shù)據(jù))。EEPROM存儲(chǔ)器和閃存之間的另一不同在于行內(nèi)數(shù)據(jù)的布置。EEPORM存儲(chǔ)器一般包括其中數(shù)據(jù)是以對(duì)應(yīng)于存儲(chǔ)器的邏輯體系架構(gòu)的方式存儲(chǔ) 的存儲(chǔ)單元行。例如，假設(shè)存儲(chǔ)器的行被設(shè)計(jì)成存儲(chǔ)M個(gè)字Wci-Wsh，每一字包括N個(gè)比特 位Bci-Bim，字Wtl的比特位Bci-Bim存儲(chǔ)在第一列Ctl,字W1的比特位Bci-Bim存儲(chǔ)在第二列C1, 等等，以及字Wsh的比特位Bci-Bim存儲(chǔ)在存儲(chǔ)器的最后一列CM_lt)相反，在閃存的行中，通常將屬于不同字的相同等級(jí)的所有比特位存儲(chǔ)在相鄰且 屬于相同列的存儲(chǔ)單元中。例如，再次假設(shè)行被設(shè)計(jì)用于存儲(chǔ)M個(gè)字Wci-Wsh，并且每一字 包括N個(gè)比特位Bci-Bim，該行的字Wci-Wsh的相同等級(jí)0的所有比特位Btl存儲(chǔ)在第一列Ctl， 字Wci-Wsh的相同等級(jí)1的所有比特位B1存儲(chǔ)在第二列C1,等等，以及字Wci-Wsh的相同等級(jí) N-I的所有比特位Bim存儲(chǔ)在存儲(chǔ)器的最后一列CN_lt)總之，如果包括M個(gè)N比特位的字的行的存儲(chǔ)器是EEPROM存儲(chǔ)器，那么其可以包 括N個(gè)位線和N個(gè)存儲(chǔ)單元的M個(gè)列，以及如果包括M個(gè)N比特位的字的行的存儲(chǔ)器是閃 存，那么其可以包括M個(gè)位線和M個(gè)存儲(chǔ)單元的N個(gè)列。體系架構(gòu)的這種差異對(duì)位線到提供用于讀取存儲(chǔ)單元的讀出放大器的連接產(chǎn)生影響。不論使用哪一種類型的存儲(chǔ)器體系架構(gòu)，每一讀出放大器一般專用于讀取具有相同 等級(jí)的比特位，并且讀出放大器的數(shù)量與字中比特位的數(shù)量相同。如果根據(jù)EEPROM體系架構(gòu)實(shí)現(xiàn)具有每行M個(gè)字且每字N個(gè)比特位的存儲(chǔ)器，那么 第一讀出放大器SAtl連接到第一列Ctl的第一位線BLtl，連接到列C1的第一位線BLtl等等，以 及連接到最后一列Csh的第一位線BLtlt5同樣，第二讀出放大器SA1連接到列Ctl的第二位線 BL1，連接到列C1的第二位線BL1等等，以及連接到最后一列Csh的第二位線BL1等等。最后 的讀出放大器SAim連接到列Q1的最后位線BLim，連接到列C1的最后位線BLim等等，以及 連接到最后一列Csh的最后位線BLn+1。如果根據(jù)閃存體系架構(gòu)來實(shí)現(xiàn)這樣的存儲(chǔ)器，那么第一讀出放大器SAtl連接到第 一列Ctl的M個(gè)相鄰位線，第二讀出放大器SA1連接到第二列C1的M個(gè)相鄰位線，等等，以及 第N個(gè)讀出放大器SAim連接到最后列CV1的M個(gè)相鄰位線。由于通過復(fù)用線路來實(shí)施讀出放大器到位線的連接，因此，在EEPROM存儲(chǔ)器中復(fù) 用線路的長(zhǎng)度一般大約等于存儲(chǔ)器陣列的寬度，而在閃存中，其大約等于列的寬度。現(xiàn)在， 復(fù)用線路越長(zhǎng)，那么對(duì)應(yīng)的寄生電容就越大，從而由于更長(zhǎng)的預(yù)充電周期和電容值而導(dǎo)致 更長(zhǎng)的讀取訪問時(shí)間和更高的電消耗。最后，由于在EEPROM存儲(chǔ)器中，相同字的比特位被存儲(chǔ)在與相鄰位線相連接的存 儲(chǔ)單元中，并且被讀出放大器同時(shí)讀取，因此在讀取操作期間，位線之間可能出現(xiàn)串?dāng)_。因此，很顯然，閃存體系架構(gòu)和EEPROM體系架構(gòu)具有可以概括如下的相應(yīng)優(yōu)點(diǎn)和
缺點(diǎn)
閃存EEPROM讀出放大器S0-Sn,借助于非相鄰位線讀取字 的比_立B0-Bm讀出放大器S0-Sn-.借助于相鄰位線讀取字的 比· B0-Bn-,短復(fù)用線路用來互連位線與讀出放大器長(zhǎng)復(fù)用線路用來互連位線與讀出放大器較低的寄生電容較高的寄生電容由于較低的寄生電容，而導(dǎo)致讀取循環(huán)期間較 低的電消耗由于較高的寄生電容，而導(dǎo)致讀取循環(huán)期間較 高的電消耗較短的訪問時(shí)間較長(zhǎng)的訪問時(shí)間無串?dāng)_或低串?dāng)_較高串?dāng)_頁(yè)可擦除字可擦除較高密度(每存儲(chǔ)單元一個(gè)晶體管)較低密度(每存儲(chǔ)單元兩個(gè)晶體管) 所謂的“嵌入式存儲(chǔ)器”是嵌入包括另外部件的集成電路內(nèi)的存儲(chǔ)器。例如，用于 芯片卡的集成電路可以包含微控制器，I/O電路和嵌入式存儲(chǔ)器。在這樣的嵌入式存儲(chǔ)器 應(yīng)用中，一般希望嵌入式存儲(chǔ)器能夠用于存儲(chǔ)程序數(shù)據(jù)和應(yīng)用數(shù)據(jù)，以避免必須提供兩種 不同的存儲(chǔ)器，一種用于存儲(chǔ)程序數(shù)據(jù)，另外一種用于存儲(chǔ)應(yīng)用數(shù)據(jù)。為此原因，嵌入式存 儲(chǔ)器必須解決不同的矛盾的需求。例如，常規(guī)的嵌入式EEPROM便于存儲(chǔ)數(shù)據(jù)，但是當(dāng)讀取數(shù)據(jù)的時(shí)候，由于復(fù)用線路的寄生電容，其提供普普通通的電消耗效率。因此，可能希望提供一種針對(duì)嵌入式存儲(chǔ)器應(yīng)用優(yōu)化的存儲(chǔ)器體系架構(gòu)。

發(fā)明內(nèi)容
本發(fā)明的實(shí)施例涉及一種電可擦除可編程存儲(chǔ)器，包括被配置用以存儲(chǔ)N比特 位字的數(shù)行存儲(chǔ)單元、位線和字線，其中存儲(chǔ)單元包括選擇晶體管，具有連接到字線的控 制端和連接到位線的傳導(dǎo)端；和浮柵晶體管，具有用于接收擦除電壓的控制柵極端，以及其 中存儲(chǔ)單元行包括第一組存儲(chǔ)單元，用于存儲(chǔ)集中(collectively)可擦除字；和至少一 個(gè)第二組存儲(chǔ)單元，用于存儲(chǔ)一個(gè)單獨(dú)可擦除字。根據(jù)實(shí)施例，第一組存儲(chǔ)單元包括2m個(gè)集中可擦除字，m是至少等于3的整數(shù)。根據(jù)實(shí)施例，第一組的存儲(chǔ)單元使得它們的浮柵晶體管的控制柵極端互連或電鏈 接，以及第二組的存儲(chǔ)單元使得它們的浮柵晶體管的控制柵極端互連或電鏈接，并且不與 第一組的存儲(chǔ)單元的浮柵端互連或電鏈接。根據(jù)實(shí)施例，行中第一組的存儲(chǔ)單元的浮柵晶體管的控制柵極端經(jīng)由第一控制柵 極晶體管鏈接到第一公共控制柵極線，以及行中第二組的存儲(chǔ)單元的浮柵晶體管的控制柵 極端經(jīng)由第二控制柵極晶體管鏈接到第二公共控制柵極線。根據(jù)實(shí)施例，電可擦除可編程存儲(chǔ)器包括用于驅(qū)動(dòng)存儲(chǔ)器的字線的行解碼器，行 中第一組的存儲(chǔ)單元的所有浮柵晶體管的控制柵極端連接到由行解碼器驅(qū)動(dòng)的第一公共 控制柵極線，以及行中第二組的存儲(chǔ)單元的所有浮柵晶體管的控制柵極端連接到與第一控 制柵極線不同且由行解碼器驅(qū)動(dòng)的第二公共控制柵極線。根據(jù)實(shí)施例，電可擦除可編程存儲(chǔ)器包括行選擇裝置和擦除控制裝置，其被配置 成同時(shí)擦除選定行的第一組的存儲(chǔ)單元而不擦除選定行的第二組的存儲(chǔ)單元，或者同時(shí)擦 除選定行的第二組的存儲(chǔ)單元而不擦除選定行的第一組的存儲(chǔ)單元。根據(jù)實(shí)施例，電可擦除可編程存儲(chǔ)器包括用于讀取存儲(chǔ)單元的讀出放大器，并且 存儲(chǔ)行中不同字的相同等級(jí)的比特位的存儲(chǔ)單元，不管它們屬于哪一組，都經(jīng)由相鄰的位 線而鏈接到相同的讀出放大器。根據(jù)實(shí)施例，存儲(chǔ)單元行包括第一組的相鄰存儲(chǔ)單元的子組、與第一組的存儲(chǔ)單 元的子組交替布置的第二組的存儲(chǔ)單元，以及每一讀出放大器鏈接到第一組的存儲(chǔ)單元的 一個(gè)子組的相鄰存儲(chǔ)單元以及鏈接到第二組的一個(gè)存儲(chǔ)單元。根據(jù)實(shí)施例，電可擦除可編程存儲(chǔ)器包括第一組的存儲(chǔ)單元的每一子組的一個(gè) 第一控制柵極晶體管，以及第二組的每一存儲(chǔ)單元的一個(gè)第二控制柵極晶體管。根據(jù)實(shí)施例，電可擦除可編程存儲(chǔ)器包括第一組的存儲(chǔ)單元的每?jī)蓚€(gè)子組的一 個(gè)第一控制柵極晶體管，以及第二組的每?jī)蓚€(gè)存儲(chǔ)單元的一個(gè)第二控制柵極晶體管。根據(jù)實(shí)施例，每一讀出放大器經(jīng)由字選擇晶體管而鏈接到位線。本發(fā)明的實(shí)施例也涉及半導(dǎo)體芯片上的集成電路，其包括根據(jù)本發(fā)明的電可擦除 可編程存儲(chǔ)器。根據(jù)實(shí)施例，集成電路被配置成在第一組的存儲(chǔ)單元中存儲(chǔ)程序數(shù)據(jù)，以及在第 二組的存儲(chǔ)單元中存儲(chǔ)應(yīng)用數(shù)據(jù)。本發(fā)明的實(shí)施例也涉及手持設(shè)備，其包括半導(dǎo)體芯片上的集成電路，該集成電路
6包括根據(jù)本發(fā)明的電可擦除可編程存儲(chǔ)器。


在隨后的描述中結(jié)合以下附圖但不限于以下附圖，描述根據(jù)本發(fā)明的EEPROM存 儲(chǔ)器的實(shí)施例，附圖中-圖1示出了根據(jù)本發(fā)明的存儲(chǔ)器的第一實(shí)施例；-圖2更詳細(xì)地示出了圖1的存儲(chǔ)器的一部分；-圖3示出根據(jù)本發(fā)明的存儲(chǔ)器的第二實(shí)施例；-圖4示出了根據(jù)本發(fā)明的存儲(chǔ)器的第三實(shí)施例；以及-圖5示出了根據(jù)本發(fā)明的存儲(chǔ)器的應(yīng)用示例。
具體實(shí)施例方式圖1，3，4分別示出了根據(jù)本發(fā)明的存儲(chǔ)器的實(shí)施例MEM1、MEM2和MEM3。每一存 儲(chǔ)器MEMl、MEM2和MEM3都具有包括存儲(chǔ)單元MC、位線BL和字線WL的存儲(chǔ)器陣列。每一 存儲(chǔ)單元包括選擇晶體管ST和浮柵晶體管TOT，在此它們?yōu)镹MOS類型。每一存儲(chǔ)單元的選 擇晶體管ST具有連接到位線BL的漏極端⑶、連接到字線WL的柵極端(G)、和連接到該存 儲(chǔ)單元的浮柵晶體管TOT的漏極端(D)的源極端(S)。每一浮柵晶體管具有連接到源極線 SL的源極端⑶。存儲(chǔ)器MEMl和MEM3也包括控制柵極晶體管CGT。每一存儲(chǔ)單元的浮柵晶體管具 有連接到控制柵極晶體管CGT的源極端(S)的控制柵極端(G)?？刂茤艠O晶體管CGT具有 與其所連接到的存儲(chǔ)單元的選擇晶體管ST連接到相同的字線WL的控制柵極端(G)。存儲(chǔ)單元MC的擦除、編程和讀取借助于行解碼器RDECl (MEM1、MEM3)或 RDEC2 (MEM2)、字解碼器WDEC、編程鎖存器PL、讀出放大器SA和控制柵極鎖存器CGLT (MEM1、 MEM3)來實(shí)現(xiàn)。提供復(fù)用線路MU(MLciML1^hMLim)以將每一讀出放大器SA#的輸入連接到 對(duì)應(yīng)的位線。可以提供包括緩沖器電路和電壓發(fā)生器的控制電路CCT以控制這些不同的元 件并且接收和執(zhí)行擦除、編程或讀取命令CMD，包括用于指示針對(duì)哪些存儲(chǔ)單元執(zhí)行所述命 令的地址ADD，以及要被存儲(chǔ)在存儲(chǔ)器中的輸入數(shù)據(jù)DTI。在實(shí)施例中，控制電路CCT接收 伴隨有地址和數(shù)據(jù)的寫命令并且對(duì)相應(yīng)的擦除和編程操作定序(sequence)?？刂齐娐稢CT 也輸出已經(jīng)由讀出放大器SA從存儲(chǔ)器中讀取的數(shù)據(jù)DT0?？梢蕴峁┹斎?輸出端口 IOP以 從外部接收這樣的命令、地址、輸出數(shù)據(jù)DTI并且向外部提供輸出數(shù)據(jù)DT0。在圖1，3，4所示的示例實(shí)施例中，存儲(chǔ)器陣列具有L個(gè)字線WLci-WLh并因此包括 L行存儲(chǔ)單元，行包括連接到相同字線的所有存儲(chǔ)單元。在此提供每一行以存儲(chǔ)每一具有N 個(gè)比特位Bq-Bim (例如8，16或32比特位)的M個(gè)字H以下在表格1中描述了存儲(chǔ) 器陣列的邏輯體系架構(gòu)。表格 1
行 O(Wlo)W0W1W yyM-2W yyM-I
權(quán)利要求
一種電可擦除可編程存儲(chǔ)器(MEM，MEM1，MEM2，MEM3)，包括數(shù)行存儲(chǔ)單元(MC)，其被配置成存儲(chǔ)N比特位的字，位線(BL)和字線(WL)，以及，其中存儲(chǔ)單元包括選擇晶體管(ST)，其具有連接到字線的控制端(G)和連接到位線的傳導(dǎo)端(D)，和浮柵晶體管(FGT)，其具有用于接收擦除電壓(Vpp)的控制柵極端(G)，其特征在于，存儲(chǔ)單元行包括第一組(G1)存儲(chǔ)單元，用于存儲(chǔ)集中可擦除字，和至少一個(gè)第二組(G2)存儲(chǔ)單元，用于存儲(chǔ)一個(gè)單獨(dú)可擦除字。
2.根據(jù)權(quán)利要求1的電可擦除可編程存儲(chǔ)器，其中第一組(Gl)存儲(chǔ)單元包括2m個(gè)集 中可擦除字，m是至少等于3的整數(shù)。
3.根據(jù)權(quán)利要求1或2之一的電可擦除可編程存儲(chǔ)器，其中第一組(Gl)的存儲(chǔ)單元使得它們的浮柵晶體管(TOT)的控制柵極端(G)互連或電鏈 接，以及第二組(G2)的存儲(chǔ)單元使得它們的浮柵晶體管的控制柵極端互連或電鏈接，并且不 與第一組的存儲(chǔ)單元的浮柵端互連或電鏈接。
4.根據(jù)權(quán)利要求1-3之一的電可擦除可編程存儲(chǔ)器，其中行中第一組(Gl)的存儲(chǔ)單元(MC)的浮柵晶體管(TOT)的控制柵極端(G)經(jīng)由第一控 制柵極晶體管(CGTl)鏈接到第一公共控制柵極線(CGLl)，以及行中第二組(G2)的存儲(chǔ)單元的浮柵晶體管的控制柵極端經(jīng)由第二控制柵極晶體管 (CGT2)鏈接到第二公共控制柵極線(CGL2)。
5.根據(jù)權(quán)利要求1-4之一的電可擦除可編程存儲(chǔ)器，包括用于驅(qū)動(dòng)存儲(chǔ)器的字線(WL) 的行解碼器(RDEC2)，并且其中行中第一組(Gl)的存儲(chǔ)單元(MC)的所有浮柵晶體管(FGT)的控制柵極端(G)連接到 由行解碼器驅(qū)動(dòng)的第一公共控制柵極線(CGLl)，和行中第二組(G2)的存儲(chǔ)單元的所有浮柵晶體管的控制柵極端連接到與第一控制柵極 線不同且由行解碼器驅(qū)動(dòng)的第二公共控制柵極線(CGL2)。
6.根據(jù)權(quán)利要求1-5之一的電可擦除可編程存儲(chǔ)器，包括行選擇裝置(RDEC1，RDEC2) 和擦除控制裝置(CGLT1，CGLT2，RDEC2)，其被配置成同時(shí)擦除選定行的第一組(Gl)的存儲(chǔ) 單元(MC)而不擦除該選定行的第二組(G2)的存儲(chǔ)單元，或者被配置成同時(shí)擦除選定行的 第二組的存儲(chǔ)單元而不擦除該選定行的第一組的存儲(chǔ)單元。
7.根據(jù)權(quán)利要求1-6之一的電可擦除可編程存儲(chǔ)器，包括用于讀取存儲(chǔ)單元(MC)的讀 出放大器(SA)，其中存儲(chǔ)行中不同字的相同等級(jí)的比特位的存儲(chǔ)單元，不管它們屬于哪一 組，都經(jīng)由相鄰的位線(BL)而鏈接到相同的讀出放大器。
8.根據(jù)權(quán)利要求7的電可擦除可編程存儲(chǔ)器，其中 存儲(chǔ)單元(MC)行，包括第一組(Gl)的相鄰存儲(chǔ)單元的子組(SG)，與第一組的存儲(chǔ)單元的子組交替布置的第二組(G2)的存儲(chǔ)單元，并且其中 每一讀出放大器(SA)鏈接到第一組的存儲(chǔ)單元的一個(gè)子組的相鄰存儲(chǔ)單元以及鏈接到第二組的一個(gè)存儲(chǔ)單元。
9.根據(jù)權(quán)利要求8的電可擦除可編程存儲(chǔ)器，包括第一組(Gl)的存儲(chǔ)單元(MC)的每一子組(SG)的一個(gè)第一控制柵極晶體管(CGTl)，以及第二組(G2)的每一存儲(chǔ)單元的一個(gè)第二控制柵極晶體管(CGT2)。
10.根據(jù)權(quán)利要求8的電可擦除可編程存儲(chǔ)器，包括第一組(Gl)存儲(chǔ)單元(MC)的每?jī)蓚€(gè)子組(SG)的一個(gè)第一控制柵極晶體管(CGTl)，以及第二組(G2)的每?jī)蓚€(gè)存儲(chǔ)單元的一個(gè)第二控制柵極晶體管(CGT2)。
11.根據(jù)權(quán)利要求7-10之一的電可擦除可編程存儲(chǔ)器，其中每一讀出放大器(SA)經(jīng)由 字選擇晶體管(WST)而鏈接到位線。
12.—種半導(dǎo)體芯片上的集成電路(IC)，特征在于，其包括根據(jù)權(quán)利要求1-11之一的 電可擦除可編程存儲(chǔ)器(MEM，MEMl，MEM2，MEM3)。
13.根據(jù)權(quán)利要求12的集成電路，被配置成在第一組(Gl)的存儲(chǔ)單元(MC)中存儲(chǔ)程 序數(shù)據(jù)，并且在第二組(G2)的存儲(chǔ)單元中存儲(chǔ)應(yīng)用數(shù)據(jù)。
14.一種手持設(shè)備(HD)，特征在于其包括根據(jù)權(quán)利要求12或13之一的集成電路(IC)。
全文摘要
本發(fā)明涉及針對(duì)嵌入式存儲(chǔ)器優(yōu)化的EEPROM存儲(chǔ)器體系架構(gòu)。本發(fā)明涉及一種電可擦除可編程存儲(chǔ)器(MEM1)，包括用于存儲(chǔ)每個(gè)具有N個(gè)比特位的字的數(shù)行存儲(chǔ)單元(MC)，位線(BL)和字線(WL)，其中存儲(chǔ)單元行包括用于存儲(chǔ)集中可擦除字的第一組(G1)存儲(chǔ)單元，和用于存儲(chǔ)一個(gè)單獨(dú)可擦除字的至少一個(gè)第二組(G2)存儲(chǔ)單元。
文檔編號(hào)G11C16/14GK101937713SQ20101025009
公開日2011年1月5日 申請(qǐng)日期2010年6月25日 優(yōu)先權(quán)日2009年6月26日
發(fā)明者F·拉羅薩 申請(qǐng)人:意法半導(dǎo)體(魯塞)有限公司