專利名稱：驅(qū)動半導(dǎo)體存儲器裝置的方法以及半導(dǎo)體存儲器裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及驅(qū)動這樣的存儲器裝置的方法，在該存儲器裝置中通過在每一 個場效應(yīng)晶體管的浮體(floating body )中積累多數(shù)載流子來存儲信息。
背景技術(shù)：
近年來，公知希望FBC存儲器裝置作為代替IT (晶體管)-1C (電容 器)DRAM的半導(dǎo)體存儲器裝置。如此配置FBC存儲器裝置，以便在SOI (絕緣體上硅)襯底上形成均包括浮體(下文中，也稱為"體")的各FET (場效應(yīng)晶體管)，并根據(jù)在每一個FET的體中積累的多數(shù)栽流子的數(shù)目
來存儲數(shù)據(jù)'T，或數(shù)據(jù)"0"。假設(shè)，例如，在由NFET構(gòu)建的FBC中， 其中在體中積累的空穴的數(shù)目大時的狀態(tài)為數(shù)據(jù)"1"，而其中在體中積累
的空穴的數(shù)目小時的狀態(tài)為數(shù)據(jù)"0"。
如果由NFET構(gòu)建FBC存儲器基元(memory cell),那么體電位被 設(shè)定為低于源極和漏極的電位，也就是，pn結(jié)在數(shù)據(jù)保持時間期間被反向 偏置。換言之，由此，在數(shù)據(jù)保持時間期間保持能夠在體中積累更多的空 穴的狀態(tài)。因此，如果在"0"基元中空穴逐漸積累，便會發(fā)生"0"基元 改變?yōu)?1"基元的保持失敗。
7此外，如果將數(shù)據(jù)寫入到選擇的存儲器基元，通常會劣化在與該選擇 的存儲器基元共享位線的未選擇的存儲器基元中存儲的相反的數(shù)據(jù)。該現(xiàn)
象稱為"位線干擾"。例如，如果將數(shù)據(jù)"r寫入到選擇的存儲器基元， 會劣化在與該選擇的存儲器基元共享位線的"o"基元中存儲的數(shù)據(jù)(位線 't，干擾)，而如果將數(shù)據(jù)"o"寫入到選擇的存儲器基元，會劣化在與 該選擇的存儲器基元共享位線的"r基元中存儲的數(shù)據(jù)(位線"o"干擾)。 通常，為了使數(shù)據(jù)"r與數(shù)據(jù)"o"之間的信號差足夠大，有必要將 位線電位的幅值(寫入數(shù)據(jù)'t，時的位線電位與寫入數(shù)據(jù)"o"時的位線 電位的差)設(shè)定為高。'然而，如果位線電位的幅值被設(shè)定為是大的，會使 位線干擾的影響增加。如果位線干擾的影響很大，便有必要頻繁地進(jìn)行刷 新操作，以恢復(fù)劣化的存儲器基元數(shù)據(jù)。該刷新操作可能不利地妨礙正常 的讀取或?qū)懭氩僮?。此外，如果頻繁地進(jìn)行刷新操作，會使功率消耗不利 地增力口。

發(fā)明內(nèi)容
一種4艮據(jù)本發(fā)明的實施例的驅(qū)動半導(dǎo)體存儲器裝置的方法，所述半導(dǎo)
體存儲器裝置包括多個存儲器基元，其包括源極、漏極以及處于電浮置 狀態(tài)的浮體，所迷存儲器基元根據(jù)在所述浮體中積累的載流子的數(shù)目來存 儲邏輯數(shù)據(jù)；連接到所述漏極的多條位線；與所述位線交叉的多條字線； 以及讀出放大器(sense amplifier)，其讀取在選擇的存儲器基元中存儲的 數(shù)據(jù)，或者所迷讀出放大器將數(shù)據(jù)寫入所述選擇的存儲器基元，所述選擇 的存儲器基元連接到所述多條位線當(dāng)中的選擇的位線并連接到所述多條字 線當(dāng)中的選擇的字線，所述方法包括
在數(shù)據(jù)寫入操作期間執(zhí)行第一循環(huán)，所述第一循環(huán)將第一電位施加到 與第一選擇的存儲器基元對應(yīng)的位線且將第二電位施加到所述選擇的字 線，以便將第一邏輯數(shù)據(jù)寫入到所述第一選擇的存儲器基元，所述第一邏 輯數(shù)據(jù)指示出所述栽流子的數(shù)目大；
在所迷數(shù)據(jù)寫入操作期間執(zhí)行第二循環(huán)，所述第二循環(huán)將第三電位施加到與所述第 一選擇的存儲器基元當(dāng)中的由所述位線選擇出的第二選擇的存儲器基元對應(yīng)的位線且將第四電位施加到所述選擇的字線，以便將第二邏輯數(shù)據(jù)寫入到所述第二選擇的存儲器基元，所述第二邏輯數(shù)據(jù)指示出所述載流子的數(shù)目小，其中，
在所述第 一循環(huán)中，所述第二電位是以所述源極的電位和所述第 一 電位的電位為基準(zhǔn)而被偏置到與所述載流子的極性相反的反極性的電位，以及
在所述第二循環(huán)中，所述笫四電位是以所述源極的電位和所述第三電位的電位為基準(zhǔn)而被偏置到與所述載流子的極性相同的極性的電位。
一種才艮據(jù)本發(fā)明的實施例的半導(dǎo)體存儲器裝置包括支撐襯底；半導(dǎo)體層，其^:置在所述支撐襯底上方；源極層，其設(shè)置在所述半導(dǎo)體層中；漏極層，其i殳置在所述半導(dǎo)體層中；體，其包括第一體部分和第二體部分，所述第 一體部分i殳置在所述源極層與所述漏極層之間的所述半導(dǎo)體層中，所述第二體部分從所述第一體部分沿與所述支撐村底的表面垂直的方向延
伸，所述體處于電浮置狀態(tài)，且在所述體中積累電荷以存儲邏輯數(shù)據(jù)或從所述體發(fā)射所述電荷；柵極介電膜，其設(shè)置在所述第二體部分的側(cè)表面上；以及柵極電極，其設(shè)置在所述柵極介電膜上。
一種根據(jù)本發(fā)明的實施例的半導(dǎo)體存儲器裝置包括半導(dǎo)體襯底；半導(dǎo)體層，其^:置在所述半導(dǎo)體襯底上方；源極層，其^:置在所述半導(dǎo)體層中；漏極層，其設(shè)置在所述半導(dǎo)體層中；體，其包括第一體部分和第二體部分，所述第一體部分設(shè)置在所述源極層與所述漏極層之間的所述半導(dǎo)體層中，所述第二體部分沿垂直方向從所述第一體部分延伸到所述半導(dǎo)體襯底的表面，所迷體處于電浮置狀態(tài)并積累所述體中的電荷以存儲邏輯數(shù)據(jù)或者從所述體發(fā)射電荷；柵極介電膜，其設(shè)置在所述體部分的側(cè)表面上；柵極電極，其設(shè)置為面對所迷柵極介電膜；多個存儲器基元，每一個存儲器基元都包括所述源極層、所迷漏極層、以及所述體；多條位線，其沿第一方向延伸；以及多個隔離區(qū)(isolation)，其i殳置在沿所述第一方向彼此鄰近的兩個半導(dǎo)體層之間，其中
9沿所迷第 一方向彼此鄰近的兩個隔離區(qū)之間的距離等于所述柵極電極的沿所述第一方向的寬度。


圖1是示出根據(jù)本發(fā)明的第 一 實施例的FBC存儲器裝置的配置的實例的示意圖2是示出存儲器基元陣列MCA的一部分的平面視圖；圖3A是沿圖2的線A-A截取的截面視圖；圖3B是沿圖2的線B-B截取的截面視圖；圖3C是沿圖2的線C-C截取的截面視圖；圖4A和4B是示出根據(jù)第一實施例的數(shù)據(jù)寫入操作的說明圖；圖5是根據(jù)第一實施例的在第一和第二循環(huán)中施加到存儲器基元MC的電壓的時序圖6是示出根據(jù)第一實施例的在第一循環(huán)中的位線電位VBL1與在數(shù)據(jù)讀取操作期間的漏極電流差之間的關(guān)系的圖7是根據(jù)第一實施例的在VBL1=VSL并且VWL1--4.2V時的第一循環(huán)和第二循環(huán)的時序圖8是示出根據(jù)本發(fā)明的笫二實施例的驅(qū)動FBC存儲器裝置的方法的
說明圖9是#>據(jù)第二實施例的在第一和第二循環(huán)中施加到存儲器基元MC的電壓的時序圖IO是示出根據(jù)第二實施例的第一循環(huán)寫入時間Twl與在數(shù)據(jù)讀取操作期間的漏極電流差之間的關(guān)系的圖11是示出根據(jù)本發(fā)明的第三實施例的FBC存儲器裝置中的布線設(shè)置的平面浮見圖12是示出在根據(jù)第三實施例的FBC存儲器裝置中的體B的平面視
圖13至16分別為沿圖12的線13-13、 14-14、 15-15和16-16截取的截面視圖17為分別示出常規(guī)FBC存儲器裝置的"0"單元和"1"單元的體電位與根據(jù)第三實施例的FBC存儲器裝置的"0"單元和'T，單元的體電位的圖18至25為示出根據(jù)第三實施例的半導(dǎo)體存儲器裝置的制造方法的截面視圖26A至26C為根據(jù)本發(fā)明的第四實施例的FBC存儲器裝置的平面視圖27至29分別為沿圖26的線27-27、28-28和29-29截取的截面一見圖；圖30至35為示出根據(jù)第四實施例的半導(dǎo)體存儲器裝置的制造方法的截面^L圖36至39為根據(jù)本發(fā)明的第五實施例的FBC存儲器裝置的截面視
圖40至49為示出根據(jù)第五實施例的半導(dǎo)體存儲器裝置的制造方法的截面視圖50是示出根據(jù)本發(fā)明的第六實施例的FBC存儲器裝置的布線設(shè)置的平面視圖51是沿圖56的線51-51截取的平面視圖；圖52是沿圖56的線52-52截取的平面視圖53至57分別為沿圖51的線53-53、 54-54、 55-55、 56-56和57-57截取的截面浮見圖58至68為示出根據(jù)第六實施例的半導(dǎo)體存儲器裝置的制造方法的截面一見圖69和70為根據(jù)本發(fā)明的第七實施例的FBC存儲器裝置的平面視
圖71至74分別為沿圖70的線71-71、 72-72、 73-73、 74-74截取的截面視圖75至80為示出根據(jù)第七實施例的半導(dǎo)體存儲器裝置的制造方法的截面碎見圖81A至81C分別為沿圖80的線A-A、B-B和C-C截取的截面一見圖；圖82和83分別為示出在圖79和80之后的制造步驟的截面視圖；圖84A至84C分別為沿圖83的線A-A、B-B和C-C截取的截面^L圖；圖85為4艮據(jù)本發(fā)明的第八實施例的FBC存儲器裝置的截面視圖；圖86為示出根據(jù)第八實施例的半導(dǎo)體存儲器裝置的制造方法的截面視圖87為根據(jù)本發(fā)明的第九實施例的FBC存儲器裝置的平面視圖；圖88為沿圖87的線88-88截取的截面視圖89是示出根據(jù)第十實施例的在第一循環(huán)寫入時間Twl與在數(shù)據(jù)讀取操作期間的漏極電流差之間的關(guān)系的圖90是示出由根據(jù)本發(fā)明的第十一實施例的FBC存儲器裝置進(jìn)行的操作的時序圖91為4艮據(jù)本發(fā)明的第十二實施例的FBC存儲器裝置的鳥瞰圖；圖92為沿SOI層30的上表面的平面視圖；圖93為沿SOI層30的底表面的平面視圖94至98分別為沿圖92的線94-94、 95-95、 96-96、 97-97和98-98截取的截面^L圖99至106為示出根據(jù)第十二實施例的半導(dǎo)體存儲器裝置的制造方法的截面浮見圖107至109為根據(jù)本發(fā)明的第十三實施例的變型例的FBC存儲器裝置的截面浮見圖110至111為示出根據(jù)第十三實施例的半導(dǎo)體存儲器裝置的制造方法的截面視圖112為示出根據(jù)第十四實施例的存儲器基元MC的布線配置的示意
圖113為體B的平面視圖114至118分別為沿圖113的線114-114、115-115、116-116、117-117和118-118截取的截面 f見圖119至125為示出才艮據(jù)第十四實施例的半導(dǎo)體存儲器裝置的制造方法的截面視圖126為示出根據(jù)第十五實施例的存儲器基元MC的布線配置的示意
圖127為體B的平面^見圖128、 129和130分別為沿圖127的線128-128、 129-129和130-130
截取的截面^見圖131A至133C為示出根據(jù)第十五實施例的半導(dǎo)體存儲器裝置的制造方法的截面^L圖；以及
圖134和135為示出根據(jù)第十五實施例的變型例的FBC存儲器裝置的配置的截面浮見圖。
具體實施例方式
下面將參考附圖詳細(xì)解釋本發(fā)明的實施例。注意本發(fā)明并不受其限制。(第一實施例)
圖1是示出才艮據(jù)本發(fā)明的第 一 實施例的FBC存儲器裝置的配置的實例的示意圖。FBC存儲器裝置100包括存儲器基元MC、字線WLL0到WLL255以及WLR0到WLR255 (下文中，也稱為"WL，， 、 "WLL，，或"WLR，，)、位線BLL0到BLL1023以及BLR0到BLR1023 (下文中，也稱為"BL" 、 "BLL"或"BLR")、讀出放大器S/A、源極線SL、行解碼器RD、字線驅(qū)動器WLD、列解碼器CD、讀出放大器控制器SAC以及DQ緩沖器DQB。
存儲器基元MC以矩陣的形式二維地排列，其構(gòu)成存儲器基元陣列MCAL和MCAR (下文中，也稱為"MCA")。每一條字線WL在行方向上延伸并被連接到每一個存儲器基元MC的柵極。在讀出放大器S/A的左側(cè)和右側(cè)均排列有256條字線WL。每一條位線BL在列方向上延伸并被連接到每一個存儲器基元MC的漏極。在讀出放大器S/A的左側(cè)和右側(cè)
13均排列有1024條位線BL。字線WL與位線BL正交，并且各存儲器基元MC分別設(shè)置在字線WL與位線BL的交叉點處。因此，將存儲器基元MC稱為"交叉點基元"。行方向和列方向可以彼此互換。源極線SL在平行于字線WL的方向上延伸并被連接到每一個存儲器基元MC的源極。
在數(shù)據(jù)讀取操作期間，被連接到同一讀出放大器S/A的左側(cè)和右側(cè)的兩條位線BLL和BLR中的一條分別傳送數(shù)據(jù)，而另一位線則傳送參考信號。通過多個虛基元DC的平均信號而產(chǎn)生參考信號。因此，讀出放大器S/A從選擇的存儲器基元MC讀取數(shù)據(jù)或向其寫入數(shù)據(jù)，該選擇的存儲器基元MC連接到選擇的'位線BL和選擇的字線WL。每一個讀出放大器S/A包括鎖存電路(latch circuit) L/CO到L/C1023 (下文中，也稱為"LC，，),并可以在其中暫時存儲每一個存儲器基元MC的數(shù)據(jù)。
此外，F(xiàn)BC存儲器基元還包括連接在用于寫入數(shù)據(jù)'T，的位線電位VBL1與位線BL之間的p晶體管TBL1L和TBL1R。晶體管TBL1L和TBL1R被設(shè)置為對應(yīng)于位線BL。晶體管TBL1L和TBL1R的柵極被分別連接到寫入啟動(write-enable )信號WEL和WER。寫入啟動信號WEL和WER為當(dāng)寫入數(shù)據(jù)"1"時激活的信號。
圖2是示出存儲器基元陣列MCA的一部分的平面視圖。多個有源區(qū)AA以條帶形在列方向上延伸。在相鄰有源區(qū)AA之間形成部件隔離區(qū)域STI (淺溝槽隔離)。在每一個有源區(qū)AA中形成存儲器基元MC。
圖3A是沿圖2的線A-A截取的截面視圖。圖3B為沿圖2的線B-B截取的截面視圖。圖3C為沿圖2的線C-C截取的截面視圖。在SOI結(jié)構(gòu)上形成存儲器基元MC，該SOI結(jié)構(gòu)包括支撐襯底10、設(shè)置在支撐襯底10上的BOX (掩埋氧化物)層20、以及i殳置在BOX層20上的SOI層30。
BOX層20用作圖3A示出的背柵極介電膜BGI。在用作半導(dǎo)體層的SOI層30上形成N型源極S和N型漏極D。處于電浮置狀態(tài)的P型浮體B(下文中，簡稱為"體B，，)設(shè)置在源極S與漏極D之間，并積累或發(fā)射電荷(下文中，稱為"電荷")，以存儲邏輯數(shù)據(jù)。邏輯數(shù)據(jù)可以為二進(jìn)制數(shù)據(jù)"0"或"1"或多級數(shù)據(jù)。假設(shè)，根據(jù)第一實施例的FBC存儲器 裝置在存儲器基元MC中存儲二進(jìn)制數(shù)據(jù)。如果，例如，存儲器基元MC 為NFET，那么將在體B中積累許多空穴的存儲器基元MC定義為"1" 基元，而將從體B發(fā)射空穴的存儲器基元MC定義為"0"基元。
在體B上設(shè)置柵極介電膜GI，并在柵極介電膜GI上設(shè)置柵極電極G。 在柵極電極G、源極S、以及漏極D中的每一個上形成硅化物12。由此減 小柵極電阻和接觸電阻。通過源極線接觸SLC將每一個源極S連接到一條 源極線SL。通過位線接觸BLC將每一個漏極D連接到一條位線BL。以 S、 6、 D、 B、 S、 B、 D...的順序形成源極S、漏極D以及體B。在列方向 上鄰近的多個存儲器基元MC之間共享每一個源極S和漏極D。同樣，在 列方向上鄰近的多個存儲器基元MC之間共享每一個源極線接觸SLC和 位線接觸BLC。由此以小的尺寸制造存儲器基元陣列MCA。
每一個柵極電極G在行方向上延伸并且還作為 一條字線WL。圍繞柵 極電極G形成側(cè)壁14，并且圍繞側(cè)壁14形成襯里層16。在諸如源極線 SL或位線BL的布線之間填充有層間介電膜ILD。圖3A為沿一條位線BL 的截面^L圖。柵極電極G (字線WL)和源極線SL在行方向(圖3A的紙 面的垂直方向)上延伸并與位線BL正交。
參考圖3B，通過源極線接觸SLC連接到源極S的一條源極線SL在 行方向上延伸。參考圖3C，柵極電極G在行方向上延伸并用作一條字線 WL。
返回參考圖3A， SOI層30的底部通過背柵極介電膜BGI而面對板 (plate)。該板是形成在支撐襯底10中的阱。通過從板和柵極電極G向 每一個FBC的體B施加電場，可以使體B完全耗盡。該類型的FBC稱為 完全耗盡的FBC ( "FD-FBC")。在FD-FBC中，在數(shù)據(jù)讀取操作期間 將正電壓施加到柵極電極G，在體B的表面上溝道(反型層)，并且使體 B完全耗盡。此時，將負(fù)電壓施加到板，以便能夠在體B的底部上保留空 穴。根據(jù)第一實施例的FBC可以是部分耗盡的FBC ( "PD-FBC，，)。在 PD-FBC中，如果通過向柵極電極施加正電壓來形成溝道，則體B是部分
15耗盡的。此時，在體B中保留了空穴可積累于其中的中性區(qū)域。因為空穴 保持在該中性區(qū)域中，施加到板的負(fù)電壓可以是低的。
圖4A和4B是示出根據(jù)第一實施例的數(shù)據(jù)寫入操作的說明圖。根據(jù)第 一實施例的數(shù)據(jù)寫入操作包括兩個步驟，即，第一循環(huán)和第二循環(huán)。
在圖4A所示出的第一循環(huán)中，GIDL (柵極感應(yīng)漏極泄露)所產(chǎn)生的 空穴積累在存儲器基元MC00和MC10中，以將數(shù)據(jù)"1"寫入到連接到 選擇的字線WL0的所有存儲器基元MC00和MCIO。
GIDL是指通過以源極線電位為基準(zhǔn)將字線電位偏置為與積累在存儲
字線電位偏置為與多數(shù)栽流子的極性相反的極性?？昭ǖ臉O性為正(+ )， 并且電子的極性為負(fù)(-)。
更具體而言，如果將字線電位設(shè)定為低于源極線電位和位線電位，在 其中一個漏極D、 一個源極S、以及一個柵極電極G彼此重疊的重疊區(qū)域 的附近，帶至帶(band-to-band)遂穿便會產(chǎn)生電子-空穴對。如果FBC 為n-FBC，那么如果電子-空穴對中的空穴流入體B中并且電子-空穴對中 的電子流入到漏極D和源極S中，便產(chǎn)生GIDL。在數(shù)據(jù)保持狀態(tài)下，字 線電位被設(shè)定為低于源極線電位和位線電位，以便保持在'T，基元中積累 的空穴。在數(shù)據(jù)保持狀態(tài)下，由于GIDL電流，在"0"基元中積累的空 穴的數(shù)目逐漸增加。因此，通常，如果在保持了長的時間之后讀取數(shù)據(jù)， 則GIDL將"0"基元改變?yōu)?T'基元并不利地影響在數(shù)據(jù)"0"與數(shù)據(jù) 'T，之間的信號差。然而，因為空穴可以積累在每一個存儲器基元MC 中，因此GIDL可以被用于寫入數(shù)據(jù)'T，。 一種使用GIDL寫入數(shù)據(jù)的 方法被稱為"GIDL寫入"。
在根據(jù)第一實施例的第一循環(huán)中，使用GIDL寫入，將數(shù)據(jù)"1"寫 入連接到選擇的字線WL0的所有存儲器基元MC00和MCIO。更具體而 言，將第一電位VBL1 (例如，0.6V)施加到所有列中的位線BL1和BL0。 將低于源極線電位VSL (例如，地電位0V)和第一電位VBL1的第二電 位V，WL1(例如，-3.6V)施加到選擇的字線WL0。第一循環(huán)中的柵極-漏極電壓的絕對值(4.2V)和柵極-源極電壓的絕對值(3.6V)大于在數(shù)據(jù)保 持狀態(tài)時的柵極-漏極電壓和柵極-源極電壓的絕對值(1.7V)。由于該原 因，產(chǎn)生GIDL，并且以低于源極S和漏極D的電位在體B中積累空穴。 結(jié)果，數(shù)據(jù)'T，被寫入連接到選擇的字線WLO的所有存儲器基元MCOO 和MCIO。
在圖4B示出的第二循環(huán)中，將數(shù)據(jù)"0"寫入連接到選擇的字線WL0 和選擇的位線BLO的存儲器基元MCOO。此時，選擇的字線WLO的電位 是以源極線電位為基準(zhǔn)被偏置到與存儲器基元MC中的多數(shù)載流子的極性 相同的極性的電位，并且是以位線電位為基準(zhǔn)被偏置到與存儲器基元MC 中的多數(shù)栽流子的極性相同的極性的電位。更具體而言，將低于源極線電 位VSL的第三電位VBLL (例如，-0.9V)施加到選擇的位線BLO。將未 選擇的位線BL1的電位設(shè)定為等于源極線電位VSL的OV。將高于源極線 電位VSL(例如，OV)和第三電位VBLL的第四電位VWLH(例如，1.4V) 施加到選擇的字線WLO。通過這樣的設(shè)定，將正向偏置施加到存儲器基元 MCOO的體B與漏極D之間的pn結(jié)，因此在體B中積累的空穴被抽出到 漏極D(消除)。因為位線BL1的電位等于與源極線電位VSL相同的地 電位，因此存儲器基元MC10保持?jǐn)?shù)據(jù)'T，。
第四電位VWLH和第三電位VBLL被設(shè)定為使源極線電位VSL的電 位水平在第四電位VWLH與第三電位VBLL的電位水平之間。即，以源 極線電位VSL為基準(zhǔn)，第四電位VWLH和第三電位VBLL的極性彼此相 反。此外，第二電位VWL1為與作為多數(shù)栽流子的空穴的極性相反的負(fù)電 位，并且第四電位VLWH是與空穴極性相同的正電位。因此，在第一實 施例中，在第一循環(huán)中，通過GIDL寫入，將數(shù)據(jù)"1"寫入連接到選擇 的字線WL的所有列中的存儲器基元MC，并在隨后的第二循環(huán)中，將數(shù) 據(jù)"0"寫入連接到選擇的字線WL和選擇的位線BL的選擇的存儲器基元 MC中。由此，可以將希望的邏輯數(shù)據(jù)寫入連接到字線WL的存儲器基元 MC。
在說明書中，"選擇"和"激活，，的意義為"開啟或驅(qū)動部件或電路"，并且"未選擇(未選擇的)"和"去激活"的意義為"關(guān)斷或停止部件或
電路"。因此，應(yīng)該注意，HIGH (高電位水平)信號可以為在一種場合 下選擇的信號或激活的信號，而LOW (低電位水平)信號為另一場合下 的選擇的信號或激活的信號。例如，通過將柵極設(shè)定為HIGH而選擇(激 活)NMOS晶體管。通過將柵極設(shè)定為LOW而選擇(激活)PMOS晶體管。
在常規(guī)GIDL寫入中，從連接到選擇的字線的存儲器基元當(dāng)中僅僅選 擇將被寫入數(shù)據(jù)"1"的存儲器基元，并且僅僅對選擇的存儲器基元執(zhí)行 GIDL寫入。在該情況下，將低于源極線電位VSL的電位施加到選擇的字 線，并將高于源極線電位的電位VBL施加到選擇的位線。該電位VBL是 用于寫入數(shù)據(jù)"1"的位線電位。在連接到選擇的字線的存儲器基元中，將 要寫入數(shù)據(jù)"0"的存儲器基元具有等于源極線電位VS的漏極電位。歸因 于這一點，"0"基元與'T，基元之間的閾值電壓差(信號差)極大地依 賴于用于寫入數(shù)據(jù)"1"的電位VBL相對于源極線電位VSL的幅值。即， 需要將選擇的位線的電位VBL設(shè)定為如此之高，以便提供"0"基元與"r 基元之間的極大的閾值電壓差。然而，要將選擇的位線的電位VBL設(shè)定 為高的，會造成位線'T'干擾對連接到選擇的位線的未選擇的存儲器基元 的影響。這不利地使得連接到選擇的位線的未選擇的存儲器基元的數(shù)據(jù)保 持時間短。如果數(shù)據(jù)保持時間短，便需要將刷新操作的執(zhí)行頻率設(shè)定為高。 相反地，如果選擇的位線的電位VBL被設(shè)定為低的，便可以抑制位線"1" 千擾。然而，這會使"0"基元與"1"基元之間的閾值電壓差小。
刷新操作可以通過讀出放大器刷新來進(jìn)行,在所述讀出放大器刷新中， 一旦從存儲器基元MC讀出了數(shù)據(jù)，便將讀出的數(shù)據(jù)鎖存在讀出放大器 S/A中，并將與該數(shù)據(jù)相同的邏輯數(shù)據(jù)寫回到同一存儲器基元。可替代地， 可以通過使用"0"基元與'T，基元之間的體電位差來同時恢復(fù)"0"基元 和'T'基元二者的自主刷新來進(jìn)行刷新操作。
在根據(jù)第一實施例的數(shù)據(jù)寫入方法中，在第一循環(huán)中施加到漏極D的 第一電壓VBL1是用于寫入數(shù)據(jù)"1"的位線電位，并且對于所有列中的
18存儲器基元MC是通用的。為了產(chǎn)生向存儲器基元MC寫入數(shù)據(jù)'T'所 需的空穴，可以將施加到選擇的字線WL0的第二電位VWL1設(shè)定為低的， 而不是將第一電位VBL1設(shè)定為高的。此時，通過GIDL使空穴積累在連 接到選擇的字線WL0的所有存儲器基元MC00和MC10的體B中。然而， 在接下來的第二循環(huán)中，將數(shù)據(jù)"0"寫入到存儲器基元MC00中，從而 即使在第一循環(huán)中積累了空穴也不會發(fā)生問題。然而，在通過GIDL積累 空穴之前，數(shù)據(jù)"0"被保存到讀出放大器S/A中。因此，將讀出放大器 S/A設(shè)置為對應(yīng)于每一條位線BL。
在第二循環(huán)中，將數(shù)據(jù)"0"寫入到存儲器基元MCOO。此時，施加到 存儲器基元MC00的漏極的電位與存儲器基元MC10的不同。即，將與源 極電位VSL相同的電位施加到存儲器基元MC10的漏極D，并將低于源 極線電位VSL的第三電位VBLL施加到存儲器基元MCOO。因此，"0" 基元與'T，基元之間的閾值電壓差極大地依賴于用于寫入數(shù)據(jù)"0"的第 三電位VBLL。因此，在第一實施例中，即便使用于寫入數(shù)據(jù)'T，的第一 電位VBL1更加接近源極線電位VSL,通過以源極線電位VSL為基準(zhǔn)將 第三電位VBLL的絕對值設(shè)定為高，也可以增加"0"基元與"1"基元之 間的閾值電壓差。這意味著，可以在抑制位線'T，干擾的同時增加"0" 基元與"1"基元之間的閾值電壓差。
雖然在圖4A中將第一電位VBL1設(shè)定為0.6V，但可以使第一電位 VBL1進(jìn)一步接近源極線電位VSL。此外，可以將第一電位VBL1設(shè)定為 等于源極線電位VSL。在該情況下，可以將選擇的字線WLO的電位VWL1 設(shè)定為更低，由此可以增加"0"基元與'T，基元之間的閾值電壓差，如 下面所描述的。
參考圖1，進(jìn)一步描述根據(jù)第一實施例的基于GIDL寫入的操作。首 先，讀出放大器S/A的鎖存電路L/C鎖存從在連接到選擇的字線的所有列 中的存儲器基元MC中讀取的數(shù)據(jù)。如果選擇的字線為例如WLLO,鎖存 電路L/C鎖存連接到字線WLLO的所有存儲器基元MC中的數(shù)據(jù)。此時， 每一個讀出放大器S/A從存儲器基元陣列MCAR接收參考信號。接下來，關(guān)斷在每一個讀出放大器S/A中的傳輸門TGL和TGR，由此使在讀出放 大器S/A中的每一個鎖存電路L/C與對應(yīng)于該讀出放大器S/A的位線BL 分離。開啟在每一個讀出放大器S/A中的晶體管TBL1L，由此將第一電位 連接到存儲器基元陣列MCAL內(nèi)的所有位線BLL。結(jié)果，數(shù)據(jù)'T，被寫 入到連接到選擇的字線WLL0的所有列中的存儲器基元MC (在第一循環(huán) 中)。此外，將寫入到每一個鎖存電路L/C的數(shù)據(jù)"0"寫回到存儲器基 元MC ( "0"基元)(在笫二循環(huán)中)。
在數(shù)據(jù)寫入操作中，通過DQ緩沖器DQB從外部接收的數(shù)據(jù)被暫時 存儲在每一個鎖存電路L/C中。此時，需要花費一定的時間來在鎖存電路 L/C中存儲來自DQ緩沖器DQB的數(shù)據(jù)。如果使用該時間執(zhí)行第一循環(huán)， 便可以在不增加整個循環(huán)時間的情況下，執(zhí)行根據(jù)第 一 實施例的兩步 GIDL寫入。
此外，執(zhí)行通過GIDL在體B中積累空穴的操作所花費的時間要長于 從體B提取(extract)空穴的操作所花費的時間。如果第一循環(huán)是短的(例 如，10納秒(ns)或更小)，便不能在體B中積累足夠的空穴，并且體電 位不能變成穩(wěn)定狀態(tài)。在該情況下，不能充分地使數(shù)據(jù)"1"和數(shù)據(jù)"0" 之間的閾值電壓差加大。然而，如果將數(shù)據(jù)從DQ緩沖器DQ寫入到鎖存 電路L/C的寫入時間用于第一循環(huán)，則可以在體B中充分地積累空穴，由 此可以充分地4吏數(shù)據(jù)'T，和數(shù)據(jù)"0"之間的閾值電壓差加大。因為以高 的速度進(jìn)行從體B提取空穴的操作，因此在10ns內(nèi)足以將數(shù)據(jù)"0"寫入 到存儲器基元MC。
圖5是根據(jù)第一實施例在第一和第二循環(huán)中施加到存儲器基元MC的 電壓的時序圖。從10ns到36ns的時期為第一循環(huán)執(zhí)行時期。從46ns到 72ns的時期為第二循環(huán)執(zhí)4亍時期。因為兩個存儲器基元MC10和MC00 被連接到同一選擇的字線WLO,因此10ns的情況實際上等價于46s的情 況，且36ns的情況實際上等價于72ns的情況。即，實際的第一循環(huán)執(zhí)行 持續(xù)時間和實際的第二循環(huán)執(zhí)行持續(xù)時間為約26ns。
在該才莫擬中，假設(shè)，SOI層的厚度為21納米(nm)，柵極介電膜GI
20的厚度為5.2nm,柵極長度為75nm， BOX層20的厚度為12.5nm，以及 體B的P雜質(zhì)濃度為1 x 1017cnT3。還假設(shè)將固定的0V和-2.4V的電壓分 別施加到源極S和板(支撐襯底10 )。
在從10ns到12ns的時期和從46ns到48ns的時期中，將選擇的字線 WL0的電位降低到第二電位VWL1,并將所有列中的位線電位升高到第 一電位VBL1。因為第二電位低達(dá)-3.6V，通過體B與柵極電極G之間的 容性耦合，體電位Vbody同樣是低的。在從12ns到22ns的時期和從48ns 到58ns的時期中，將數(shù)據(jù)"1"寫入到存儲器基元MC00和MC10 (在第 一循環(huán)中)。因為柵極電壓相對于漏極D非常低，因此在其中漏極D和柵 極電極G彼此重疊的重疊區(qū)域(從頂部觀察時漏極D和柵極電極G彼此 重疊的區(qū)域)中的電場是高的。因此，GIDL流動，由此數(shù)據(jù)'T，被寫入 到存儲器基元MC00和MCIO。在12ns時的帶至帶隧穿電流為 12.6nA/|iim。
在從22ns到24ns的時期和從58ns到60ns的時期中，選擇的字線WLO 的電位升高到第四電位VWLH。因為選擇的字線WLO的電位升高，通過 體B與柵極電極G之間的容性耦合，體電位Vbody升高。同時，與將不 寫入數(shù)據(jù)"0"的存儲器基元MC10對應(yīng)的位線BL被減低到源極線電位 VSL。因為在存儲器基元MC10的漏極D與源極S之間不存在電位差，因 此數(shù)據(jù)"0"將不被寫入到存儲器基元MC10。與將要寫入數(shù)據(jù)"0"的存 儲器基元MC00對應(yīng)的位線BL被降低到比源極線電位VSL低的第三電位 VBLL。由此在存儲器基元MCOO的漏極D與源極S之間產(chǎn)生電位差，相 應(yīng)地將數(shù)據(jù)"0"寫入到存儲器基元MCOO。在從62ns到72ns的時期中， 數(shù)據(jù)"0"被寫入到存儲器基元MCOO。
在從36ns到38ns的時期和從72ns到74ns的時期中，位線電位返回 到0V。在從38ns到40ns的時期和從74ns到76ns的時期中，字線WL的 電位改變至數(shù)據(jù)保持狀態(tài)電位(-1.7V)。結(jié)果，在從40ns到76ns的時期 中，存儲器基元MCOO和MCIO變成數(shù)據(jù)保持狀態(tài)(暫停狀態(tài))。
在從44ns到80ns的時期中，執(zhí)行數(shù)據(jù)讀取操作。此時，字線電位為1,4V，并且位線電位為0.2V。在數(shù)據(jù)讀取操作期間的漏極電流差為 58.5|iiA/^im。
如果將柵極G與漏極D之間的電位差設(shè)定為大的，那么GIDL增加。 因此，加速了數(shù)據(jù)'T，的寫入速度，并增加了數(shù)據(jù)"0"與數(shù)據(jù)"1"之間 的閾值電壓差。同時，如果柵極G與漏極D之間的電位差增加，則在柵極 介電膜GI中的電場增加。柵極介電膜GI中的電場的增加會劣化柵極介電 膜GI的TDDB (時間相關(guān)的電介質(zhì)擊穿)抗性。也就是，從數(shù)據(jù)寫入速 度和信號差的觀點，柵極G與漏極D之間的電位差優(yōu)選是大的，而從柵極 介電膜GI的可靠性的觀點，柵極G與漏極D之間的電位差則優(yōu)選是小的。
圖6是示出才艮據(jù)第一實施例在第一循環(huán)中在位線電位VBL1與數(shù)據(jù)讀 取操作期間的漏極電流差之間的關(guān)系的圖。在第一實施例中，位線電位為 0.6V，并且字線電位VWL1為-3.6V。如果在將柵極G與漏極D之間的電 位差保持為-4.2V的同時降低第一電位VBLl，如圖6所示，顯然，在數(shù)據(jù) 讀操期間的漏極電流差升高。增加數(shù)據(jù)讀操期間的漏極電流差意味著數(shù)據(jù) "1"與數(shù)據(jù)"0"之間的信號差的增加。因為在柵極G與漏極D之間的電 位差是固定的，柵極介電膜GI的可靠性保持為幾乎恒定。
相應(yīng)地，由圖6中的曲線很明顯，通過使第一循環(huán)中的位線電位(第 一電位)VBL1更接近源極線電位VSL,可以增大數(shù)據(jù)"1"與數(shù)據(jù)"0" 之間的信號差且同時保持柵極介電膜GI的可靠性。這是因為，如果使位 線電位VBL1更接近源極線電位VSL，則在其中源極S和柵極電極G彼 此重疊的重疊區(qū)域中的GIDL增加。如果在第一循環(huán)中的位線電位(第一 電位)VBL1為-4.2V，那么在12ns時的帶至帶隧穿電流為18.0nA/pm。
圖7是根據(jù)第一實施例的在VBL1=VSL并且VWL1=-4.2V時的第一 循環(huán)和第二循環(huán)的時序圖。圖7示出的操作與圖5示出的操作的區(qū)別在于 位線電位VBL1等于源極線電位VSL (地電位)，并且字線電位VWL1 為-4,2V。在圖7中示出的其他操作與圖5中示出的相同。在圖7示出的操 作中，在數(shù)據(jù)讀取操作期間的漏極電流差為78.5nA/^un,如圖6中所表明 的。
22在圖7示出的數(shù)據(jù)寫入操作中，在第一循環(huán)中的位線電位VBL1等于 源極線電位VSI。因此，根本不會發(fā)生對連接到未選擇的字線WL的存儲 器基元MC的位線'T，干擾。結(jié)果，使用圖7示出的數(shù)據(jù)寫入操作的FBC 存儲器裝置的刷新操作執(zhí)行頻率可以被設(shè)定為低于使用圖5所示的數(shù)據(jù)寫 入操作的刷新操作執(zhí)行頻率。這最終可以減小FBC存儲器裝置的總功率消 耗。
在根據(jù)常規(guī)技術(shù)的使用碰撞電離電流(Impact ionization current)的 數(shù)據(jù)寫入操作中，位線電位的幅值需要等于或大于1.5V。例如，用于寫入 數(shù)據(jù)'T'的位線電位VBL1被設(shè)定為I.IV，并用于寫入數(shù)據(jù)"0"的位線 電位VBLL被設(shè)定為-0.4V。在該情況下，漏極電流差至多為約41jLtA^m。
相反地，利用圖7示出的驅(qū)動方法，盡管位線電位的幅值低達(dá)0.9V， 但漏極電流差卻高達(dá)78.5itiA/^ui1。因此，即使用于驅(qū)動位線BL的功率消 !^皮設(shè)定為低，根據(jù)第一實施例的GIDL寫入方法可以也獲得比根據(jù)常規(guī) 技術(shù)獲得的信號差大的信號差。
在圖5和圖7中，在寫入數(shù)據(jù)"0"之后，將位線電位改變到數(shù)據(jù)保持 狀態(tài)的時刻(timing)可以被，沒定為早于或晚于將字線電位改變?yōu)閿?shù)據(jù)保 持狀態(tài)的時刻。
(第二實施例)
圖8是示出根據(jù)本發(fā)明的第二實施例的驅(qū)動FBC存儲器裝置的方法的 說明圖。第二實施例與第一實施例的區(qū)別在于第二循環(huán)。因為根據(jù)第二實 施例的第 一循環(huán)與根據(jù)第 一實施例的第 一循環(huán)相同，因此在這里將不對其 進(jìn)行描述。
在才艮據(jù)第二實施例的第二循環(huán)中，從連接到選擇的字線WL0的存儲 器基元MC00和MC10中的選擇的存儲器基元MC00提取空穴。由此將數(shù) 據(jù)"0"寫入到選擇的存儲器基元MCOO。從連接到選擇的字線WLO的存 儲器基元MC00和MC10中的未選擇的存儲器基元MC10提取少量的空 穴。由此將數(shù)據(jù)"1"寫入到未選擇的存儲器基元MCIO。
在第二循環(huán)中，選擇的字線WL0的電位是以源極線電位為基準(zhǔn)被偏置到與存儲器基元MC中的多數(shù)載流子的極性相同的極性的電位。在第二 循環(huán)中，選擇的位線BL0的電位是以源極線電位為基準(zhǔn)被偏置到與多數(shù)載 流子的極性相反的極性的電位，而未選擇的位線的電位是以源極線電位為 基準(zhǔn)浮皮偏置到與多數(shù)載流子的極性相同的極性的電位。更具體而言，如圖 8所示，將高于源極線電位VSL的第四電位VWLH (例如，1.4V)施加 到選擇的字線WL0。將低于源極線電位VSL的第三電位VBLL (例如， -0.9V )施加到選擇的位線BL0。由此將正向偏置施加到選擇的存儲器基元 MC00的漏極D與體B之間，以消除空穴。將高于源極線電位VSL的第 五電位VBL2 (例如，0.3V)施加到未選擇的位線BVL1。由此，將弱的 正向偏置施加到未選擇的存儲器基元MC10的源極S與體B之間的pn結(jié)。 由此，從未選擇的存儲器基元MC10消除少量的空穴。
圖9是根據(jù)第二實施例的在第一和第二循環(huán)中施加到存儲器基元MC 的電壓的時序圖。將固定的0V和-2.4V的電壓分別施加到源極S和板(支 撐襯底10)。在第二循環(huán)中，將0.3V的電位施加到對應(yīng)于未選擇的存儲 器基元MC10的位線BL1。消除了在未選擇的存儲器基元MC10中積累的 少量空穴。才艮據(jù)第二實施例的其他操作與第一實施例的相同。在根據(jù)第二 實施例的數(shù)據(jù)寫入操作中，在數(shù)據(jù)讀取操作期間，"1"基元與"0"基元 之間的漏極電5充差為64.2nA/nm。
將描述在第二循環(huán)中從連接到選擇的字線WLO的未選擇的存儲器基 元MC10消除少量空穴的原因。通常，存儲器基元MC的漏極電流會波動。 各存儲器基元MC之間的漏極電流的波動主要源于各存儲器基元MC之間 的閾值電壓的波動。如果漏極電流的波動大，F(xiàn)BC存儲器裝置中的缺陷位 的數(shù)目增加。例如，"0"基元當(dāng)中的閾值電壓低的存儲器基元MC和"1" 基元當(dāng)中的閾值電壓高的存儲器基元MC都是缺陷位。因此，為了獲得高 成品率，使"0"基元與"1"基元之間的閾值電壓差很大和使各存儲器基 元MC之間的閾值電壓的波動本身很小都是重要的。
如上所述，在約10ns的GIDL寫入中，體電位不飽合并且不會變?yōu)榉€(wěn) 定狀態(tài)。這意味著，如果在各"1"基元之間第一循環(huán)中的寫入時間Twl(下文中稱為"第一循環(huán)寫入時間Twi")波動，則各"r基元會具有 閾值電壓波動。此外，因為在體電位變?yōu)榉€(wěn)定狀態(tài)之前完成了數(shù)據(jù)"r，向
每一個存儲器基元MC的寫入。因此，這些'T，基元具有根據(jù)數(shù)據(jù)'T， 的寫入(改寫)次數(shù)的l萄值電壓波動。如果GIDL具有波動，會進(jìn)一步增 加各"1"基元之間的閾值電壓的波動。
圖10是根據(jù)笫二實施例在第一循環(huán)寫入時間Twl與數(shù)據(jù)讀取操作期 間的漏極電流差之間的關(guān)系的圖。圖IO示出在第二循環(huán)中將相對于"1" 基元的位線電位(第五電位)VBL2改變?yōu)?V、 0.3V、以及0.5V的結(jié)果。 在VBL2=0V時，漏極電流差極大地依賴于第'一循環(huán)寫入時間TW1。然而， 當(dāng)位線電位(笫五電位)VBL2升高到0.3V和0.5V時，漏極電流差對第 一循環(huán)寫入時間Twl的依賴程度降低。如果笫一循環(huán)寫入時間Twl長， 由于下列原因在'T，基元的體B中積累更多的空穴。如果在體B中積累 了更多的空穴，在第二循環(huán)中便消除該更多的空穴。即，即使在第一循環(huán) 中在"1"基元中積累的空穴的數(shù)目存在波動，在第二循環(huán)中可以從"1" 基元消除與波動同樣多的空穴。以該方式，在根據(jù)第二實施例的第二循環(huán)
中，可以進(jìn)行反饋操作來減小在"r基元中積累的空穴的數(shù)目的波動。
在第二實施例中，雖然在第二循環(huán)中體B中的空穴的數(shù)目減小，由第 二循環(huán)中的反饋操作可以減小由第一循環(huán)寫入時間TW1導(dǎo)致的信號差的
波動。因此，"o"基元當(dāng)中的閾值電壓低的存儲器基元Mc與"r基元
當(dāng)中的閾值電壓高的存儲器基元MC之間的閾值電壓差增加，由此改善了
成品率。
在第二實施例中，在第一循環(huán)中寫入數(shù)據(jù)'T，之后，升高字線WLO 的電位，然后在第二循環(huán)中改變位線BL的電位。結(jié)果，在從第一循環(huán)到 第二循環(huán)的過渡時期中的柵極G與漏極D之間的電壓被設(shè)定為等于或低于 第一循環(huán)時的情況。換言之，在從第一循環(huán)到第二循環(huán)的過渡時期中的存 儲器基元MC的柵極介電膜GI中的電場被設(shè)定為等于或低于第一循環(huán)時 的情況。因此，可以防止在從笫一循環(huán)到第二循環(huán)的過渡時期中柵極介電 膜GI的可靠性的劣化。
25(第三實施例)
圖11是示出根據(jù)本發(fā)明的第三實施例的FBC存儲器裝置中的布線設(shè) 置的平面視圖。位線BL沿列方向延伸。字線WL和源極線SL沿與位線 BL正交的行方向延伸。分別在位線BL與字線WL的各交叉點處設(shè)置存 儲器基元MC。通過位線接觸BLC將每一條位線BL連接到每一個存儲器 基元MC的漏極D。字線WL還用作每一個存儲器基元MC的柵極電極G。 通過源極線接觸SLC將每一條源極線SL連接到每一個存儲器基元MC的 源極S。
考慮到位線接觸BLC與源極線接觸SLC之間的位置偏差， 一條字線 WL與一個位線接觸BLC之間的余量( margin )和一條字線WL與 一個 源極線接觸SLC之間的余量被設(shè)定為距離D。根據(jù)技術(shù)的進(jìn)步，距離D 逐漸減小。如果使用自對準(zhǔn)接觸形成位線接觸BLC和源極線接觸SLC， 則if巨離D為零。此時，單位基元UC的面積為4F2。符號F為可以通過確 定^的光刻4支術(shù)(lithographic technique )形成的抗蝕劑圖形的最小尺寸。
圖12是示出在根據(jù)第三實施例的FBC存儲器裝置中的體B的平面視 圖。根據(jù)第三實施例的每一個存儲器基元MC的體B包括第一體部分Bl 和笫二體部分B2。第一體部分B1和第二體部分B2由相同的材料形成。 第二體部分B2被連接到第一體部分B1的上表面，并且是接續(xù)到第一體部 分B1的半導(dǎo)體層。在沿列方向的源極S與漏極D之間設(shè)置第一體部分B1。
圖13到16分別為沿圖12的線13-13、 14-14、 15-15和16-16截取的 截面視圖。在圖13中呈現(xiàn)出第一體部分B1的截面。每一個第一體部分 Bl的上表面(第一表面)通過柵極介電膜GI而面對柵極電極G。第一體 部分B1的底表面(第二表面)通過背柵極介電膜BGI而面對板PL。
根據(jù)第二實施例的每一個存儲器基元為FD-FBC。在該情況下，通過 在數(shù)據(jù)讀取操作期間將正電壓施加到FBC的柵極電極G,在體B的表面 上形成溝道，并使體B完全耗盡。因此，最大耗盡層寬度等于或大于體B 的厚度Ts。厚度Ts為在第一表面與第二表面之間的第一體部分Bl的厚 度。在數(shù)據(jù)讀取操作期間，將負(fù)電位施加到板PL,以便能夠在第一體部分B1的第二表面中積累空穴。
如果將"0"基元與"1"基元之間的閾值電壓差表示為AVth,則通 過公式AVth-Csi/Cfoxx厶Vbs來表達(dá)閾值電壓差厶Vth。在該式中，Csi 表示每單位面積的形成在體B中的耗盡層的電容，Cfox表示每單位面積的 柵極介電膜GI的電容，以及AVbs表示"0"基元與'T，基元之間的體 電壓差。比率Csi/Cfox還可以改寫為3xTfox/Ts，其中Tfox表示柵極介電 膜GI的厚度。為了使閾值電壓差A(yù)Vth大，將Tfox對Ts的比率設(shè)定為 高，或?qū)Vbs設(shè)定為大。在這里，體電位的意義為在數(shù)據(jù)讀取操作期間 的第一體部分B1的底部(第二表面)的體電位。
圖14是沿圖12的線14=14截取的截面視圖，并示出FBC存儲器裝 置的包括與部件隔離區(qū)域鄰近的有源區(qū)AA的沿列方向的部分。在圖14 中呈現(xiàn)出第二體部分B2的截面。每一個第二體部分B2的頂表面TFB位 于高于源極S的頂表面TFS和漏極D的頂表面TFD的位置處。換言之， 第二體部分B2沿垂直于字線WL和位線BL的第三方向(向上的方向) 延伸。圖16清楚地表明，第二體部分B2相對于第一體部分B1向上延伸。
如圖16所示，每一個存儲器基元MC的第二體部分B2具有沿行方向 指向(direct)的兩個側(cè)表面(第三表面S3和第四表面S4 )。表面S3和 S4通過柵極介電膜GI而面對字線WL。更具體而言，形成在第一體部分 Bl上的柵極電極G的側(cè)表面通過柵極介電膜GI而面對第二體部分B2的 第三表面S3。在每一個STI區(qū)域上形成的輔助柵極AG的側(cè)表面通過柵極 介電膜GI而面對第二體部分B2的第四表面S4。
第二體部分B2是用于增加體B與字線WL之間的容性耦合的輔助體 部分。因為第二體部分B2沿第三方向延伸，所以沒有增加每一個存儲器 基元MC的尺寸。然而，因為第二體部分B2的與字線WL相對的面積大 于常規(guī)的扁平體與字線WL相對的面積，因此可增加體B與字線WL之間 的容性耦合。輔助柵極是與柵極電極G整體形成的柵極部分并用作柵極電 極G的一部分。輔助柵極AG形成在每一個STI上并被控制為使其電位等 于才冊極電極G的電位。
27如圖14所示，在沿列方向的截面視圖中，源極S的頂表面TFS和漏 極D的頂表面TFD的位置低于第二體部分B2的頂表面TFB的位置。換 言之，第二體部分B2具有沿列方向取向的兩個側(cè)表面SFB1和SFB2。側(cè) 表面SFB1和SFB2分別不接觸源極S和漏極D。第二體部分的B2的側(cè)表 面SFBl和SFB2不與源極S或漏極D形成pn結(jié)。另一方面，第二體部 分的下部(第二體部分B2的位于與源極S的頂表面TFS和漏極D的頂表 面TFD的高度相同的部分)沿垂直(第三)方向鄰近源極S和漏極D。 即，第二體部分B2的下部分別與源極D和漏極D形成pn結(jié)，而其側(cè)表 面SFB1和SFB2不與源極S和漏極D形成pn結(jié)。第二體部分B2的下部 還連接到第一體部分Bl。注意，笫二體部分B2的側(cè)表面SFB1和SFB2 分別與柵極電極G的沿列方向取向的側(cè)表面SFG1和SFG2齊平。因為側(cè) 表面SFG1和SFG2之間的距離對應(yīng)于柵極長度，因此第二體部分B2的 沿列方向的寬度等于柵極長度。通過該結(jié)構(gòu)，盡管體B與字線WL之間的 容性耦合增加，但體B與漏極D之間的容性耦合以及體B與源極S之間 的容性耦合與常規(guī)結(jié)構(gòu)相同或比常規(guī)結(jié)構(gòu)稍有增加。因此，體-柵極電容 Cb (WL )相對于總的體電容Cb (總)的比率Cb (WL ) /Cb (總)是高 的。
如圖16所示，減小第二體部分B2的側(cè)表面S3與S4之間的距離W2, 以便減小存儲器基元MC的尺寸，即，小于最大耗盡層寬度的兩倍。歸因 于這一點，在數(shù)據(jù)讀取操作期間，其兩個表面S3和S4被置于柵極電極G 之間的第二體部分B2是完全耗盡的，因此在其中不能積累空穴。結(jié)果， 在數(shù)據(jù)讀取操作期間，空穴^:移動到第一體部分Bl的底部。第一體部分 Bl中的空穴的數(shù)目對在第一體部分Nl的頂表面附近的閾值電壓具有影 響。因此，優(yōu)選空穴積累層(第一體部分B1的底部)和反型層(第一體 部分B1的頂表面)是平行的，如在第三實施例中所述。原因如下。該影 響的程度與第一體部分Bl的厚度Ts成反比并且是均勻的。歸因于這一點， 通過使第一體部分B1的厚度Ts小，可以有效地增大閾值電壓差。
然而，根據(jù)空穴積累層與反型層之間的距離來減小存在于空穴積累層(第一體部分Bl的底部)上的空穴的數(shù)目對形成在第二體部分B2的側(cè)表面上的反型層的影響。在第二體部分B2的與空穴積累層(第一體部分B1的底部)的距離大的上部上形成的反型層的閾值電壓大，特別地，幾乎不受在第一體部分B1的底部上的空穴的數(shù)目的影響。因此，以下一點是重要的，即，將在第一體部分Bl的頂表面附近流動的溝道電流設(shè)定為大于在第二體部分B2的側(cè)表面上流動的寄生溝道電流，以便在數(shù)據(jù)讀取操作期間增大漏極電流差。
在第三實施例中，第二體部分B2的側(cè)表面SFB1和SFB2分別不接觸源極S和漏極D，從而在第二體部分B2的上部上流動的寄生溝道電流是低的。如上所述，該寄生溝道電流不依賴于數(shù)據(jù)"0"和數(shù)據(jù)'T，。因此，即使設(shè)置了第二體部分B2，也不會如此減小在數(shù)據(jù)讀取操作期間的數(shù)據(jù)
"0"與數(shù)據(jù)"r之間的漏極電流差。
在第二體部分B2的頂表面上形成SiN間隔物(spacer) 42。 SiN間隔物42防止來自柵極電極G的高電場施加到第二體部分B2的上拐角。這可防止柵極介電膜GI的擊穿。
圖15是沿一條源極線SL的截面視圖。在圖15示出的截面中，沒有形成向上延伸的半導(dǎo)體層。雖然未示出，但在漏極D上同樣沒有形成向上延伸的半導(dǎo)體層。這意味著僅僅在體B中形成向上延伸的半導(dǎo)體層(第二體部分B2)。
在第三實施例中，柵極電極G面對笫一體部分B1的頂表面以及第二體部分B2的側(cè)表面S3和S4。第二體部分的B2的側(cè)表面SFB1和SFB2不分別與源極S和漏極D形成pn結(jié)。因此，體-柵極電容Cb (WL)相對于總的體電容Cb (總)的比率Cb (WL)/Cb (總)是高的。此外，通過設(shè)置第二體部分B2，可以增加總的體電容Cb (總)而不增大存儲器基元MC的尺寸。將參考圖17描述這些效果。
圖17為分別示出了常規(guī)FBC存儲器裝置的"0"單元和'T，單元的體電位與根據(jù)第三實施例的FBC存儲器裝置的"0"單元和'T，單元的體電位的圖。圖17中的圖示出了執(zhí)行圖5示出的GIDL寫入的三維模擬結(jié)
29果。在該情況下，常規(guī)存儲器基元的體電位是在SOI層的底表面上并由圖17中的Conv表示的電位。在根據(jù)第三實施例的存儲器基元MC中的SOI層的底表面上的體電位由圖17中的Btm表示，并且第二體部分B2的頂表面上的體電位由圖17中的Top表示。假設(shè)，在第三實施例中，最小尺寸F為80nm，柵極介電膜GI的厚度為5nm， SOI層30的厚度為20nm, BOX層20的厚度為15nm,以及體B的P雜質(zhì)濃度為lxl017cm-3。還假設(shè)，在第三實施例中，第二體部分B2的寬度W2為20nm，其高度W3為80nm,以及其p雜質(zhì)濃度為lxlO"cnT3。施加到存儲器基元MC的各電極的電位與圖5示出的情況相同。
在從10ns到12ns的時期和從46ns到48ns的時期中，將選擇的字線WL0的電位降低到第二電位VWL1。在體B與柵極電極G之間的容性耦合是大的，從而與常規(guī)技術(shù)相比，根據(jù)第三實施例的體電位可以敏感地對應(yīng)于字線電位而變化。因此，根據(jù)第三實施例的在第二體部分B2的頂表面上的體電位低于根據(jù)常規(guī)技術(shù)的情況。
在從12ns到22ns的時期和從48ns到58ns的時期中，將數(shù)據(jù)'T，寫入到所有列中的存儲器基元MC。因為根據(jù)第三實施例的體電位低于根據(jù)常規(guī)技術(shù)的體電位，因此根據(jù)第三實施例的GIDL高于根據(jù)常規(guī)技術(shù)的GIDL。即，根據(jù)第三實施例在體B中積累的空穴的數(shù)目大于根據(jù)常規(guī)技術(shù)的情況。因為根據(jù)第三實施例的總的體電容Cb (總)大于根據(jù)常規(guī)技術(shù)的情況，根據(jù)笫三實施例的第二體部分B2的頂表面上的在該10ns時期中的體電位的變化小于根據(jù)常規(guī)技術(shù)的情況。
在從62ns到72ns的時期中，將數(shù)據(jù)"0"寫入到存儲器基元MC。因為根據(jù)第三實施例的體電位高于根據(jù)常規(guī)技術(shù)的體電位，因此在第三實施例中可以消除更多的空穴。因為根據(jù)第三實施例的總的體電容Cb (總)大于根據(jù)常規(guī)技術(shù)的情況，根據(jù)第三實施例的第二體部分B2的頂表面上的在該10ns時期中的體電位的變化小于根據(jù)常規(guī)才支術(shù)的情況。
在從38ns到40ns的時期和從74ns到76ns的時期中，存儲器基元MC的狀態(tài)被改變?yōu)閿?shù)據(jù)保持狀態(tài)。在這些時期中，通過體B與柵極G之間的容性耦合來降低體電位。根據(jù)第三實施例的體-柵極電容Cb (WL)相對于總的體電容Cb (總)的比率Cb ( WL ) /Cb (總)高于根據(jù)常規(guī)技術(shù)的情況。歸因于這一點，根據(jù)第三實施例的由字線電位的變化而導(dǎo)致的體電位的變化大于根據(jù)常規(guī)技術(shù)的情況。此外，因為在第三實施例中總的體電容Cb (總)是大的，所以在數(shù)據(jù)保持狀態(tài)下"0"基元與"1"基元之間的體電位差是小的。例如，根據(jù)常規(guī)技術(shù)的"1"基元的體電位為-0,223V。根據(jù)常規(guī)技術(shù)的"0"基元的體電位為-0.556V。根據(jù)第三實施例的'T，基元的體電位為-0.748V。根據(jù)第三實施例的"0"基元的體電位為-0.853V。這些數(shù)值表明，根據(jù)第三實施例，在數(shù)椐保持狀態(tài)下，"0"基元與"1"基元之間的體電位差相對而言是小的。
在第三實施例中，如果將數(shù)據(jù)保持狀態(tài)下的柵極電位由-1.7V改變?yōu)?1.2V,則"1"基元的體電位為-0.269V。 "0"基元的體電位為-0.376V。分別比較根據(jù)第三實施例的這些數(shù)值與根據(jù)常規(guī)技術(shù)的"1"基元的體電位(-0.223V)和"0"基元的體電位(-0,556V)。該比較的結(jié)果表明，根據(jù)笫三實施例的"0"基元的體電位可以被設(shè)定為大于根據(jù)常規(guī)技術(shù)的"0"基元的體電位，同時保持才艮據(jù)第三實施例的"1"基元的體電位低于根據(jù)常規(guī)技術(shù)的"1"基元的體電位。換言之，根據(jù)第三實施例，可以使"0"基元的體B與源極S之間的電位差小于根據(jù)常規(guī)技術(shù)的"0"基元的體B與源極S之間的電位差，而同時使'T'基元的體B與源極S之間的電位差大于根據(jù)常規(guī)技術(shù)的"1"基元的體B與源極S之間的電位差。這意味著根據(jù)第三實施例的FBC存儲器裝置可以減小"0"基元中的電場和GIDL，同時充分保持在"1"基元中積累的空穴。
將進(jìn)一步描述比率Cb (WL) /Cb (總)的增加。如果圖16中示出的第二體部分B2的高度W3是大的，則第二體部分B2的側(cè)表面S3和S4的面積也是大的。歸因于這一點，根據(jù)第三實施例的體-柵極電容Cb(WL)相對于總的體電容Cb (總)的比率Cb (WL) /Cb (總)增大。通常，在數(shù)據(jù)保持狀態(tài)下，將字線電位(柵極電位)設(shè)定為遠(yuǎn)低于源極線電位和位線電位，以^更保持在"1"基元的體B中積累的空穴。然而，在該情況下，"0"基元中的GIDL增加，并且 "0"基元的數(shù)據(jù)保持時間相應(yīng)地縮短。 如果體-柵極電容Cb (WL)相對于總的體電容Cb (總)的比率是高的， 則體電位可以更敏感地5艮隨字線電位。因此，如果比率Cb(WL)/Cb(總) 是高的(如第三實施例中所述)，便不需要像常規(guī)技術(shù)那樣將字線電位設(shè) 定為遠(yuǎn)低于源極線電位和位線電位。換言之，可以將字線電位設(shè)定為接近 源極線電位。通過將字線電位設(shè)定為接近源極線電位，可以與常規(guī)技術(shù)相 似地在保持"1"基元的體B中積累的空穴的同時增加"0"基元的數(shù)據(jù)保 持時間。即，如果將第二體部分B2的高度W3制造為大的以便增加體-柵 極電容Cb( WL)，在數(shù)據(jù)保持狀態(tài)下便可以使字線電位接近源極線電位， 由此，該可以改善"0"基元的數(shù)據(jù)保持特性。注意，第二體部分B2的沿 行方向的寬度W2對體-漏極電容Cb (d)和體-源極電容Cb (s)的影響 大，而對體-柵極電容Cb (WL)的影響小。相反地，第二體部分B2的高 度W3對體-柵極電容Cb (WL)的影響大，而對體-漏極電容Cb (d)和 體-源極電容Cb (s)沒有影響。
第二體部分B2的P雜質(zhì)濃度被設(shè)定為高于第一體部分Bl的P雜質(zhì) 濃度。通過如此設(shè)定，用于在第三表面S3和第四表面S4上形成反型層的 閾值電壓較高。結(jié)果，難以在第三表面S3和第四表面S4上形成溝道，由 此增加了第二體部分B2與字線WL之間的容性耦合。
根據(jù)笫三實施例，因為體-柵極電容Cb (WL)相對于總的體電容Cb (總)的比率是高的，因此體電位可以敏感地跟隨字線電位。因此，可以 減小在數(shù)據(jù)保持狀態(tài)下字線電位與源極線電位之間的差異。這意味著，可 以降低"0"基元中的GIDL，同時充分保持在"1"基元的體B中積累的 空穴。
如果"0"基元與'T，基元之間的體電位差在數(shù)據(jù)保持狀態(tài)下是小的， 便可能減小在數(shù)據(jù)"0"與數(shù)據(jù)'T，之間的閾值電壓差(或漏極電流差)。 然而，在數(shù)據(jù)保持狀態(tài)下的體電位的特性不同于數(shù)據(jù)讀取操作的情況。因 此，可以抑制數(shù)據(jù)"0"的劣化，同時充分保持?jǐn)?shù)據(jù)"0"與數(shù)據(jù)"1"之間 的漏極電流差。根據(jù)該模擬，在常規(guī)技術(shù)中，在數(shù)據(jù)讀取操作期間的漏極
32電流差為5.96^iA，而根據(jù)笫三實施例，在第二體部分B2的P雜質(zhì)濃度等 于lxlO"cir^的情況下，在數(shù)據(jù)讀取操作期間的漏極電流差為5.84pA。
根據(jù)第三實施例，可以改善"0"基元和'T，基元二者的數(shù)據(jù)保持時 間。此外，根據(jù)第三實施例，盡管在數(shù)據(jù)保持狀態(tài)時的體電位差是小的， 但由于GIDL,在體B中積累的空穴的數(shù)目仍會增加。因此，可以使由空 穴數(shù)目的波動而導(dǎo)致的在數(shù)據(jù)讀取操作期間的漏極電流的波動小。這可以 改善成品率。此外，由于可以減小字線電壓的幅值，因此可以放松與構(gòu)建 字線驅(qū)動器的晶體管的擊穿電壓相關(guān)的規(guī)范。此外，根據(jù)第三實施例，如 圖IO所示，在數(shù)據(jù)讀取操作期間的漏極電流差對第一循環(huán)寫入時間Twl 的依賴性小。因為體-柵極電容Cb (WL)相對于總的體電容Cb (總)的 比率高，所以第三實施例適于根據(jù)第一和第二實施例的GIDL寫入。
將描述制造根據(jù)第三實施例的FBC存儲器裝置的方法。圖18到21 是對應(yīng)于圖16的截面視圖。首先，準(zhǔn)備SOI襯底。BOX層20的厚度為 約15nm， SOI層30的厚度為約100nm。將諸如硼離子的離子注入到SOI 層30的上部中。由此，將注入到SOI層30的上部的P雜質(zhì)濃度設(shè)定為約 lxl018cnT3。如圖18所示，在SOI層30上形成氧化珪層32，并在氧化硅 膜32上沉積由氮化硅膜構(gòu)成的掩模材料。通過各向異性蝕刻去除在STI 區(qū)域中存在的掩;f莫材料和氧化硅膜32。由此，在有源區(qū)AA上形成SiN掩 模34。
在SOI層30和SiN掩模34上沉積氮化硅膜，然后進(jìn)行各向異性蝕刻。 結(jié)果，如圖19所示，在SiN掩才莫34的側(cè)壁上形成SiN間隔物36。使用 SiN掩模34和SiN間隔物36作為掩才莫，各向異性蝕刻SOI層30。通過使 用SiN間隔物36，可以形成寬度小于F的STI區(qū)域。
沉積由氧化硅膜構(gòu)成的STI材料，然后通過CMP (化學(xué)機(jī)械拋光) 對其平坦化。此時，STI材料的頂表面位于比SOI層30的頂表面高的位 置。通過熱磷酸溶液去除SiN掩模34和SiN間隔物36。此外，在SOI層 30上且在STI材料的側(cè)表面上形成SiN間隔物37。 SiN間隔物37的寬度 限定出第二體部分B2的寬度W2。如圖21所示，使用SiN間隔物37和STI材料作為掩模各向異性蝕刻 80nm厚度的SOI層30。通過各向異性蝕刻的蝕刻量來控制第一 SOI部分 SOU (第一體部分B1)的厚度Ts。在所有的工藝步驟之后，第一SOI部 分SOU成為每一個存儲器基元MC的第一體部分Bl、源極S以及漏極D。 接下來，通過濕法蝕刻來蝕刻STI材料。將STI材料的頂表面的高度設(shè)定 為幾乎等于第一SOI部分SOIl的頂表面的高度。以該方式，形成沿垂直 方向(第三方向)延伸到支撐襯底10的表面的第二SOI部分SO12。在所 有的工藝步驟之后，第二SOI部分SOI2成為第二體部分B2。在該階段， 第二SOI部分S012沿列方向延伸。
接下來，將lxl017cm-3到lxl018cnT3的濃度的P雜質(zhì)引入到SOI層30 中。通過熱氧化SOI層30,在SOI層30上形成柵極介電膜GI，如圖22A 至22C所示。依次沉積N多晶硅44和SiN帽46。將SiN帽46構(gòu)圖為柵 極電極圖形(字線布線圖形)。使用SiN帽46作為掩模，各向異性蝕刻N 多晶硅44。 N多晶硅44的每一個蝕刻的頂表面幾乎位于每一個第二 SOI 部分SOI2的中間位置處。結(jié)果，獲得如圖22A到22C所示的結(jié)構(gòu)。圖22A 是沿列方向的SOI層30的截面^f見圖(與圖13對應(yīng)的截面^L圖)。圖22B 和22C分別為沿圖22A的線B-B和C-C截取的截面浮見圖。
各向異性蝕刻SiN間隔物37。此時，設(shè)定SiN帽46的厚度和蝕刻時 間，以便保留SiN帽46。因此，即使在該階段，圖22示出的截面幾乎未 改變。圖23示出在圖22B所示的截面之后的截面。通過該步驟，在每一 個源極形成區(qū)域和每一個漏極形成區(qū)域中的未被SiN帽46和多晶硅44(字 線)覆蓋的第二 SOI部分SOI2的頂表面凈皮暴露。
使用SIN帽46作為掩模，在每一個源極形成區(qū)域和每一個漏極形成 區(qū)域中同時蝕刻第二SOI部分SOI2和多晶硅44。結(jié)果，如圖24A到24C 所示，在每一個源極形成區(qū)域和每一個漏極形成區(qū)域中僅僅保留了 SOI層 30的第一 SOI部分SOIL在被SiN帽46和多晶硅44 (字線)覆蓋的區(qū) 域中，第一 SOI部分SOU和第二 SOI部分SOI2保留。以該方式，可以 以自對準(zhǔn)的方式形成字線WL、第一 SOI部分SOU和第二 SOI部分SOI2。如圖24B和24C所示，在每一個源極形成區(qū)域和每一個漏極形成區(qū)域 中的沿行方向的截面中，與STI區(qū)域鄰近的有源區(qū)域AA的頂表面TFS和 TFD被形成為其位置低于第二體部分B2的頂表面TFB。如果頂表面TFS 和TFD低于第二體部分B2的頂表面TFB，則寄生pn結(jié)的面積較小。然 而，即4吏頂表面TFS和TFD形成在比每一個有源區(qū)AA的中心部分的頂 表面TFC的位置高的位置處，也不會失去第三實施例的優(yōu)點。
接下來，去除圖22A中所示的SiN帽46和圖22C中所示的SiN間隔 物37。結(jié)果，獲得圖24A到24C中示出的結(jié)構(gòu)。如圖24C所示，在每一 個第二 SOI部分SOI2上并在存在SiN間隔物37的多晶硅之下形成腔48。
使用字線WL作為掩模，將N雜質(zhì)離子注入到每一個第一 SOI部分 SOU的源極形成區(qū)域和漏極形成區(qū)域中。由此形成擴(kuò)展層。在每一條字線 WL的側(cè)表面上形成SiN間隔物42。此時，SiN間隔物42還掩埋在每一 個第二 SOI部分SOI2上的腔48中。使用字線WL和SiN間隔物42作為 掩模，將N雜質(zhì)離子注入到每一個第一SOT部分SOn中的源極形成區(qū)域 和漏極形成區(qū)域中。結(jié)果，如圖25A所示，形成源極S和漏極D，并在每 一個源極S與漏極D之間限定出第一體部分B1。如圖25A到25C所示， 在字線WL、源極S以及漏極D的表面上形成硅化物41。
此后，如圖13和14所示，沉積SiN停止層52和層間介電膜ILD， 然后通過CMP進(jìn)行平坦化。此外，由諸如銅、鋁或鶴的金屬材料形成源 極線接觸SLC、位線接觸BLC、源極線SL以及位線BL。結(jié)果，完成了 圖13和14中所示的FBC存儲器裝置。
可替代地，在柵極電極G上可留下SiN帽46。在該替代方案中，沒 有在每一個第二SOI部分S012的上表面上形成腔48,并保留了 SiN間隔 物38。
通過才艮據(jù)第三實施例的制造方法，形成了沿垂直方向(第三方向)延 伸的半導(dǎo)體層，柵極電極材料被沉積為面對該半導(dǎo)體層的側(cè)表面，并使用 具有字線圖形的掩模材料作為掩模，蝕刻除了字線區(qū)域之外的區(qū)域中的沿 垂直方向延伸的半導(dǎo)體層以及柵極電極材料。由此以自對準(zhǔn)的方式形成第二體部分B2和字線WL。該制造方法可以抑制由光刻未對準(zhǔn)導(dǎo)致的存儲 器基元特性的波動或特別地抑制體-柵極電容的波動。 (第四實施例)
圖26為根據(jù)本發(fā)明的第四實施例的FBC存儲器裝置的平面視圖。第 四實施例與第三實施例的區(qū)別在于，源極S和漏極D中的每一個的沿行方 向的寬度小于笫一體部分B1的寬度。如圖26B和26C所示，其中第二體 部分B2與源極S重疊的重疊區(qū)域的面積小于根據(jù)第三實施例的情況。在 圖26B和26C中，點線圍繞的區(qū)域為第二體部分B2的區(qū)域，并且其中點 線區(qū)域與源極S重疊的重疊區(qū)域的面積對應(yīng)于在第二體部分B2與源極S 之間形成的pn結(jié)的面積。通過將源極S的沿行方向的寬度Ws設(shè)定為小 于第二體部分B2的沿行方向的寬度Wl，使其中源極S與第二體部分B2 重疊的重疊區(qū)域的面積較小，如圖26B所示。對于其中漏極D與第二圖部 分B重疊的重疊區(qū)域的面積同樣如此。
為了有效地進(jìn)行GIDL寫入，優(yōu)選形成擴(kuò)展層(源極S和漏極D的端 部)并使擴(kuò)展層與柵極電極G重疊。在該情況下，如果擴(kuò)展層到達(dá)第二體 部分B2中的重P摻雜區(qū)域，可能會使pn結(jié)電容和pn結(jié)泄漏電流增大。
在第四實施例中，體B與源極S之間的結(jié)以及體B與漏極D之間的 結(jié)的面積小于根據(jù)第三實施例的情況。因此，體-源極電容和體-漏極電容 減小，從而使體-柵極電容Cb (WL)相對于總的體電容Cb (總)的比率 Cb (WL)/Cb (總)是高的。結(jié)果，根據(jù)第四實施例的體電位比根據(jù)第三 實施例的體電位更敏感地跟隨字線電位。注意，源極S和漏極D中的每一 個的寬度為F。
圖27到29分別為沿圖26的線27-27、28-28和29-29截取的截面視圖。 在第四實施例中，僅僅將第二體部分B2的上部的P雜質(zhì)濃度設(shè)定為高的。 如圖27所示，第二體部分B2包括包含更多P雜質(zhì)的重?fù)诫s區(qū)域HD和雜 質(zhì)濃度低于區(qū)域HD的輕摻雜區(qū)域LD。與輕摻雜區(qū)域LD相比，重?fù)诫s 區(qū)域HD形成在距離每一個存儲器基元MC的源極S和漏極D更遠(yuǎn)的更高 位置處。因此，擴(kuò)展層面對輕摻雜區(qū)域LD， pn結(jié)電容和pn結(jié)泄漏電流
36相應(yīng)地減小。因此，根據(jù)第四實施例的FBC存儲器裝置可以進(jìn)一步減小"O" 基元中的GIDL以及pn結(jié)泄漏電流，同時充分保持在"1"基元的體B中 積累的空穴。
在第四實施例中，由HSG (半球形糙面(grained))硅制造重?fù)诫s 區(qū)域HD。通過使用HSG硅，重?fù)诫s區(qū)域HD的表面積增加，從而進(jìn)一步 增加體B與字線WL之間的電容。
將描述制造根據(jù)第四實施例的FBC存儲器裝置的方法。首先，準(zhǔn)備 SOI襯底。BOX層20的厚度為約15nm， SOI層30的厚度為約50nm。 與第三實施例相似地，在SOI襯底上形成氧化硅層32和SiN掩模34。去 除在有源區(qū)AA中存在的SiN掩模34和氧化硅膜32。在邏輯電路區(qū)域中， 在每一個部件隔離區(qū)域中形成溝槽。此時，如圖30A所示，通過各向異性 蝕刻來蝕刻在有源區(qū)AA中的SOI層30的上表面，由此使在該區(qū)域中的 SOI層30的厚度變?yōu)?0nm。通過該各向異性蝕刻的蝕刻量來控制第一 SOI 部分SOIl (第一體部分B1)的厚度Ts。
在僅僅選擇性地蝕刻在邏輯電路區(qū)域中的部件隔離區(qū)域中的SOI層 30之后，將氧化硅膜35填充在存儲器區(qū)域中的有源區(qū)AA上和邏輯電路 區(qū)域中的部件隔離區(qū)域中。結(jié)果，獲得圖30A和30B中所示的結(jié)構(gòu)。
在去除了存儲器區(qū)域中的部件隔離區(qū)域上的SiN掩才莫34之后，在SOI 層30上沉積非晶珪64?；匚g刻非晶硅64至比氧化硅膜35的頂表面低的 高度。此時，非晶硅64的厚度為約50nm。結(jié)果，獲得圖31中所示的結(jié) 構(gòu)。此時，邏輯電路區(qū)域具有圖30B中所示的結(jié)構(gòu)。
在非晶娃64上和氧化硅膜35的側(cè)表面上形成SiN間隔物66。 SiN間 隔物66的寬度決定第二體部分B2的寬度W2。使用SiN間隔物66和氧化 珪膜35作為掩模，各向異性蝕刻非晶硅64和SOI層30。結(jié)果，在部件隔 離區(qū)域上形成溝槽，如圖32所示。
接下來，在550。C下高真空中進(jìn)行退火，由此將非晶硅64轉(zhuǎn)變?yōu)樘幱?非晶硅與多晶硅之間的中間狀態(tài)的硅。因為其以半球形糙面狀態(tài)形成，因
此該中間狀態(tài)的硅稱為"HSG硅"。非晶硅64被轉(zhuǎn)變?yōu)镠SG硅65。通
37過HDP (高密度等離子體)在部件隔離區(qū)域上的溝槽中填充STI材料。結(jié) 果，獲得圖33所示的結(jié)構(gòu)。此時，邏輯電路區(qū)域具有圖30B所示的結(jié)構(gòu)。
通過濕法蝕刻來蝕刻STI材料和氧化硅膜35的上部。由濕法蝕刻暴 露的HSG硅65成為重?fù)诫s區(qū)域HD。因此，在該蝕刻處理之后，STI材 料和氧化硅膜35的頂表面的位置要高于笫一 SOI部分SOU的上表面的位 置，如圖34A所示。此時，如圖34B所示，去除邏輯電路區(qū)域中的SiN掩 模34和氧化硅膜32。接下來，如圖34A中的箭頭所示，將諸如硼離子的 P雜質(zhì)離子注入到HSG硅65中。
通過濕法蝕刻進(jìn)一步蝕刻STI材料，以將STI材料的頂表面的高度設(shè) 定為與第一SOI部分SOIl的頂表面的高度幾乎相同。在存儲器區(qū)域中， 將lxl0 m—3濃度的硼引入到體8中以調(diào)整閾值電壓。同樣，適當(dāng)?shù)貙㈦s 質(zhì)引入到邏輯電路區(qū)域的有源區(qū)中以調(diào)整閾值電壓。在這里假設(shè)，在邏輯 電路區(qū)域中的溝道部分中的SOI膜的厚度為50nm。
在執(zhí)行了與根據(jù)第三實施例的步驟相似的步驟之后，形成柵極介電膜 GI，并沉積多晶硅44和SiN帽46。將SiN帽46構(gòu)圖為柵極電極圖形(字 線布線圖形)。使用SiN帽46作為掩模，各向異性蝕刻多晶硅44。在存 儲器區(qū)域中，部分蝕刻多晶硅。此時，在邏輯電路區(qū)域中，形成由多晶硅 44制成的柵極G,如圖35C所示。此后，用抗蝕劑覆蓋邏輯電路區(qū)域，同 時蝕刻存儲器區(qū)域中的多晶硅44和SOI層30。使在每一個源極形成區(qū)域 和每一個漏極形成區(qū)域中的SOI層30的高度等于第一體部分B1的高度。 在第四實施例中，進(jìn)一步蝕刻在每一個源極形成區(qū)域和每一個漏極形成區(qū) 域中SOI層30的未凈皮柵極介電膜GI覆蓋的部分。結(jié)果，獲得圖35A中 示出的結(jié)構(gòu)。如果比較圖35A中所示的結(jié)構(gòu)與圖24B中所示的結(jié)構(gòu)，就可 清楚第三與第四實施例之間的差異。如圖35B所示，在SOI層30的被多 晶硅44和SiN間隔物66覆蓋的部分(體B)中，第一體部分B1和第二 體部分B2保持不變。此后，通過執(zhí)行第三實施例中的示于圖25的步驟， 完成根據(jù)第四實施例的FBC存儲器裝置。
在第四實施例中，可以使用包括薄SOI層30的SOI襯底。由此可以減小SOI層30的蝕刻量。這可以抑制圖29所示的第一體部分Bl的厚度 Ts的波動，并抑制在數(shù)據(jù)讀取操作期間的漏極電流的波動。
在第四實施例中，在共同的步驟中形成覆蓋存儲器區(qū)域中的部件隔離 區(qū)域的SiN掩模34和覆蓋邏輯電路區(qū)域中的有源區(qū)的SiN掩才莫34。在共 同的步驟中形成填充在存儲器區(qū)域中的有源區(qū)中的氧化硅膜35和填充在 邏輯電路區(qū)域中的部件隔離區(qū)域中的氧化硅膜35。因此，在第四實施例中， 附加的制造步驟的數(shù)目少。 (第五實施例)
圖36'到39為根據(jù)本發(fā)明的第五實施例的FBC存儲器裝置的截面視 圖。圖36到39分別是對應(yīng)于圖13到16的截面視圖。如圖39所示，第五 實施例與第四實施例的區(qū)別在于，第二體部分B2從第一體部分B1向下延 伸。根據(jù)第五實施例的FBC存儲器裝置的平面視圖與圖26相似。因此， 第一體部分Bl的存在于第二體部分B2正上方的區(qū)域不面對源極S和漏極 D。因此，與第四實施例相似地，才艮據(jù)第五實施例，比率Cb(WL)ZCb (總)是高的。
第二體部分B2的一個側(cè)表面通過輔助柵極介電膜AGI而面對輔助柵 極AG。第二體部分B2的另一側(cè)表面面對BOX層20。第一體部分B1的 頂表面通過柵極介電膜GI而面對柵極電極G (字線WL)。第一體部分 Bl的底部面對BOX層20。輔助柵極AG被連接到柵極電極G(字線W )。
在第五實施例中，第二體部分B2的僅僅一個側(cè)表面面對輔助柵極 AG。因此，體-柵極電容Cb (WL)相對于總的體電容Cb (總)的比率 Cb ( WL ) /Cb (總)低于根據(jù)第三和第四實施例的情況但高于根據(jù)常規(guī)技 術(shù)的情況。
由第一體部分B1的頂表面和側(cè)表面構(gòu)成的拐角被倒角(round)。由 此可以防止從輔助柵極AG對第一體部分B1的拐角施加高電場。這可以 防止輔助柵極介電膜AGI的擊穿。此外，如果在第一體部分B1的拐角中 產(chǎn)生高電場，則形成反型層閾值電壓低的拐角晶體管，并且增加了第一體 部分B1中的寄生溝道電流。寄生溝道電流對在體B中積累的空穴的數(shù)目的依賴性是低的。因此，如果寄生溝道電流增加，便難以分辨數(shù)據(jù)。通過
對第一體部分B1的拐角倒角，可以減小拐角晶體管的影響。在第五實施 例中，因為第二體部分B2向下延伸，在第一體部分B1上形成第二體部分 B2的拐角。在第三實施例中，相反地，因為第二體部分B2向上延伸，因 此難以形成拐角晶體管，即使形成了拐角晶體管，該拐角晶體管的影響也 是小的。
根據(jù)第五實施例的存儲器基元為PD-FBC。因此，不需要對板PL施 加負(fù)電壓。因為在源極S和漏極D與板PL之間存在厚的BOX層20,所 以板PL與源極S之間以及板PL與漏極S之間的寄生電容是小的。
作為輔助柵極AG的材料，可以使用N多晶硅或P多晶硅。如果由P 多晶硅形成輔助柵極AG，那么第二體部分B2的反型層閾值電壓是高的， 以使其難以形成寄生溝道。輔助柵極介電膜AGI可以為比柵極介電膜GI 薄的氧化硅膜，或者可以由介電常數(shù)比氧化硅膜高的材料形成。例如，輔 助柵極介電膜AGI可以為ONO膜。可以將第二體部分B2的P雜質(zhì)濃度 設(shè)定為高于第一體部分B1的P雜質(zhì)濃度。
雖然沒有第三和第四實施例那么顯著，但第五實施例同樣呈現(xiàn)出降低 "0"基元的GIDL且同時充分保持在"1"基元中積累的空穴的優(yōu)點。
將描述制造才艮據(jù)第五實施例的FBC存儲器裝置的方法。圖40到44 為對應(yīng)于圖39的截面視圖。在第五實施例中使用的SOI襯底的BOX層 20的厚度和SOI層的厚度分別為150nm和70nm。將lxl018cirT3濃度的P 雜質(zhì)引入到SOI層30中。通過熱氧化在SOI層30上形成柵極介電膜GI。 在柵極介電膜GI上沉積N多晶硅44和SiN帽46。通過光刻和RIE (反 應(yīng)離子蝕刻)將SiN帽46和多晶硅44構(gòu)圖為柵極電極圖形。在多晶硅44 的側(cè)表面上形成SiN間隔物42。結(jié)果，獲得圖40所示的結(jié)構(gòu)。
如圖41所示，使用SiN帽46和SiN間隔物42作為掩模，各向異性 蝕刻SOI層30和BOX層20。由此使在鄰近的柵極電極之間的溝槽延伸 到BOX層20中。通過濕法蝕刻沿水平方向蝕刻BOX層20。將水平蝕刻 的蝕刻量設(shè)定為幾乎等于SiN間隔物42的寬度。沉積非晶硅，然后在600x:下在氮氣氣氛中退火。由此通過固相外延 生長將非晶硅轉(zhuǎn)變?yōu)楣鑼印Ｍㄟ^各向異性地蝕刻該硅層，形成向下延伸的
硅層72，如圖42所示。此外，將lxlO"cmJ濃度的P雜質(zhì)引入到硅層72 中。隨后硅層72變?yōu)榈诙w部分B2。
在通過熱磷酸溶液去除SiN間隔物42之后，在硅層72的一個側(cè)表面 上形成用作輔助柵極介電膜AGI的氧化硅膜72。如圖43所示，在鄰近的 柵極電極G之間的溝槽中沉積作為輔助柵極AG的材料的P多晶硅74。 回蝕刻多晶硅74，以便多晶硅74的頂表面的高度幾乎在多晶硅44的頂表 面和底表面的高度之間的中間。
通過濕法蝕刻去除未被多晶硅74覆蓋的輔助柵極介電膜AGI。在多 晶硅74上進(jìn)一步沉積P多晶硅75。回蝕刻多晶硅75,以便P多晶硅75 的頂表面的高度等于N多晶硅44的頂表面的高度。結(jié)果，獲得圖44所示 的結(jié)構(gòu)。
如圖45B和45C所示，通過熱氧化在P多晶硅74的表面上形成停止 層氧化物膜77。如圖45A和45C所示，在停止層氧化物膜77和SiN帽46 上沉積非晶珪78和SiN帽79。通過光刻和RIE將SiN帽79和非晶珪78 構(gòu)圖為柵極電極圖形。使用SiN帽79、非晶硅78以及SiN帽46作為掩模，
區(qū)域中的停止層氧化物膜77、 P多晶硅74、輔助柵極介電膜AGI以及硅 層72。結(jié)果，圖45B所示的結(jié)構(gòu)變?yōu)閳D46所示的結(jié)構(gòu)。注意，圖45A和 45C所示的其中多晶硅44被SiN帽46或79覆蓋的結(jié)構(gòu)在該階段沒有變 化。
如圖47B所示，在一個源極形成區(qū)域和一個漏極形成區(qū)域之間的每一 個部件隔離區(qū)域中沉積STI材料。使用圖47示出的SiN帽79作為停止層， 通過CMP拋光該STI材料。
接下來，同時各向異性蝕刻SiN帽79和STI材料。此時，如圖48B 所示，蝕刻在每一個源極形成區(qū)域和每一個漏極形成區(qū)域之間的部件隔離 區(qū)域中的STI材料，以便STI的頂表面圍繞N多晶硅44的頂表面和底表
41面之間的中間部分。結(jié)果，留下了具有字線圖形的非晶硅78。
然后同時各向異性蝕刻非晶硅78和N多晶硅44。結(jié)果，在字線形成 區(qū)域中保留了 N多晶硅44、 SiN帽46、 P多晶硅74以及停止層氧化物膜 77，如圖49C所示。此后，使用N多晶硅44或SiN帽46作為掩模，形成 源極S和漏極D。去除SiN帽46和停止層氧化物膜77。在多晶硅44 (字 線WL)的側(cè)表面上設(shè)置SiN間隔物之后，在多晶硅44 (字線WL)、源 極S以及漏極D上形成珪化物41。此外，在沉積層間介電膜ILD之后， 形成源極線接觸SLC、位線接觸BLC、源極線SL、以及位線BL。結(jié)果， 完成根據(jù)第五實施例的FBC存儲器裝置。 (第六實施例)
圖50是示出根據(jù)本發(fā)明的第六實施例的FBC存儲器裝置的布線設(shè)置 的平面視圖。在第六實施例中，源極線接觸SLC和位線接觸BLC被形成 為橢圓形，每一個橢圓形都具有沿列方向的長軸。如果一條字線WL與一 個源極線接觸SLC或位線接觸BLC之間的距離為D,則源極線接觸SLC 和位線接觸BLC中的每一個的長軸①凈練示3F-2D。
圖51是沿圖56的線51-51截取的平面視圖。圖52是沿圖56的線52-52 截取的平面視圖。如圖51所示，在沿列方向鄰近的存儲器基元MC之間 切斷有源區(qū)AA (SOI層30)。沿列方向鄰近的兩個存儲器基元MC之間 的間隔(space) SP的寬度為例如0.5F。
圖53到57分別為沿圖51的線53-53、 54-54、 55-55、 56-56和57-57 截取的截面視圖。如圖53所示，根據(jù)第六實施例，每一個間隔SP都設(shè)置 在沿列方向鄰近的兩個存儲器基元MC的漏極D與源極S之間。因此，可 以為每一個存儲器基元MC分離地地設(shè)置源極S和漏極D。然而，在沿列 方向鄰近的兩個存儲器基元MC之間共享每一個源極線接觸SLC或每一 個位線接觸BLC。這就是為什么源極線接觸SLC和位線接觸BLC被形成 為均具有沿列方向的長軸的橢圓形(如圖50所示)以便可以通過公共接觸 分別連接被分離地設(shè)置為與存儲器基元MC對應(yīng)的多個源極S和漏極D的 原因。因為分別通過間隔SP分離沿列方向鄰近的存儲器基元，因此在第六
實施例中不會發(fā)生雙極干擾。雙極干擾是這樣的現(xiàn)象，通過使在特定的存
儲器基元MC的體B中積累的空穴經(jīng)過源極S或漏極D且流到與該特定 的存儲器基元MC鄰近的存儲器基元MC中，數(shù)據(jù)被破壞。
此外，在第六實施例中，源極線接觸SLC和位線接觸BLC中的每一 個的平面圖形為具有沿列方向的長軸的橢圓形。因此，每一個源極線接觸 SLC或位線接觸BLC可以以低的電阻與多個鄰近的源極層S或多個鄰近 的漏極層D共同地連接。
如圖54所示，每一個第二體部分B2具有沿垂直于行方向的方向的倒 T形截面。第二體部分B2的上部的沿列方向的寬度等于圖53所示的每一 個柵極電極G的寬度。第二體部分B2的下部的寬度等于沿列方向鄰近的 間隔的寬度(有源區(qū)AA的沿列方向的寬度)。
如圖55所示，與第二體部分B2相似地，每一個輔助柵極AG具有沿 垂直于行方向的方向的倒T形截面。輔助柵極AG的下部的寬度和上部的 寬度可以被設(shè)定為分別等于第二體部分B2的下部的寬度和上部的寬度。
如圖56所示，在垂直于列方向的截面視圖中，每一個體B具有H形 狀。更具體而言，體B的第一體部分B1沿列方向鄰近源極S和漏極D(如 圖51和56所示)，且沿行方向被連接到第二體部分B2 (如圖51到56 所示)。第二體部分B2沿第一體部分B1的側(cè)表面的向上和向下的兩個方 向延伸，其中第一體部分B1的側(cè)表面沿行方向取向。
第一體部分B1的頂表面通過柵極介電膜GI而面對一個柵極電極(字 線WL)。第一體部分B1的底表面通過第一背柵極介電膜BGIl而面對板 PL。第二體部分B2的下部的與第一體部分B1相對的側(cè)表面(第四表面) 通過柵極介電膜GI而面對柵極電極G (字線WL)。第二體部分B2的上 部的兩個側(cè)表面(第三和第四表面)均通過柵極介電膜GI而面對柵極電 極G(字線WL)。第二體部分B2的下部的沿字線方向取向的另一側(cè)表 面通過第二背柵極介電膜BGI2而面對板PL。
如圖57所示，第二體部分B2的下部延伸到位線接觸BLC的下方(downward)。第二體部分B2的下部的一個側(cè)表面整體地面對輔助柵極 AG或柵極電極G。圖51清楚地表明，每一個漏極D鄰接第一體部分Bl, 但與第二體部分B2分離。因此，比率Cb (WL)/Cb (總)增加，而不會 增加寄生PN結(jié)電容和pn結(jié)泄漏電流。
將描述制造才艮據(jù)第六實施例的FBC存儲器裝置的方法。圖58到62 是對應(yīng)于圖56的截面視圖。首先，準(zhǔn)備SOI襯底。SOI襯底的BOX層 20的厚度和SOI層30的厚度分別為15nm和20nm。在SOI層30上形成 氧化硅膜32。在氧化硅膜32上沉積SiN掩模34。通過各向異性蝕刻去除 存在于部件隔離區(qū)域中的SiN掩模34、氧化硅膜32以及SOI層30。如圖 58所示，在SiN掩模34、氧化硅膜32以及SOI層30的側(cè)表面上形成SiN 間隔物36。
使用SiN掩模34和SiN間隔物36作為掩模，各向異性蝕刻BOX層 20和支撐襯底10。結(jié)果，如圖59所示，形成溝槽，每個溝槽具有距支撐 襯底10的表面的約80nm深度。通過熱氧化溝槽的內(nèi)部表面，形成厚度為 15nm的第二背柵極介電膜BGI2。
在去除SiN間隔物36之后，在SOI層30的側(cè)表面上、SiN掩模34 的側(cè)表面上、BOX層20的側(cè)表面上和背柵極介電膜BG12上沉積非晶硅 82。在約600。C下退火非晶硅82幾個小時。通過該步驟，可以通過固相外 延生長從SOI層30的側(cè)表面向上和向下單晶化非晶硅82。結(jié)果，如圖61 所示，非晶硅62轉(zhuǎn)變?yōu)檫B接到SOI層30的單晶硅84。通過各向異性蝕刻 去除存在于溝槽的底部上的硅84,由此通過STI區(qū)域隔離硅84。
在去除SiN掩模34和氧化硅膜32之后，在氫氣氛下進(jìn)行退火。硅84 的上拐角由此被倒角。此外，將P雜質(zhì)引入到硅84中。SOI層30用作第 一體部分B1，并且硅84用作第二體部分B2。
如圖62所示，在SOI層30的頂表面上和硅84的側(cè)表面上形成柵極 介電膜GI。在柵極介電膜GI上沉積N多晶硅44和SiN掩模46。此時， N多晶硅44填充部件隔離區(qū)域中的溝槽。存在于溝槽中的多晶硅44用作 輔助柵極AG。
44圖63為沿圖62的線63-63截取的沿列方向的截面視圖。SiN掩模64 被構(gòu)圖為柵極電極(字線)圖形。氧化物膜掩模85被掩埋在SiN掩模46 的間隙(gap)之間。去除存在于虛字線區(qū)域DWR中的SiN掩模46。結(jié) 果，獲得圖64所示的結(jié)構(gòu)。
通過CMP平坦化氧化物膜掩模85。此后，如圖65A所示，在氧化物 膜掩模85的側(cè)表面上形成氧化物膜間隔物86。氧化物間隔物86的沿列方 向的寬度為0.25F。因此，每一個虛字線區(qū)域DWR的間隔為0.5F。使用 氧化物膜掩模85、氧化物膜間隔物86以及SiN掩模46作為掩模，去除在 虛字線區(qū)域DWR中的多晶硅44、柵極介電膜GI以及SOI層30。此時， 圖65B和65C分別示出了沿圖65A的線B-B和C-C截取的截面。
接下來，在虛字線區(qū)域DWR上沉積氧化珪膜87。通過回蝕刻，去除 氧化硅膜87、氧化物膜掩模85以及氧化物膜間隔物86，并將氧化物膜87 的頂表面的高度設(shè)定為等于SOI層30的頂表面的高度。結(jié)果，獲得圖66A 到66C的結(jié)構(gòu)。圖66B和66C分別是沿圖66A的線B-B和C-C截取的截 面。參考圖66B，可以理解，氧化硅膜87填充虛字線區(qū)域DWR。
使用SiN掩才莫46作為掩模，以多晶硅、氧化物膜、多晶硅的順序進(jìn) 行各向異性蝕刻。圖67A為接續(xù)圖66A的截面視圖。如圖67所示，通過 該三步各向異性蝕刻將多晶硅44構(gòu)圖為柵極電極圖形。圖67B為沿圖67A 的線B-B截取的截面視圖(并是圖66C示出的截面視圖的后續(xù)視圖)。首 先，將多晶硅44蝕刻到中心部分。露出在鄰近源極形成區(qū)域和漏極形成區(qū) 域的第二體部分B2的頂表面上的柵極介電膜GI。去除柵極介電膜GI。在 最后一步，蝕刻多晶硅44和第二體部分B2。由此將源極形成區(qū)域和漏極 形成區(qū)域中的第二體部分B2的頂表面蝕刻到比第一體部分B1的底表面更 低的位置。結(jié)果，如圖67B所示，每一個第二體部分B2與一個源極S和 一個漏極D分離。此外，每一個輔助柵極AG的頂表面低于每一個第一體 部分B1的底表面。
在去除SiN掩才莫46之后，如圖68A所示， 柵極電極G的側(cè)壁上形 成SiN間隔物42。如圖68B所示，還在第二體部分B2和輔助柵極AG上200880022653.2 形成SiN間隔物52。使用柵極電極G和SiN間隔物42作為掩;f莫，注入N 雜質(zhì)離子。由此形成源極S和漏極D。 N雜質(zhì)沒有注入到第二體部分B2 中。此后，在多晶硅44(字線WL)、源極S以及漏極D上形成娃化物 41。在沉積層間介電膜ILD之后，形成源極線接觸SLC、位線接觸BLC、 源極線SL以及位線BL。結(jié)果，完成了根據(jù)第六實施例的FBC存儲器裝 置。
(第七實施例)
圖69是4艮據(jù)本發(fā)明的第七實施例的FBC存儲器裝置的平面視圖。在 第七實施例中，沿行方向的第一體部分Bl的一個側(cè)表面(第一表面)通 過柵極介電膜GI而面對一個柵極電極G，其另一個側(cè)表面(第二表面) 通過背柵極介電膜BGI而面對板PL。沿列方向的第一體部分Bl的側(cè)表 面面對源極S或漏極D。
圖71到74分別為沿圖70的線71-71、 72-72、 73-73和74-74截取的 截面視圖。如圖73所示，將一個體B形成為鰭片(Fiii)形狀。板PL的 頂表面位于體B的頂表面與底表面之間的中間位置附近。如圖70所示， 體B的頂表面TFB位于比源極S的頂表面TFS和漏極D的頂表面TFD 高的位置。將體B的位置低于源極S和漏極D的頂表面的部分定義為"第 一體部分Bl",并將體B的位置高于笫一體部分的部分定義為"第二體 部分B2"。
根據(jù)第七實施例的存儲器基元為FD-FBC。如圖73所示，如果在板電 極與柵極電極之間設(shè)置的半導(dǎo)體層的寬度Ts減小，則在數(shù)據(jù)讀取操作期 間的信號量增加。
根據(jù)第七實施例，在體B的每一個側(cè)表面上形成溝道。因此，即使基 元尺寸減小，也可以使溝道寬度(Ws)保持恒定。即，根據(jù)第七實施例， 可以減小每一個存儲器基元MC的尺寸，同時保持?jǐn)?shù)據(jù)"0"與數(shù)據(jù)'T， 之間的漏極電流差(信號差)。如果每一個存儲器基元MC的尺寸較小， 則可以將體B的高度(W3+Ws)設(shè)定為較大。由此增加漏極電流，從而 可以實現(xiàn)高速數(shù)據(jù)讀取操作。
46如果在體B中積累的空穴的數(shù)目減少，會出現(xiàn)這樣的問題，即，在存 儲器基元MC當(dāng)中，"0"基元與"1"基元的閾值電壓的波動增加。然而， 鰭片晶體管可以確保溝道寬度而不會增加基元尺寸，由此可以抑制閾值電 壓的波動。可替代地，可以由兩個鰭片晶體管構(gòu)成一個存儲器基元。如果 將鰭片的高度"&定為較大，那么在形成鰭片結(jié)構(gòu)的區(qū)域與沒有形成鰭片結(jié) 構(gòu)的區(qū)域之間的高度差較大，從而增加蝕刻和光刻的難度。通過由兩個鰭 片晶體管構(gòu)成一個存儲器基元MC，便可以增加溝道寬度而不增加高度差。
如圖70所示，第二體部分B2具有沿列方向取向的兩個表面SFB1和 SFB2,并且側(cè)表面SFB1和SFB2不與源極S或漏極D形成pn結(jié)。如果 第二體部分B2的頂表面相對于源極S和漏極D的頂表面的高度(W3)被 設(shè)定為大的，便可以使比率Cb (WL) /Cb (總)增大。
如圖73和74所示，板PL穿過BOX層20并連接到支撐襯底10。將 負(fù)的板電位施加到在存儲器基元陣列的周邊區(qū)域中的支撐襯底10。如圖73 所示，板PL可以稍孩t面對第二體部分B2的下部。注意，第二體部分B2 與柵極電極G相面對的面積大于第二體部分B2與板PL相面對的面積。 通過這樣設(shè)置，第二體部分B2與柵極電極G之間的電容實質(zhì)上大于第二 體部分B2與板PL之間的電容。
其中第二體部分B2的下部被設(shè)定為稍微面對板PL的結(jié)構(gòu)的優(yōu)點如 下。如果將正電壓施加到柵極電極G以讀取數(shù)據(jù)，則反型層還形成在這樣 的表面(第三表面)上，在該表面上，第二體部分B2的側(cè)表面面對柵極 電極G。在數(shù)據(jù)讀取操作期間的漏極電流包括兩個分量，即，在第一體部 分Bl的反型層上流動的溝道電流和在第三表面上來回流動的溝道電流。 后一分量主要在第二體部分B2的下部上流動。因此，可以根據(jù)吸引到板 PL的空穴的數(shù)目來調(diào)制后一分量。結(jié)果，在數(shù)據(jù)讀取操作期間，漏極電 流差增加。
此外，可以將高濃度的P雜質(zhì)引入到第二體部分B2的上部中。這可 以增加體B與字線WL之間的容性耦合而不會增加寄生pn結(jié)電容和pn 結(jié)泄漏電流。將描述制造根據(jù)第七實施例的FBC存儲器裝置的方法。圖75到79 是對應(yīng)于圖74的截面視圖。首先，準(zhǔn)備SOI襯底。BOX層20的厚度為 80nm。 SOI層30的厚度為80nm。在SOI層30上形成氧化硅膜32。在氧 化珪膜32上沉積SiN掩模34。如圖75所示，通過各向異性蝕刻去除在 板形成區(qū)域中的SiN掩模34、氧化硅膜32、 SOI層30以及BOX層20。 由此形成溝槽92。同時，通過各向異性蝕刻去除在邏輯電路區(qū)域中的STI 形成區(qū)域中的SiN掩模34、氧化珪膜32以及SOI層30。接下來，通過光 刻和RIE使氧化珪膜僅僅填充在邏輯電路區(qū)域中的STI形成區(qū)域中。此時， 通過RIE去除在存儲器區(qū)域中沉積的氧化珪膜。
如圖76所示，在SOI層30的側(cè)表面上形成背柵極介電膜BGI。背柵 極介電膜BGI的厚度為約10nm。此時，在支撐襯底10上形成氧化珪膜 93。在溝槽92的內(nèi)部表面上沉積N多晶珪94。 N多晶硅94覆蓋背柵極介 電膜BGI。在該狀態(tài)下，通過蝕刻去除氧化硅膜93。
進(jìn)一步地，沉積N多晶硅94以將N多晶硅94填充在溝槽92中?；?蝕刻N多晶硅94，以使N多晶硅94的頂表面比SOI層30的頂表面低例 如20nm。在溝槽92中填充STI材料以將其沉積在N多晶珪94上。通過 CMP平坦化該STI材料。通過熱磷酸溶液去除SiN掩模34。如圖77所示， 在去除氧化硅膜32之后，通過外延生長在SOI層30上沉積40nm厚度的 硅層33。通過沉積硅層33來調(diào)整體B的高度。因此，硅層33的厚度可以 根據(jù)需務(wù)任意調(diào)整。在該階段，可以將濃度為"1018咖'3的硼離子注入到 硅層33中。
如圖78所示，在STI材料的側(cè)壁上形成SiN間隔物95， STI的頂表 面高于SOI層30的頂表面。使用SiN間隔物95和STI材料作為掩模，各 向異性蝕刻珪層33和SOI層30。通過SiN間隔物95的沿行方向的寬度 (SiN間隔物95的厚度)確定體B的厚度Ts。厚度Ts小于F。通過蝕刻 SOI層30,在板PL之間的SOI層30中形成溝槽96。
在存儲器區(qū)域中，將濃度為1 x 1017cm-3的硼離子注入到體B中以調(diào)整 閾值電壓。同樣，適當(dāng)?shù)貙㈦s質(zhì)離子注入到邏輯電路區(qū)域中的有源區(qū)AA中以調(diào)整閾值電壓。假設(shè)邏輯電路區(qū)域中的溝道中的SOI層30的厚度為 80nm。
如圖79所示，在每一個溝槽96的SOI層30的每一個側(cè)表面上形成 柵極介電膜GI。柵極介電膜GI的厚度為約5nm。沉積N多晶硅44作為 字線材料。此外，在N多晶硅44上沉積作為掩模材料的SiN帽46。將SiN 帽46構(gòu)圖為柵極電極(字線)圖形。使用SiN帽46作為掩模，各向異性 蝕刻N多晶硅44。此時，如圖79所示，將要蝕刻的多晶硅44的頂表面的 高度被設(shè)定為幾乎等于板PL的頂表面的高度。圖80是對應(yīng)于圖73的截 面視圖。圖81A到81C為分別沿圖80的線A-A、 B-B和C-C截取的截面 視圖。在邏輯電路區(qū)域中，在柵極介電膜GI上形成由N多晶硅44形成的 柵極電極G,如圖35C所示。
圖82和83分別為示出了在圖79和80之后的制造步驟的截面視圖。 首先，去除與未被SiN帽46和N多晶硅44 (柵極電極G)覆蓋的源極形 成區(qū)域和漏極形成區(qū)域鄰近的STI材料和SiN間隔物95。此時，設(shè)定SiN 帽46的厚度和蝕刻時間，以留下SiN帽。因此，圖80中所示的截面在該 階段幾乎未改變。通過該步驟，露出在未被SiN帽46和多晶硅44 (字線 WL)覆蓋的源極形成區(qū)域和漏極形成區(qū)域中的第二體部分B2的上表面。
使用SiN帽46作為掩模，各向異性蝕刻SOI層30和多晶硅44。由此， 將在源極形成區(qū)域和漏極形成區(qū)域中的SOI層30的高度設(shè)定為例如 40nm。在該階段，仍未蝕刻被SiN帽46覆蓋的區(qū)域。因此，在圖83中示 出的結(jié)構(gòu)與圖80中示出的結(jié)構(gòu)幾乎相同。圖84A到84C分別為沿圖83 的線A-A、 B-B和C-C截取的截面視圖。如圖84A所示，在源極形成區(qū)域 和漏極形成區(qū)域中的SOI層30的高度Ws為40nm，并且在體區(qū)域中的 SOI層30的高度(Ws+W3)為120nm。如圖82和84C所示，將面對源
面。因為板PL不面對漏極D，因此板PL與漏極D之間的寄生電容減小， 從而可以高速低功耗地驅(qū)動位線BL。
接下來，使用SiN帽46和多晶硅44作為掩模，注入N雜質(zhì)離子。由
49此，在源極形成區(qū)域和漏極形成區(qū)域中形成擴(kuò)展層(未示出)。通過從垂
直于襯底的方向注入N雜質(zhì)離子并進(jìn)行熱處理，擴(kuò)展層與每一個柵極電極 G重疊。為了防止N雜質(zhì)離子被注入到第二體部分B2的側(cè)表面中，可以 使用側(cè)壁間隔物進(jìn)行離子注入。此后，與第三實施例相似地，形成SiN間 隔物42，并使用SiN間隔物42作為掩模來形成源極S和漏極D。在沉積 層間介電膜ILD之后，形成源極線接觸SLC、位線接觸BLC、源極線SL 以及位線BL。結(jié)果，完成了根據(jù)第七實施例的FBC存儲器裝置。 (第八實施例)
圖85是根據(jù)本發(fā)明的第八實施例的FBC存儲器裝置的截面視圖。在 第八實施例中，每一個STI形成為比圖73中的STI更薄。通過這樣設(shè)置， 柵極電極G通過柵極介電膜GI而面對每一個第二體部分B2的兩個側(cè)表 面。因此，根據(jù)第八實施例，可以使比率Cb (WL) /Cb (總)高于根據(jù) 第七實施例的比率Cb (WL) /Cb (總)。在其他方面中，可以與根據(jù)第 七實施例相似的方式配置根據(jù)第八實施例的FBC存儲器裝置。
將描述制造4艮據(jù)第八實施例的FBC存儲器裝置的方法。制造步驟與第 七實施例的直到圖77的步驟相似。接下來，在STI材料的每一個側(cè)表面 上形成SiN間隔物95。如圖86所示，通過濕法蝕刻減小STI材料的高度。 此后，使用SiN間隔物95和STI材料作為掩模，各向異性蝕刻SOI層30。 在執(zhí)行了圖79示出的步驟及之后的步驟之后，完成根據(jù)第八實施例的FBC 存儲器裝置。
(第九實施例)
圖87是根據(jù)本發(fā)明的第九實施例的FBC存儲器裝置的平面視圖。第 九實施例與第三實施例的區(qū)別在于，不將第二體部分B2形成為鄰近部件 隔離區(qū)域，而是形成為在截面中沿一條字線WL位于有源區(qū)AA的中心部 分中。在第三實施例中，由兩個延伸部分構(gòu)成一個存儲器基元。在第九實 施例中，由一個延伸部分構(gòu)成一個存儲器基元。因此，如果基元尺寸減小， 可以更容易地制造根據(jù)第九實施例的FBC器件。
圖88為沿圖87的線88-88截取的截面^見圖。在第九實施例中，與第
50三實施例相似地，每一個柵極電極G面對一個笫一體部分B1的頂表面以 及一個第二體部分B2的側(cè)表面S3和S4。沿圖88的線89-89截取的截面 視圖與圖14相似。然而，與圖14不同地，在根據(jù)第九實施例的圖88中示 出的截面視圖中加入了源極線接觸SLC、位線BL以及位線接觸BLC。沿 圖88的線90-卯截取的截面視圖與圖13相似。然而，與圖13不同地，在 才艮據(jù)第九實施例的圖87中示出的截面中略去了源極線接觸SLC、位線BL 以及位線接觸BLC。在第九實施例中，每一個第二體部分B2具有沿列方 向取向的兩個側(cè)表面SFB1和SFB2，并且側(cè)表面SFB1和SFB2不與源極 S或漏極D形成pn結(jié)。因此，根據(jù)第九實施例的FBC存儲器裝置可以獲 得與根據(jù)第三實施例的FBC存儲器裝置相似的優(yōu)點。 (第十實施例)
在才艮據(jù)本發(fā)明的第十實施例的驅(qū)動FBC存儲器裝置的方法中，與第二 實施例相似地，在第二循環(huán)中從連接到選擇的字線WLO的存儲器基元 MCOO和MCIO當(dāng)中的選擇的存儲器基元MCOO提取空穴。然而，根據(jù)第 十實施例的未選擇的位線BL1的電位與第二實施例不同。根據(jù)第十實施 例，在第二循環(huán)中，選擇的字線WLO的電位是以源極線電位為基準(zhǔn)被偏 置為與存儲器基元MC中積累的多數(shù)載流子的極性相同的極性的電位。在 第二循環(huán)中，選擇的位線BLO的電位和未選擇的位線BL1的電位是以第 二循環(huán)中的源極線電位為基準(zhǔn)被偏置到與存儲器基元MC中積累的多數(shù)載 流子的極性相反的極性的電位。未選擇的位線BL1的電位的絕對值大于選 擇的位線BLO的電位的絕對值。更具體而言，將高于源極線電位VSL的 第四電位VWLH(例如，1.4V)施加到選擇的字線WLO。將低于源極線 電位VSL的第三電壓VBLL (例如，-0.9V)施加到選擇的位線BLO。通 過這樣設(shè)置，正向偏置被施加到選擇的存儲器基元MCOO的漏極D與體B 之間的pn結(jié)，以從選擇的存儲器基元MCOO的體B中消除空穴。將低于 源極線電位VSL的第五電壓VBL2 (例如，-0.2V)施加到未選擇的位線 BL1。由此將弱的正向偏置施加到未選擇的存儲器基元MCIO的源極S與 體B之間的pn結(jié)。從而從未選擇的存儲器基元MC10消除少量的空穴。圖89是示出根據(jù)第十實施例的在第一循環(huán)寫入時間Twl與在數(shù)據(jù)讀 取操作期間的漏極電流差之間的關(guān)系的圖。模擬結(jié)構(gòu)與圖17中使用的相 同。施加到存儲器基元MC的各電極的電位與圖15示出的情況幾乎相同。 圖89示出了在"1"基元的位線電位(第五電位)VBL2從0V改變?yōu)?0.1V 以及改變?yōu)?0.2V時的模擬結(jié)果。如果位線電位(第五電位)VBL2從0V 降低到-0.1V和降低到-0.2V，漏極電流差對第一循環(huán)寫入時間Twl的依賴 性降低。在第十實施例中，雖然在第二循環(huán)中'T，基元的空穴數(shù)目減少， 通過第二循環(huán)中的反饋操作減小了由第一循環(huán)寫入時間TW1導(dǎo)致的信號 差的波動。因此，"0"基元當(dāng)中的閣值電壓較低的"0"基元與"1"基元 當(dāng)中的閾值電壓較高的'T，基元之間的閾值電壓差較大，因此改善了成品 率。
此外，如圖89所示，如果VBL2為0伏特(VBL2=0V )，關(guān)于由第 一循環(huán)寫入時間Twl所導(dǎo)致的信號差的波動，包括第二體部分B2的結(jié)構(gòu) (第三實施例)要小于常規(guī)結(jié)構(gòu)。如果第一循環(huán)寫入時間Twl短至5ns， 根據(jù)第三實施例的信號差大于常規(guī)結(jié)構(gòu)的信號差。即使為了抑制位線"0" 干擾(即，完全保持"1"基元中的空穴)而將第二循環(huán)中的選擇的位線 BLO的電位VBLL設(shè)定為比常規(guī)結(jié)構(gòu)更接近源極電位VSL，也可以使"0" 基元與'T，基元之間的閾值電壓差保持為大于常規(guī)技術(shù)的情況。因此，包 括第二體部分B2的結(jié)構(gòu)可有助于抑制位線"0"干擾(保持在'T，基元 中積累的空穴的保持時間增加)。 (第十一實施例)
第十一實施例與第一實施例的區(qū)別在于數(shù)據(jù)保持狀態(tài)時的電壓。圖90 是示出了根據(jù)本發(fā)明的第十一實施例的FBC存儲器裝置所進(jìn)行的操作的 時序圖。在數(shù)據(jù)寫入操作期間的電壓與第一實施例的相同。
假設(shè)，在數(shù)據(jù)保持狀態(tài)時的所有位線BL的電位和所有源極線SL的 電位為第二電位。還假設(shè)，在數(shù)據(jù)保持狀態(tài)時的所有字線WL的電位為笫 七電位。此外，假設(shè)，在數(shù)據(jù)讀取操作、數(shù)據(jù)寫入操作和數(shù)據(jù)保持時間共 同的板電位為第八電位。第六電位VBLL (例如，-0.9V)為以源極電位
52VSL (0V)為基準(zhǔn)具有與空穴的極性相反的極性的電位。作為第七電位的 字線電位VWLP (例如，-2.2V)為以第六電位為基準(zhǔn)具有與空穴的極性 相反的極性的電位。作為第八電位的板線電位VPL (例如，-2.4V)為以 笫六電位為基準(zhǔn)具有與空穴的極性相反的極性的電位。
如果在數(shù)據(jù)保持狀態(tài)時每一個存儲器基元MC的漏極D與柵極G之 間的電壓差VDG以及源極S與柵極G之間的電壓差VSG是大的，那么 在體B與柵極G之間的界面附近的電場是高的。如果在數(shù)據(jù)保持狀態(tài)時漏 極D與板P之間的電壓差VDP是大的，那么在體B與板P之間的界面附 近的電場是高的。在體B與柵極G之間的界面上的高電場和在體B與板P 之間的界面上的高電場會引起GIDL。
同時，在第十一實施例中，將數(shù)據(jù)保持狀態(tài)時源極線和位線電位VBLL
(0V)。如果在數(shù)據(jù)保持狀態(tài)時將源極電壓和漏極電壓設(shè)定為-0.9V，電 壓差VDG和VSG的絕對值為1.3V，并且電壓差VDP和VSP的絕對值為 1.5V。因此，根據(jù)第十一實施例的在體B與柵極G之間的界面和體B與 板P之間的界面上的電場低于才艮據(jù)第一實施例的情況。結(jié)果，數(shù)據(jù)保持狀 態(tài)時的GIDL降低，由此增加了 "0"基元的數(shù)據(jù)保持時間。
為了向一個存儲器基元MC寫入數(shù)據(jù)"l"，需要將板電壓VPL( -2.4V ) 與源極電壓或漏極電壓之間的差設(shè)定到一定的程度。出于該原因，如果源 極電壓為-0.9V，便可能不能充分進(jìn)行寫入數(shù)據(jù)'T'的操作。因此，在數(shù) 據(jù)寫入操作期間優(yōu)選將源極電位設(shè)定到0V。從而可以在面對板電極(支撐 襯底IO)的體B的底表面(第二表面)中積累空穴。同樣，在數(shù)據(jù)讀取操 作期間，如果在體B的底表面中積累空穴，便可以增加數(shù)據(jù)"0"與數(shù)據(jù) "r之間的漏極電流差。因此，在數(shù)據(jù)寫入操作和數(shù)據(jù)讀取操作期間，將 選擇的源極線SL的電位設(shè)定為VSL (OV)。具體地，如果FBC存儲器 基元為FD-FBC，則在數(shù)據(jù)寫入操作和數(shù)據(jù)讀取操作期間將相對于源極電 壓的深負(fù)電位施加到板是重要的。
此外，當(dāng)將字線電位設(shè)定為OV來保持?jǐn)?shù)據(jù)時，柵極電極G與體B之間的界面變?yōu)楹谋M狀態(tài)。如果界面是耗盡的，會顯著增加由界面態(tài)導(dǎo)致的 泄漏電流。因此，與板電位相似地，優(yōu)選將字線電位設(shè)定為以源極電位和 漏極電位為基準(zhǔn)的負(fù)電位。通過這樣設(shè)定，可以在將界面設(shè)定為積累狀態(tài) 的同時保持?jǐn)?shù)據(jù)。
參考圖卯，在執(zhí)行笫二循環(huán)之后的從約36ns到約38ns的時期和從約 72ns到約74ns的時期中，字線驅(qū)動器WLD將選擇的字線WL0的電位降 低到作為數(shù)據(jù)保持狀態(tài)時的電位的字線電位VWLP(-2.2V)。在從約38ns 到約40ns的時期和從約74ns到約76ns的時期中，每一個讀出放大器S/A 和源極線驅(qū)動器SLD將位線電位和源極線電位分別降低到作為數(shù)據(jù)保持 狀態(tài)期間的電位的電位VBLL (-0.9V)。此時，作為第六電位的位線電位 和源極線電位幾乎等于"1"基元的體電位。
在第一實施例中，在數(shù)據(jù)保持狀態(tài)時，位線電位和源極線電位保持 VSL (0V)。相反地，在第十一實施例中，在數(shù)據(jù)保持狀態(tài)時，位線電位 和源極線電位被降低到電位VBLL (-0,9V)。在約75ns時，在數(shù)據(jù)保持 狀態(tài)下的"0"基元的SOI層中的最大電場為0，78MV/cm。另一方面，如 果將位線電位和源極線電位保持為VSL (0V) ， "0"基元的最大電場為 1.98MV/cra。以該方式，通過使源極線驅(qū)動器SLD在從數(shù)據(jù)寫入操作向數(shù) 據(jù)保持狀態(tài)的過渡期間將源極電位的極性改變?yōu)橄喾吹臉O性，"0"基元的
最大電場是低的，并且數(shù)據(jù)保持時間較長。 (第十二實施例) 、
圖91是根據(jù)本發(fā)明的第十二實施例的FBC存儲器裝置的鳥瞰圖。在 第十二實施例中，將SOI層30形成為鰭片形狀。此外，每一個柵極電極 G具有沿垂直于行方向的方向的倒T形截面。
圖92為沿SOI層30的上表面的平面視圖。圖93為沿SOI層30的底 表面的平面視圖。根據(jù)第十二實施例的寫入設(shè)置與圖11的設(shè)置相似。圖 94到98分別為沿圖92的線94-94、 95-95、 96-96、 97-97和98-98截取的 截面視圖。
從圖92可以了解，源極S、漏極D和第一體部分B1形成在SOI層30上。每一個柵極電極G的沿列方向的寬度WG1幾乎等于每一個第一體 部分B1的沿列方向的寬度WB1。板PL的沿列方向的寬度WPL小于每 一個柵極電極G的沿列方向的寬度WG1。因此，板電位對每一個存儲器 基元MC的體B與漏極D之間的結(jié)和體B與源極S之間的結(jié)(圖92中由 XI表示的部分)的影響是小的。即，即使將高負(fù)電位施加到板PL以在'T， 基元中充分積累空穴，也可以將結(jié)XI上的電場設(shè)定為低的。因此，可以 降低數(shù)據(jù)保持狀態(tài)時的"0"基元中的GIDL并增加數(shù)據(jù)保持時間。
如圖93所示，在整個SOI層30上形成第二體部分B2，而源極層S 和漏極層D不出現(xiàn)在SOI層30上。 一個柵極電極G的沿列方向的寬度 WG2與一個第二體部分B2的沿列方向的寬度WB2相同。板PL的沿列 方向的寬度與SOI層30的頂表面的寬度WPL相同。該結(jié)構(gòu)使體B與字 線WL之間的容性耦合大于體B與板PL之間的容性耦合。
如圖94所示，在沿一條字線WL的截面中，SOI層30的整個第一側(cè) 表面(第一表面)SF1面對柵極電極G。板PL的頂表面位于比SOI層30 的頂表面TFB高的位置處。因此，SOI層30的整個第二側(cè)表面(第二表 面)SF2面對板PL。因此，可以增加在體B中積累的空穴的數(shù)目。
如圖95和96所示，每一個源極S的底表面BFS和每一個漏極的底表 面BFD沒有到達(dá)SOI層30的底表面BFB。將體B的從源極S的底表面 BFS和漏極D的底表面BFD向下延伸的部分限定為第二體部分B2。第二 體部分B2具有沿列方向取向的兩個側(cè)表面SFB1和SFB2，并且兩個側(cè)表 面SFB1和SFB2不與源極S或漏極D形成pn結(jié)。第二體部分B2的上部 沿垂直方向鄰接源極S和漏極D。第二體部分B2 ,皮連接到插入在源極S 與漏極D之間的第 一體部分Bl 。
體B的頂表面TFB相對于漏極D的底表面BFD的高度Ws對應(yīng)于溝 道寬度。通過將第二體部分B2的相對于體B的底表面BFB的高度W3設(shè) 定為大的，可以將比率Cb (WL) /Cb (總)設(shè)定為高。笫十二實施例可 以呈現(xiàn)出與第七實施例中所述的相同的優(yōu)點。
如圖97所示，在垂直于行方向的截面中， 一條字線WL的寬度為
55WGT,面對第一體部分B1的每一個柵極電極G的寬度為WG1(>WGT)， 并且面對第二體部分B2的柵極電極G的寬度為WG2 (>WG1)。通過根 據(jù)第十一實施例的結(jié)構(gòu)，可以減小基元尺寸，同時確保一條字線WL與一 個位線接觸BLC之間的距離、 一條字線WL與一個源極線接觸SLC之間 的距離、以及柵極長度(第一體部分B1的沿列方向的寬度)。如圖98所 示， 一條字線WL的沿列方向的寬度WGT等于板PL的沿列方向的寬度 WPL。
將描述制造+艮據(jù)第十二實施例的FBC存儲器裝置的方法。首先，通過 與第七實施例相似的步驟獲得圖'76所示的結(jié)構(gòu)。在該狀態(tài)下，通過濕法蝕 刻去除氧化珪膜93。在沉積N多晶硅94之后，回蝕刻N多晶硅94，以使 N多晶硅94的頂表面比SOI層30的頂表面高出例如20nm。此后，與第 七實施例相似地，執(zhí)行在溝槽92中的多晶硅94上填充STI材料的步驟、 通過CMP平坦化STI材料的步驟、使用熱磷酸溶液去除SiN掩模34的步 驟、去除氧化硅膜32的步驟、形成SiN間隔物95的步驟、以及形成溝槽 96的步驟。圖99示出了在該階段的截面視圖。
如圖100所示，形成柵極介電膜GI。依次沉積N多晶硅44、 SiN帽 46、氧化硅膜(Si02)層97以及非晶硅層98。圖101為對應(yīng)于圖97的截 面視圖。如圖101所示，構(gòu)圖多晶硅層98。此時，沿用于形成位線接觸 BLC和源極線接觸SLC的形成區(qū)域形成了均具有寬度F的間隔。在非晶 硅層98的側(cè)壁上形成非晶硅間隔物99。結(jié)果，形成了均具有0.5F的寬度 的間隔。
圖102為在圖101所示的截面視圖之后的截面視圖。如圖102所示， 使用非晶硅層98和非晶硅間隔物99作為掩模，各向異性蝕刻氧化硅層97 和SiN帽46。通過使用熱磷酸溶液燭刻SiN帽46,形成均具有寬度WG1 的SiN帽46。寬度WG1對應(yīng)于每一個第一體部分B1的沿列方向的寬度。
圖103A到103C為在圖102所示的截面視圖之后的且分別對應(yīng)于圖 96到98的截面^見圖。如圖103A到103C所示，4吏用氧化硅膜層97作為 掩模，各向異性蝕刻板PL、柵極電極G以及SOI層30。因此，通過溝槽Tr隔離沿列方向鄰近的存儲器基元MC。每一個柵極電極G具有沿列方 向的寬度WG2。
圖104A到104C分別為在圖103A到103C之后的截面視圖。如圖104A 到104C所示；用氧化物膜100填充溝槽Tr。此時，將氧化物膜100的頂 表面的高度設(shè)定為幾乎等于SiN間隔物95的頂表面的高度。使用SiN帽 46作為掩模，各向異性蝕刻柵極電極G。結(jié)果，形成倒T形的柵極電極G。 每一個倒T形的柵極電極G的上部具有沿列方向的寬度WG1,并且其下 部具有沿列方向的寬度WG2。接下來，傾斜注入N雜質(zhì)離子，由此在SOI 層的每一個源極或漏極區(qū)域中形成擴(kuò)展層。在該階段，SOI層30的其他側(cè) 表面未^il PL覆蓋。
圖105A到105C分別為在圖104A到104C之后的截面視圖。如圖105B 所示，在部件隔離區(qū)域中填充氧化物膜101。此時，氧化物膜101形成為 覆蓋柵極電極G的下部，即，面對第二體部分B2的部分。使用SiN帽46 作為掩模，各向異性蝕刻N多晶硅。
圖106A到106C分別為接續(xù)圖105A到105C的截面視圖。如圖106C 所示，通過各向同性蝕刻N多晶硅94，將板PL的寬度設(shè)定為WPL。同 時，各向同性蝕刻柵極電極材料44，從而將每一條字線WL的寬度設(shè)定為 WGT。此時，每一個柵極電極G的下部的寬度保持WG2。在去除SiN帽 46和SiN間隔物95之后，執(zhí)行根據(jù)第三實施例的示于圖25的步驟及其之 后的步驟，由此完成根據(jù)第十二實施例的FBC存儲器裝置。 (第十三實施例)
根據(jù)本發(fā)明的第十三實施例的FBC存儲器裝置被構(gòu)造為適于自主刷 新操作，該操作是電荷泵浦操作和碰撞電離操作的組合。在自主刷新操作 中，連接到多個列和多個行的許多存儲器基元MC可以被集體刷新而不需 使用讀出放大器S/A識別在每一個存儲器基元MC中存儲的數(shù)據(jù)。這可降 低FBC存儲器裝置的功率消耗。
在自主刷新操作中的電荷泵浦過程(操作)中，如果開啟連接到存儲 器基元MC的字線WL，通過存在于每一個存儲器基元MC的柵極介電膜GI與體B之間的界面上的界面態(tài)來俘l良型層中的部分電子。如果字線 WL返回到關(guān)閉狀態(tài)，在體B中積累的空穴與俘獲的電子復(fù)合而消失，由 此電荷泵浦電流流動。通過與界面態(tài)的數(shù)目成比例的電荷泵浦電流來減少 在"0"基元和'T，基元中積累的空穴的數(shù)目。設(shè)定界面態(tài)的數(shù)目，以使 其大于在執(zhí)行電荷泵浦操作之前通過反向pn結(jié)泄漏電流或帶至帶隧穿泄 漏電流而增加的空穴的數(shù)目。
在自主刷新操作中的碰撞電離過程(操作)中，在每一個存儲器基元 MC的源極S與漏極D之間提供大的電位差，由此形成在源極S或漏極D 附近的高電場區(qū)域。將在"0"基元的閾值電壓與"1"基元的閾值電壓之 間的中間電壓施加到連接到存儲器基元MC的字線WL。結(jié)果，根據(jù)"0" 基元和'T，基元中的空穴數(shù)目(或體電位)而產(chǎn)生漏極電流差，并且"0" 基元和"1"基元的碰撞電離電流不同。通過碰撞電離，將比由電荷泵浦操 作所損失的空穴更多的空穴供給到"1"基元。然而，因為在"0"基元中 不發(fā)生碰撞電離，因而沒有空穴被供給到"0"基元。
在柵極介電膜GI與體B之間的界面(柵極電極G在其上面對體B) 上，根據(jù)第十三實施例的每一個存儲器基元MC平均具有15種界面態(tài)。 根據(jù)第十三實施例的結(jié)構(gòu)與圖91到98示出的結(jié)構(gòu)基本相似。使用氮化物 膜或者氧化物膜和氮化物膜的復(fù)合膜作為柵極介電膜GI。界面態(tài)的面密度 為約lxl0力cm2。在每一個'T，基元中積累的空穴的數(shù)目被設(shè)定為充分大 于界面態(tài)的平均數(shù)目，例如，被設(shè)定為平均200個。這是因為，如果電荷 泵浦操作極大地減小了在每一個'T，基元中積累的空穴的數(shù)目，便不能區(qū) 分"1"基元與"0"基元。如上面已經(jīng)描述的，需要將界面態(tài)的平均數(shù)目 設(shè)定為充分地大于由數(shù)據(jù)保持狀態(tài)時的泄漏電流所增加的空穴的數(shù)目。根 據(jù)第十三實施例，可以增加在每一個'T，基元中積累的空穴的數(shù)目和在面 對柵極電極G的界面上的界面態(tài)的數(shù)目，而無需使基元尺寸更大。 (第十三實施例的變型例)
圖107到109為才艮據(jù)本發(fā)明的第十三實施例的變型例的FBC存儲器裝 置的截面視圖。圖107到109分別對應(yīng)于圖94到96。在每一個第一體部
58分Bl的表面上和每一個第二體部分B2的上部B2U的表面上形成柵極介 電膜GI。在第二體部分B2的下部B2L的表面上形成第二柵極介電膜GI2。 在柵極介電膜GI與體B之間的界面IF1和IF2U上的界面態(tài)的面密度低 于在第二柵極介電膜GI2與體B之間的界面IF2L上的界面態(tài)的面密度。 雖然界面態(tài)可以使自主刷新操作成為可能，但界面態(tài)會造成溝道中的栽流 子遷移率的劣化和在數(shù)據(jù)讀取操作期間的漏極電流差的減小。因此，在第 十三實施例的變型例中，漏極電流主要在其中流動的第一體部分Bl的界 面態(tài)的面密度被設(shè)定為相對較低，而漏極電流不在其中流動的第二體部分 B2的界面態(tài)的面密度被設(shè)定為相對較高。因為漏極電流還流動到第二體部 分B2的上部B2U，因此優(yōu)選將上部B2U的界面態(tài)的面密度i殳定為低的。
為了相對地增加第二體部分B2的下部B2L的界面態(tài)，使用氧化物膜 作為第一柵極介電膜GI,并且使用氮化物膜或者氧化物膜和氮化物膜的復(fù) 合膜作為第二柵極介電膜GI2?？商娲兀谝惑w部分B1和第二體部分 B2的上部B2U由珪制成，并且第二體部分B2的下部B2L由珪鍺SiGe制 成。例如，將氧化物膜形成為在第一體部分B1上和在第二體部分B2的上 部B2U的表面上的共同的柵極介電膜GI。
將描述制造根據(jù)第十三實施例的變型例的被配置為如圖107到109所 示的FBC存儲器裝置的方法。通過執(zhí)行與才艮據(jù)第十二實施例的步驟相似的 步驟，獲得圖99示出的結(jié)構(gòu)。圖110和111是對應(yīng)于圖109的截面視圖。 如圖110所示，沉積作為氧化物膜和氮化物膜的復(fù)合膜的第二柵極介電膜 GI2。在沉積N多晶珪44之后，回蝕刻N多晶硅44。通過蝕刻去除第二 柵極介電膜GI2的上部。如圖111所示，在通過熱氧化形成柵極介電膜 GI之后，在SOI層30的側(cè)壁上形成N多晶硅44。在去除位于溝槽96的 中心部分中的柵極介電膜GI之后，再次沉積N多晶珪。此后，執(zhí)行參考
圖100到106描述的步驟。 (第十四實施例)
本發(fā)明的第十四實施例與所有前述實施例的區(qū)別在于漏極電流沿垂 直方向流動。因為可以使用體襯底制造根據(jù)第十四實施例的FBC存儲器裝
59置，因此制造成本降低。
圖112為示出了根據(jù)第十四實施例的存儲器基元MC的布線設(shè)置的示 意圖。圖113為體B的平面視圖。如圖112所示，與上述實施例不同地， 不需要設(shè)置源極線SL。如圖113所示，通過沿列方向的0,5F寬度的絕緣 膜IOO而使鄰近的體B隔離。設(shè)置每一個柵極電極G的位置，以便從頂部 觀察時柵極電極G與體B精確重疊并對準(zhǔn)。鄰近的柵極電極G彼此間隔 0.5F的寬度。如稍后所描述的，在同一各向異性蝕刻步驟中形成體B的隔 離區(qū)域和柵極G的隔離區(qū)域。沿柵極電極的擴(kuò)展方向取向的體B的側(cè)表面 面對柵極電極G。如圖52和圖93所示，第六實施例和第十二實施例具有 與上述結(jié)構(gòu)相似的結(jié)構(gòu)。通過形成該結(jié)構(gòu)，即使基元尺寸是小的，也可以 有效地增大其中一個體B面對一個柵極電極G的面積。
圖114到118分別為沿圖113的線114-114、115-115、116-116、117-117 和118-118截取的截面^L圖。參考圖114,與第七和第八實施例相似地， 在沿一條字線WL的截面中，第二體部分B2從第一體部分B1向上延伸。 柵極電極G面對第一體部分Bl的沿字線方向取向的第一側(cè)表面。板PL 面對第一體部分B1的沿字線方向取向的第二側(cè)表面。柵極電極G面對第 二體部分B2的沿字線方向取向的兩個側(cè)表面。參考圖116，第一體部分 Bl為在源極S與漏極D之間插入的區(qū)域。第二體部分的下部B2L為連接 到第一體部分B1的頂表面并從漏極的底表面BFD的高度延伸的區(qū)域。第 二體部分的下部B2L被插入在兩個漏極D之間。通過以漏極的底表面BFD 為基準(zhǔn)增加第二體部分的下部B2L的頂表面的高度W3L,雖然增大了體 與漏極之間的pn結(jié)的面積，但卻可以增大比率Cb (WL)/Cb (總)。第 二體部分的上部B2U為從漏極的頂表面TFD的高度向上延伸并連接到第 二體部分的上部B2U的頂表面的區(qū)域。第二體部分的上部B2U具有沿列 方向的兩個側(cè)表面SFB1和SFB2，并且兩個側(cè)表面SFB1和SFB2不與源 極S或漏極D形成pn結(jié)。通過以漏極的頂表面TFD為基準(zhǔn)增加第二體部 分的上部B2U的頂表面的高度W3U，可以與第七和第八實施例相似地增 大比率Cb ( WL ) /Cb (總)。可以略去第二體部分的上部B2U的形成。如圖115到116所示，在襯底10上形成公共源極。在半導(dǎo)體層的上部 中形成漏極D。即，形成漏極D，以便從源極S到漏極D的方向為與襯底 10的表面垂直的方向。源極S與漏極D之間的電流沿襯底10的表面的縱 向方向流動。
在溝道形成在半導(dǎo)體層的上表面上的類型的平面存儲器基元的情況 下，基元尺寸越小，則柵極長度越小。在溝道形成在半導(dǎo)體層的側(cè)表面上 且源極S與漏極D之間的電流水平流動的類型的鰭片存儲器基元的情況 下，基元尺寸越小，則柵極長度越小。如果柵極長度減小，則積累空穴的 區(qū)域減小，因而信號差減小。
在該方面，在第十四實施例中，即佳羞元尺寸減小，也可以保持源極 S與漏極D之間的距離。因此，可以防止因柵極長度的減小而減小信號差。
如圖114、 115以及118所示，板PL被掩埋在部件隔離區(qū)域中，并與 字線WL和襯底(N阱)電隔離。板PL延伸到基元陣列的外部，并且電 壓被施加到在基元陣列外部的板PL。
如圖115所示，漏極D與體B之間的結(jié)X2位于高于板PL的頂表面 的位置。即，結(jié)X2不面對板PL。常規(guī)的垂直FBC具有的問題為，在數(shù) 據(jù)保持狀態(tài)時，施加到板PL的高負(fù)電壓會增加結(jié)X2上的電場，并且泄漏 電流增加。根據(jù)第十四實施例，即使將高負(fù)電壓施加到板PL并且在每一 個存儲器基元MC的體B中積累了空穴，在數(shù)據(jù)保持狀態(tài)時，板電壓對結(jié) X2的電場的影響也是小的，并且泄漏電流的量是小的。此外，因為在板 PL與結(jié)X3之間形成比背柵極介電膜BGI厚的絕緣膜102,因此板電壓對 該結(jié)的影響也是小的。因此，根據(jù)第十四實施例的FBC存儲器裝置的每一 個存儲器基元MC具有長的數(shù)據(jù)保持時間。
柵極介電膜GI與第一體部分Bl之間的界面IF1以及柵極介電膜GI 與第二體部分B2的下部B2L之間的界面IF2L的界面態(tài)面密度低于柵極 介電膜GI與第二體部分B2的上部B2U之間的界面的界面態(tài)面密度。為 了相對地增加第二體部分B2的上部B2U的界面態(tài)，由珪鍺SiGe制造第 二體部分B2的上部B2U。如果將珪鍺SiGe用于第二體部分B2的上部B2U，便可以進(jìn)行自主刷新操作，同時抑制漏極電流所流經(jīng)的溝道中的栽 流子遷移率的劣化。此外，因為硅鍺層形成為遠(yuǎn)離pn結(jié)，因此在數(shù)據(jù)保 持狀態(tài)時結(jié)泄漏電流的量是小的。
將描述制造根據(jù)第十四實施例的FBC存儲器裝置的方法。圖119到 122是對應(yīng)于圖114的截面視圖。首先，如圖119所示，在襯底10上沉積 由氧化物膜32和SiN掩模34形成的掩模材料，并各向異性蝕刻板形成區(qū) 域中的掩模材料和硅層10以形成溝槽92。在每一個溝槽92的下部中掩埋 HDP 101。
如圖120所示，通過熱氧化在硅層10的一個表面(第一側(cè)表面)上形 成背柵極介電膜BGI。沉積N多晶硅94，該N多晶硅94如此薄，以致不 能用該N多晶硅94填充溝槽92，然后對該N多晶硅94進(jìn)行各向異性蝕 刻。各向異性蝕刻HDP102。
與第七實施例相似地，執(zhí)行沉積N多晶硅94以填充溝槽94的步驟、 回蝕刻N多晶硅94以使N多晶硅94的頂表面的高度低于硅層10的頂表 面的高度的步驟、在溝槽92中的N多晶硅94上填充STI材料的步驟、通 過CMP平坦化STI材料的步驟、使用熱磷酸溶液去除SiN掩模34的步驟、 以及去除氧化硅膜32的步驟。接下來，如圖21所示，通過選擇性外延生 長在硅層10上沉積珪鍺層SiGe。
如圖122所示，形成SiN間隔物95。使用SiN間隔物95和STI材料 作為掩模，各向異性蝕刻硅層IO，由此形成溝槽96。通過傾斜離子注入， 將P雜質(zhì)離子注入到體B中。此外，通過垂直離子注入，將N雜質(zhì)離子注 入到襯底10中。由此形成N阱和源極S。
與第十三實施例相似地，執(zhí)行形成柵極介電膜GI的步驟、沉積N多 晶硅44、 SiN帽46以及氧化硅膜(Si02)層97的步驟、形成非晶硅層98 和非晶硅間隔物99的步驟、以及使用非晶硅層98和非晶硅間隔物99形成 具有寬度WGT的SiN帽46的步驟。圖123A到123C分別為對應(yīng)于圖116 到118的截面視圖，并示出了制造步驟。如圖123A到123C所示，使用氧 化硅膜層97作為掩模，蝕刻柵極電極G和硅層10。通過溝槽Tr隔離沿列方向鄰近的存儲器基元。每一個柵極電極G具有沿列方向的寬度WBG。 圖124A到124C分別為在圖123A到123C之后的截面視圖。如圖124A 到124C所示，沉積HDP 100，然后對其回蝕刻，由此用HDP 100填充溝 槽Tr。通過等離子體摻雜，將N雜質(zhì)引入到硅層IO中，由此形成漏極D。 圖125A到125C分別為在圖124A到124C之后的截面視圖。如圖125A 到125C所示，使用SiN掩模46作為掩模，蝕刻N多晶硅144、柵極介電 膜GI、以及硅鍺層SiGe,并蝕刻掉部分的半導(dǎo)體層10。結(jié)果，以與柵極 電極G的上部自對準(zhǔn)的方式形成第二體部分B2。此時，如果將每一個第 二體部分B2連接到每一個第一體部分Bl的連接部分R的角為直角，那 么在數(shù)據(jù)保持狀態(tài)時連接部分中的電場可能是高的。因此，優(yōu)選將在第二 體部分B2與第一體部分Bl之間的連接部分R形成為鈍角或?qū)ζ溥M(jìn)行倒 角。此外，如圖125B所示，同時形成倒T形的柵極電極G。每一個柵極 電極G的上部的沿列方向的寬度為WGT，并且其下部的沿列方向的寬度 為WGB ( >WGT )。
此后，與第十三實施例相似地，形成SiN間隔物42,并在柵極電極G、 源極S以及漏極D上形成珪化物41。此外，在沉積層間介電膜ILD之后， 形成源極線接觸SLC、位線接觸BLC、源極線SL和位線BL。結(jié)果，完 成根據(jù)第十四實施例的FBC存儲器裝置。 (第十五實施例)
根據(jù)本發(fā)明的第十五實施例的FBC存儲器裝置與根據(jù)第十四實施例 的FBC存儲器裝置的區(qū)別在于， 一個位線接觸BLC對應(yīng)于兩個鄰近的存 儲器基元MC。圖126為示出了根據(jù)第十五實施例的存儲器基元MC的布 線配置的示意圖。圖127為體B的平面視圖。如圖126所示， 一個位線接 觸BLC對應(yīng)于兩個鄰近的字線WL。每一條字線WL的沿列方向的寬度 WGT小于F。這是因為寬度WGT由側(cè)壁間隔物的厚度限定，如稍后將要 描述的。因此，可以容易地減小根據(jù)第十五實施例的FBC存儲器裝置的每 一個存儲器基元MC的基元尺寸。
圖128、 129和130分別為沿圖127的線128-128、 129-129和130-130
63截取的截面視圖。如圖129所示，每一個柵極電極G為L形，柵極電極G 的上部的沿列方向的寬度為WGT，并且其下部的沿列方向的寬度為 WGB。根據(jù)第十五實施例的FBC存儲器裝置的存儲器基元MC呈現(xiàn)出與 根據(jù)第十四實施例的FBC存儲器裝置的存儲器基元MC相同的優(yōu)點。
將描述制造4艮據(jù)第十五實施例的FBC存儲器裝置的方法。參考圖125， 通過在第十四實施例中描述的步驟形成倒T形的柵極電極G。圖131A到 131C分別為對應(yīng)于圖128、 129以及130的截面視圖。在該階段，將一個 倒T形的柵極電極G形成為被兩個存儲器基元MC所共同。
圖132A到132C分別為接續(xù)圖131A到131C的截面視圖。如圖132A 到132C所示，沉積HDP 101并通過CMP對其平坦化，由此用HDP 101 填充溝槽Tr。通過熱磷酸溶液去除SiN掩才莫46。沉積SiN103，然后對其 進(jìn);f于各向異性蝕刻，由此在HDP 101的側(cè)壁上形成SiN帽103。 SiN帽103 的厚度限定一條字線WL的寬度WGT。因此，每一條字線WL的寬度都 小于光刻形成的抗蝕劑的最小尺寸。使用SiN帽103和HDP101作為掩模， 各向異性蝕刻掉部分的N多晶硅44。
如圖133A到133C所示，使用SiN帽103和HDP 101作為掩才莫，同 時各向異性蝕刻SiN間隔物95、硅層IO、以及N多晶硅44。結(jié)果，如圖 133B所示，柵極電極G被隔離為對應(yīng)于存儲器基元MC。如圖133A所示， P體B被隔離圍對應(yīng)于存儲器基元MC。
此后，與第十三實施例相似地，形成SiN間隔物42，并在柵極電極G、 源極S以及漏極D上形成珪化物41。此外，在沉積層間介電膜ILD之后， 形成源極線接觸SLC、位線接觸BLC、源極線SL以及位線BL。結(jié)果， 完成根據(jù)第十五實施例的FBC存儲器裝置。 (第十五實施例的變型例)
圖134和135為示出了才艮據(jù)第十五實施例的變型例的FBC存儲器裝置 的配置的截面視圖。在第十五實施例的該變型例中，沒有i殳置每一個第二 體部分B2的上部B2U，并且僅僅設(shè)置與第二體部分B2的下部B2L對應(yīng) 的部分作為第二體部分B2。與4艮據(jù)第十五實施例的情況相似地配置根據(jù)第十五實施例的該變型例的FBC存儲器裝置的其他構(gòu)成要素。該變型例可以 呈現(xiàn)與第十五實施例的優(yōu)點相同的優(yōu)點。
權(quán)利要求
1.一種驅(qū)動半導(dǎo)體存儲器裝置的方法，所述半導(dǎo)體存儲器裝置包括多個存儲器基元，所述存儲器基元包括源極、漏極以及處于電浮置狀態(tài)的浮體，所述存儲器基元根據(jù)在所述浮體中積累的載流子的數(shù)目來存儲邏輯數(shù)據(jù)；連接到所述漏極的多條位線；與所述位線交叉的多條字線；以及讀出放大器，所述讀出放大器讀取在選擇的存儲器基元中存儲的數(shù)據(jù)，或者所述讀出放大器將數(shù)據(jù)寫入到所述選擇的存儲器基元，所述選擇的存儲器基元連接到所述多條位線當(dāng)中的選擇的位線并連接到所述多條字線當(dāng)中的選擇的字線，所述方法包括在數(shù)據(jù)寫入操作期間執(zhí)行第一循環(huán)，所述第一循環(huán)將第一電位施加到與第一選擇的存儲器基元對應(yīng)的位線且將第二電位施加到所述選擇的字線，以便將第一邏輯數(shù)據(jù)寫入到所述第一選擇的存儲器基元，所述第一邏輯數(shù)據(jù)指示出所述載流子的數(shù)目大；在所述數(shù)據(jù)寫入操作期間執(zhí)行第二循環(huán)，所述第二循環(huán)將第三電位施加到與所述第一選擇的存儲器基元當(dāng)中的由所述位線選擇出的第二選擇的存儲器基元對應(yīng)的位線且將第四電位施加到所述選擇的字線，以便將第二邏輯數(shù)據(jù)寫入到所述第二選擇的存儲器基元，所述第二邏輯數(shù)據(jù)指示出所述載流子的數(shù)目小，其中，在所述第一循環(huán)中，所述第二電位是以所述源極的電位和所述第一電位的電位為基準(zhǔn)而被偏置到與所述載流子的極性相反的極性的電位，以及在所述第二循環(huán)中，所述第四電位是以所述源極的電位和所述第三電位的電位為基準(zhǔn)而被偏置到與所述載流子的極性相同的極性的電位。
2. 根據(jù)權(quán)利要求l的驅(qū)動半導(dǎo)體存儲器裝置的方法，其中 在所述第二循環(huán)中，將第五電位施加到與除了所述第二選擇的存儲器基元之外的所迷第一選擇的存儲器基元對應(yīng)的位線，以及在所述第二循環(huán)中，所迷第三電位是以所述源極的電位為基準(zhǔn)而被偏 置到與所迷載流子的極性相反的極性的電位，并且所述第五電位是比所述第三電位更接近所述源極的電位的電位。
3. 根據(jù)權(quán)利要求l的驅(qū)動半導(dǎo)體存儲器裝置的方法，其中 所述半導(dǎo)體存儲器裝置還包括板，所a被設(shè)置為被所述多個存儲器基元所共用；在數(shù)據(jù)保持狀態(tài)時所述源極的電位、所述位線的電位、所述字線的電位為基準(zhǔn)而被偏置為與所述栽流子的極性相反的極性，以及在所述數(shù)據(jù)保持狀態(tài)時所述源極的電位、所述位線的電位、所述字線 的電位、以及所a的電位當(dāng)中，所ii^的電位是最遠(yuǎn)離在所述數(shù)據(jù)寫入 操作和所述數(shù)據(jù)讀取操作時所述源極的電位的電位，并且所述字線的電位電位。
4. 一種半導(dǎo)體存儲器裝置，包括 支撐襯底；半導(dǎo)體層，其^:置在所述支撐村底上方； 源極層，其設(shè)置在所述半導(dǎo)體層中； 漏極層，其i史置在所述半導(dǎo)體層中；體，其包括第一體部分和第二體部分，所述第一體部分沒置在所述源 極層與所述漏極層之間的所述半導(dǎo)體層中，所述第二體部分從所述第一體 部分沿與所述支撐襯底的表面垂直的方向延伸，所述體處于電浮置狀態(tài)并積累或發(fā)射電荷以存儲邏輯數(shù)據(jù)；柵極介電膜，其設(shè)置在所述第二體部分的側(cè)表面上；以及 柵極電極，其設(shè)置在所述柵極介電膜上。
5. 根據(jù)權(quán)利要求4的半導(dǎo)體存儲器裝置，還包括 背柵極介電膜，其設(shè)置在所述支撐襯底的頂表面與所述半導(dǎo)體層的底表面之間。
6. 根據(jù)權(quán)利要求4的半導(dǎo)體存儲器裝置，還包括 背柵極介電膜，其設(shè)置在所述第一體部分的側(cè)表面上；板，其設(shè)置為面對所述背柵極介電膜。
7. 根據(jù)權(quán)利要求4的半導(dǎo)體存儲器裝置，其中所述第二體部分的所迷側(cè)表面不與所述源極層和所述漏極層形成pn結(jié)。
8. 根據(jù)權(quán)利要求4的半導(dǎo)體存儲器裝置，其中所述第二體部分的兩個側(cè)表面通過所述柵極介電膜而面對所述柵極電 極，這兩個側(cè)表面指向所迷柵極電極的延伸方向。
9. 根據(jù)權(quán)利要求4的半導(dǎo)體存儲器裝置，其中設(shè)置均包括所述源極層、所述漏極層和所述體的多個存儲器基元，沿第一方向設(shè)置的所迷存儲器基元在所述源極層和所述漏極層中被彼 此隔離，所述第一方向為從所述源極層到所述漏極層的方向，所述存儲器基元當(dāng)中的沿所述第一方向彼此鄰近的兩個存儲器基元的 兩個源極層通過第 一接觸而彼此連接，所述第 一接觸#1形成為具有沿所述 第一方向的長軸的橢圓形，以及所迷存儲器基元當(dāng)中的沿所迷第一方向彼此鄰近的兩個存儲器基元的 兩個漏極層通過第二接觸而彼此連接，所述第二接觸被形成為具有沿所迷 第一方向的長軸的橢圓形。
10. 根據(jù)權(quán)利要求6的半導(dǎo)體存儲器裝置，其中 所述柵極電極與所述第二體部分的面對面積大于所a與所述第二體部分的面對面積。
11. 根據(jù)權(quán)利要求6的半導(dǎo)體存儲器裝置，其中 面對所述第一體部分的所述柵極電極的沿從所述源極層到所述漏極層的第一方向的寬度等于所迷第一體部分的沿所述第一方向的寬度， 所述柵極電極的寬度大于所i^敗的沿所述第一方向的寬度。
12. 根據(jù)權(quán)利要求4的半導(dǎo)體存儲器裝置，其中 所述柵極介電膜是氮化物膜或者是包括氧化物膜和所述氮化物膜的復(fù)合膜。
13，根據(jù)權(quán)利要求4的半導(dǎo)體存儲器裝置，其中所述柵極介電膜形成在所述第一體部分的側(cè)表面上和所述第二體部分 的側(cè)表面上，并且在所述第一體部分的所述側(cè)表面與所述柵極介電膜之間 的界面的界面態(tài)密度低于在所述第二體部分的所述側(cè)表面與所述柵極介電 膜之間的界面的界面態(tài)密度。
14. 根據(jù)權(quán)利要求6的半導(dǎo)體存儲器裝置，其中所述漏極層和所述源 極層被連接到所述體的沿與所述半導(dǎo)體襯底的表面垂直的方向延伸的上部 和下部。
15. 根據(jù)權(quán)利要求4的半導(dǎo)體存儲器裝置，其中所述第二體部分的雜 質(zhì)濃度高于所述第 一體部分的雜質(zhì)濃度。
16. —種半導(dǎo)體存儲器裝置，包括 半導(dǎo)體襯底；半導(dǎo)體層，其設(shè)置在所述半導(dǎo)體村底上方； 源極層，其設(shè)置在所述半導(dǎo)體層中； 漏極層，其設(shè)置在所述半導(dǎo)體層中；體，其包括笫一體部分和第二體部分，所述第一體部分設(shè)置在所述源 極層與所述漏極層之間的所述半導(dǎo)體層中，所述第二體部分從所述第一體 部分沿與所述半導(dǎo)體襯底的表面垂直的方向延伸，所述體處于電浮置狀態(tài) 并積累或發(fā)射電荷以存儲邏輯數(shù)據(jù)；柵極介電膜，其設(shè)置在所述體部分的側(cè)表面上；柵極電極，其設(shè)置為面對所迷柵極介電膜；多個存儲器基元，每一個存儲器基元都包括所述源極層、所述漏極層、 以及所述體；多條位線，其沿第一方向延伸；以及多個隔離區(qū)，其設(shè)置在沿所述第一方向彼此鄰近的兩個半導(dǎo)體層之間，其中沿所述第一方向彼此鄰近的兩個隔離區(qū)之間的距離等于所述柵極電極 的沿所述笫一方向的寬度。
17. 根據(jù)權(quán)利要求16的半導(dǎo)體存儲器裝置，還包括背柵極介電膜，其設(shè)置在所述第一體部分的側(cè)表面上； 板，其設(shè)置為面對所述背柵極介電膜。
18.根據(jù)權(quán)利要求16的半導(dǎo)體存儲器裝置， 所述第二體部分從所述第一體部分向下延伸，以及 所述第二體部分的沿所述第一方向的寬度等于所述柵極電極的一部分 的沿所述第一方向的寬度，所述柵極電極的所述一部分面對所述第二體部
19.根據(jù)權(quán)利要求16的半導(dǎo)體存儲器裝置，其中所述漏極層和所述源表面，并且設(shè)置在所述源極層與所述漏極層之間的所述第一體部分的沿所 述第一方向的寬度等于面對所述第一體部分的所述柵極電極的沿所述第一 方向的寬度。
20.根據(jù)權(quán)利要求16的半導(dǎo)體存儲器裝置，其中所述多個存儲器基元 當(dāng)中的沿所述第一方向彼此鄰近的兩個存儲器基元共享與所述兩個存儲器 基元中的每一個的所迷漏極層連接的接觸。
全文摘要
本公開涉及一種具有浮體類型的基元的存儲器的驅(qū)動方法，該驅(qū)動方法包括在寫入操作期間執(zhí)行第一循環(huán)，所述第一循環(huán)將第一電位施加到與第一選擇的基元對應(yīng)的位線且將第二電位施加到選擇的字線以寫入第一數(shù)據(jù)；在所述寫入操作期間執(zhí)行第二循環(huán)，所述第二循環(huán)將第三電位施加到與所述第一選擇的存儲器基元當(dāng)中的第二選擇的基元對應(yīng)的位線且將第四電位施加到所述選擇的字線以寫入第二數(shù)據(jù)，其中，所述第二電位是以所述源極的電位和所述第一電位為基準(zhǔn)而被偏置到與載流子的極性相反的反極性的電位，并且所述第四電位是以所述源極的電位和所述第三電位為基準(zhǔn)而被偏置到與所述載流子的極性相同的極性的電位。
文檔編號G11C11/404GK101689398SQ20088002265
公開日2010年3月31日 申請日期2008年6月25日 優(yōu)先權(quán)日2007年6月29日
發(fā)明者篠智彰 申請人:株式會社東芝