專利名稱：具備內(nèi)部電壓發(fā)生電路的半導體器件的制作方法
技術領域：
本發(fā)明涉及半導體器件，特別是涉及具備內(nèi)部電壓發(fā)生電路的半導體器件。
背景技術：
在通常的DRAM中，將N溝道MOS晶體管用作存儲單元的傳輸門，在使存儲單元激活時，對字線施加的選擇電壓使用正電壓。在該DRAM中，安裝了發(fā)生比接地電壓低的負電壓的負電壓發(fā)生電路，將負電壓用作控制晶體管的襯底效應的襯底偏置電壓。
在該情況下，因襯底具有的大的電容的緣故，抑制了負電壓的電平變動，此外，不需要由負電壓檢測電路和負電荷供給電路構成的負電壓發(fā)生電路的高速響應性。此外，由于即使在安裝多個存儲器的芯片中負電壓發(fā)生電路也不需要高速響應性，故在一個部位中配置了只具有為了在外部電源接通時對襯底充電所必要的能力的負電壓發(fā)生電路。
再有，以上根據(jù)申請人所知道的一般的技術信息說明了關于本發(fā)明的現(xiàn)有技術，但在申請人記憶的范圍內(nèi)，到申請前為止，申請人沒有作為先行技術文獻信息應公開的信息。
但是，在將P溝道MOS晶體管用作存儲單元的傳輸門的DRAM中，在使存儲單元激活時，對字線施加的選擇電壓使用負電壓。在這種DRAM中，由于有必要在寫入工作時對存儲單元寫入接地電平的信號、在讀出工作時從存儲單元取出足夠的振幅的信號電壓，故有必要將字線的選擇電壓設定得充分地低。
在該情況下，由于不具有以前的DRAM那樣的大的襯底電容，此外，與負電壓有關的消耗電流變大，故要求負電壓發(fā)生電路的高速響應性。因而，在對于多個存儲單元安裝了1個負電壓發(fā)生電路的芯片中，產(chǎn)生負電壓的電壓變動量變大這樣的問題。
也可考慮增加流過負電壓發(fā)生電路的負電壓檢測電路的穿透電流(等待電流)來謀求響應性的高速化，但在安裝這種DRAM的電池驅動的便攜式裝置等的領域中，由于要求由工作電壓的低電壓化和低消耗電流化導致的低功耗化，故不能增加等待電流。
此外，在這種DRAM中，在老化測試時對晶體管施加過度的應力，存在電路的故障增加這樣的問題。
此外，在這種DRAM中，在電路工作時電源電壓下降或接地電壓上升，存在工作速度下降這樣的問題。
此外，在這種DRAM中，存在對抗噪聲的能力差這樣的問題。
此外，在具備多個這種DRAM的半導體集成電路裝置中，電源電壓的下降和接地電壓的上升變大，存在電路工作變得不穩(wěn)定這樣的問題。

發(fā)明內(nèi)容
因此，本發(fā)明的主要的目的是提供能進行高速工作且等待電流低的半導體器件。
此外，本發(fā)明的另一目的是提供可防止在老化測試時的過度的應力施加的半導體器件。
此外，本發(fā)明的另一目的是提供工作速度快的半導體器件。
此外，本發(fā)明的又一目的是提供對抗噪聲的能力強的半導體器件。
此外，本發(fā)明的又一目的是提供電源電壓的下降和接地電壓的上升小的半導體器件。
與本發(fā)明有關的半導體器件具備共同連接了的多條負電壓供給線；多個負電壓檢測電路，分別與多條負電壓供給線對應地設置，各自在對應的負電壓供給線的電壓比預先確定了的負電壓高的情況下輸出第1激活信號；多個負電荷供給電路，分別與多條負電壓供給線對應地設置，各自在從對應的負電壓檢測電路輸出了第1激活信號的情況下對于對應的負電壓供給線供給負電荷；多個存儲電路，分別與多條負電壓供給線對應地設置，各自從對應的負電壓供給線接受負電壓，可獨立地進行數(shù)據(jù)的寫入/讀出工作；以及控制電路，在激活模式時使多個負電壓檢測電路中的某第1數(shù)的負電壓檢測電路激活，在等待模式時使比第1數(shù)小的第2數(shù)的負電壓檢測電路激活。因而，可謀求減少等待模式時的消耗電流和激活模式時的工作速度的高速化。
此外，與本發(fā)明有關的另一半導體器件具備多條負電壓供給線；多個負電壓發(fā)生電路，分別與多條負電壓供給線對應地設置，各自在通常工作時被激活，將對應的負電壓供給線維持為預先確定了的負電壓，在老化測試時被非激活；電壓轉換電路，對于多條負電壓供給線共同地設置，在老化測試時對于多條負電壓供給線供給接地電壓；以及多個存儲電路，分別與多條負電壓供給線對應地設置，各自從對應的負電壓供給線接受負電壓或接地電壓。因而，可防止老化測試時的過度的應力施加。
此外，與本發(fā)明有關的另一半導體器件具備生成基準電壓的基準電壓發(fā)生電路；基準電壓布線，接受用基準電壓發(fā)生電路生成了的基準電壓；屏蔽布線，沿基準電壓布線設置；接受電源電壓的電源電壓布線；穩(wěn)定電容器，其一個電極連接到基準電壓布線上，其另一個電極從電源電壓布線接受電源電壓；負電壓發(fā)生電路，由來自電源電壓布線的電源電壓來驅動，從基準電壓布線接受基準電壓，根據(jù)接受了的基準電壓生成負電壓；以及內(nèi)部電路，用來自電源電壓布線的電源電壓和由負電壓發(fā)生電路生成了的負電壓來驅動。因而，由于若電源電壓下降則負電壓也下降，故對內(nèi)部電路施加的電壓不變化，工作速度不變化。
此外，與本發(fā)明有關的另一半導體器件具備生成基準電壓的基準電壓發(fā)生電路；基準電壓布線，接受由基準電壓發(fā)生電路生成了的基準電壓；屏蔽布線，沿基準電壓布線設置；接受接地電壓的接地電壓布線；穩(wěn)定電容器，其一個電極連接到基準電壓布線上，其另一個電極從接地電壓布線接受接地電壓；內(nèi)部電壓發(fā)生電路，由電源電壓和來自接地電壓布線的接地電壓來驅動，從基準電壓布線接受基準電壓，根據(jù)接收了的基準電壓生成內(nèi)部電壓；以及內(nèi)部電路，用由內(nèi)部電壓發(fā)生電路生成了的內(nèi)部電壓和來自接地電壓布線的接地電壓來驅動。因而，由于若接地電壓上升則內(nèi)部電壓也上升，故對內(nèi)部電路施加的電壓不變化，工作速度不變化。
此外，與本發(fā)明有關的另一半導體器件具備生成基準電壓的基準電壓發(fā)生電路；基準電壓布線，接受由基準電壓發(fā)生電路生成了的基準電壓；屏蔽布線，沿基準電壓布線設置，接受接地電壓；內(nèi)部電壓發(fā)生電路，從基準電壓布線接受基準電壓，根據(jù)接收了的基準電壓生成內(nèi)部電壓；以及內(nèi)部電路，用由內(nèi)部電壓發(fā)生電路生成了的內(nèi)部電壓來驅動。因而，由于在每個內(nèi)部電路中設置了基準電壓發(fā)生電路、基準電壓布線、屏蔽布線和內(nèi)部電壓發(fā)生電路，故可減少屏蔽布線的電阻值，可減輕屏蔽布線的噪聲的影響。
此外，與本發(fā)明有關的另一半導體器件具備生成基準電壓的基準電壓發(fā)生電路；基準電壓布線，接受由基準電壓發(fā)生電路生成了的基準電壓；屏蔽布線，沿基準電壓布線設置，接受接地電壓；多個內(nèi)部電壓發(fā)生電路，在基準電壓布線的延伸方向上排列，各自從基準電壓布線接受基準電壓，根據(jù)接收了的基準電壓生成內(nèi)部電壓；以及多個內(nèi)部電路，分別與多個內(nèi)部電壓發(fā)生電路對應地設置，各自用由對應的內(nèi)部電壓發(fā)生電路生成了的內(nèi)部電壓來驅動。在該情況下，由于在多個內(nèi)部電壓發(fā)生電路中共同地設置了基準電壓發(fā)生電路、基準電壓布線和屏蔽布線，故可減小布局面積。
此外，與本發(fā)明有關的另一半導體器件具備生成基準電壓的基準電壓發(fā)生電路；基準電壓布線，接受由基準電壓發(fā)生電路生成了的基準電壓；多個內(nèi)部電壓發(fā)生電路，在基準電壓布線的延伸方向上排列，各自從基準電壓布線接受基準電壓，根據(jù)接收了的基準電壓生成內(nèi)部電壓；多條屏蔽布線，分別與多個內(nèi)部電壓發(fā)生電路對應地設置，各自沿基準電壓布線設置，接受接地電壓；以及多個內(nèi)部電路，分別與多個內(nèi)部電壓發(fā)生電路對應地設置，各自用由對應的內(nèi)部電壓發(fā)生電路生成了的內(nèi)部電壓來驅動。在該情況下，由于在多個內(nèi)部電壓發(fā)生電路中共同地設置了基準電壓發(fā)生電路、基準電壓布線和屏蔽布線，故可減小布局面積。此外，由于在每個內(nèi)部電壓發(fā)生電路中設置了屏蔽布線，故可減輕屏蔽布線的噪聲的影響。
此外，與本發(fā)明有關的另一半導體器件具備其表面在第1方向上被分割為多個區(qū)域的襯底；分別設置在多個區(qū)域中的多個存儲電路；多條電源電壓布線，分別與多個存儲電路對應地設置，各自在與第1方向正交的第2方向上延伸，對于對應的存儲電路供給電源電壓；以及多條接地電壓布線，分別與多個存儲電路對應地設置，各自在第2方向上延伸，對于對應的存儲電路供給接地電壓。因而，由于在每個存儲電路中設置了電源電壓布線和接地電壓布線，故可抑制電源電壓的下降和接地電壓的上升。
按照本發(fā)明，可提供能進行高速工作且等待電流低的半導體器件。此外，可提供能防止老化測試時的過度的應力施加的半導體器件。此外，可提供對抗噪聲的性能強的半導體器件。此外，可提供電源電壓的下降和接地電壓的上升小的半導體器件。


圖1是表示本發(fā)明的實施形態(tài)1的半導體集成電路裝置的結構的框圖。
圖2是表示在圖1中表示了的負電壓發(fā)生電路的結構的框圖。
圖3是表示在圖2中表示了的生成基準電壓的基準電壓發(fā)生電路的結構的框圖。
圖4是表示在圖2中表示了的負電壓發(fā)生電路的工作的時序圖。
圖5是表示在圖1中表示了的存儲器模塊中包含的存儲單元的結構的電路圖。
圖6是表示在圖1中表示了的字線驅動器中包含的字線驅動器單位電路的結構的電路圖。
圖7是表示包含在圖5中表示了的存儲單元的存儲單元陣列的結構的剖面圖。
圖8是表示實施形態(tài)1的變更例的框圖。
圖9是表示實施形態(tài)1的另一變更例的框圖。
圖10是表示實施形態(tài)1的又一變更例的框圖。
圖11是用于說明這種半導體集成電路裝置的問題的框圖。
圖12是表示本發(fā)明的實施形態(tài)2的半導體集成電路裝置的結構的框圖。
圖13是用于說明這種半導體集成電路裝置的問題的框圖。
圖14是表示在圖13中表示了的半導體集成電路裝置的工作的時序圖。
圖15是表示本發(fā)明的實施形態(tài)3的半導體集成電路裝置的主要部分的框圖。
圖16是表示在圖15中表示了的半導體集成電路裝置的工作的時序圖。
圖17是用于說明這種半導體集成電路裝置的問題的框圖。
圖18是表示在圖17中表示了的比較器的框圖。
圖19是表示在圖17中表示了的半導體集成電路裝置的工作的時序圖。
圖20是表示本發(fā)明的實施形態(tài)4的半導體集成電路裝置的主要部分的框圖。
圖21是表示在圖20中表示了的半導體集成電路裝置的工作的時序圖。
圖22是表示本發(fā)明的實施形態(tài)5的半導體集成電路裝置的結構的框圖。
圖23是表示在圖22中表示了的半導體集成電路裝置中包含的基準電壓布線和屏蔽布線的電路圖。
圖24是表示本發(fā)明的實施形態(tài)6的半導體集成電路裝置的結構的框圖。
圖25是表示在圖24中表示了的半導體集成電路裝置中包含的基準電壓布線和屏蔽布線的電路圖。
圖26是表示實施形態(tài)6的變更例的電路圖。
圖27是表示實施形態(tài)6的另一變更例的電路圖。
圖28是用于說明這種半導體集成電路裝置的問題的框圖。
圖29是表示本發(fā)明的實施形態(tài)7的半導體集成電路裝置的結構的框圖。
根據(jù)與附圖關聯(lián)地可理解的關于本發(fā)明的以下的詳細的說明，本發(fā)明的上述和其它的目的、特征、方面和優(yōu)點將變得明白。
具體實施例方式圖1是表示本發(fā)明的實施形態(tài)1的半導體集成電路裝置的結構的框圖。在圖1中，該半導體集成電路裝置具備半導體襯底1；在其表面上形成的、各自獨立地進行數(shù)據(jù)的寫入/讀出工作的多個(在圖中是6個)存儲器模塊M1～M6；分別與存儲器模塊M1～M6對應地設置的6個電源電路部P1～P6；對存儲器模塊M1～M6內(nèi)的字線驅動器3供給由電源電路部P1～P6內(nèi)的負電壓發(fā)生電路2生成了的負電壓VNEG的負電壓供給線L0～L6和開關電路SW2～SW6；以及生成控制信號ACT1～ACT6、φ2～φ6的控制電路4。
負電壓供給線L0配置在半導體襯底1的中央，在圖中Y(上下)方向上延伸。存儲器模塊M1、M3、M5在負電壓供給線L0的圖中左側在圖中Y方向上排列，電源電路部P1、P3、P5分別在存儲器模塊M1、M3、M5的圖中左側鄰接地配置。存儲器模塊M2、M4、M6在負電壓供給線L0的圖中右側分別與存儲器模塊M1、M3、M5對置地配置，電源電路部P2、P4、P6分別在存儲器模塊M2、M4、M6的圖中右側鄰接地配置。電源電路部P1～P6的負電壓發(fā)生電路2分別在控制信號ACT1～ACT6成為激活電平的情況下被激活，對負電壓供給線L1～L6供給負電壓。
負電壓供給線L1～L6分別在圖中X(左右)方向上延伸。負電壓供給線L1連接在電源電路部P1的負電壓發(fā)生電路2與存儲器模塊M1的字線驅動器3之間，進而其一端連接到負電壓供給線L0上。負電壓供給線L2連接在電源電路部P2的負電壓發(fā)生電路2與存儲器模塊M2的字線驅動器3之間，進而其一端經(jīng)開關電路SW2連接到負電壓供給線L0上。
負電壓供給線L3連接在電源電路部P3的負電壓發(fā)生電路2與存儲器模塊M3的字線驅動器3之間，進而其一端經(jīng)開關電路SW3連接到負電壓供給線L0上。負電壓供給線L4連接在電源電路部P4的負電壓發(fā)生電路2與存儲器模塊M4的字線驅動器3之間，進而其一端經(jīng)開關電路SW4連接到負電壓供給線L0上。
負電壓供給線L5連接在電源電路部P5的負電壓發(fā)生電路2與存儲器模塊M5的字線驅動器3之間，進而其一端經(jīng)開關電路SW5連接到負電壓供給線L0上。負電壓供給線L6連接在電源電路部P6的負電壓發(fā)生電路2與存儲器模塊M6的字線驅動器3之間，進而其一端經(jīng)開關電路SW6連接到負電壓供給線L0上。開關電路SW2～SW6分別在控制信號φ2～φ6成為激活電平的情況下成為導通狀態(tài)，分別在控制信號φ2～φ6成為非激活電平的情況下成為非導通狀態(tài)。
在存儲器模塊M1～M6的數(shù)據(jù)的寫入/讀出成為可能的激活模式時，控制電路4使控制信號ACT1～ACT6成為激活電平，同時使控制信號φ2～φ6成為非激活電平。由此，全部的電源電路部P1～P6的負電壓發(fā)生電路2被激活，同時開關電路SW2～SW6成為非導通狀態(tài)，從電源電路部P1～P6的負電壓發(fā)生電路2分別經(jīng)負電壓供給線L1～L6對存儲器模塊M1～M6供給負電壓VNEG。因而，與在多個存儲器模塊中設置了1個負電壓發(fā)生電路的以往相比，可分別減小存儲器模塊M1～M6中的負電壓VNEG的變動。此外，在激活模式時，也可激活存儲器模塊M1～M6中的某1個或1個以上的存儲器模塊，激活與已激活的各存儲器模塊對應的電源電路部的負電壓發(fā)生電路2。
此外，在存儲器模塊M1～M6保持數(shù)據(jù)的等待模式時，控制電路4使控制信號ACT1、φ2～φ6成為激活電平，同時使控制信號ACT2～ACT6成為非激活電平。由此，只激活電源電路部P1～P6中的電源電路部P1的負電壓發(fā)生電路2，同時開關電路SW2～SW6導通，從電源電路部P1的負電壓發(fā)生電路2經(jīng)負電壓供給線L1～L6對存儲器模塊M1～M6供給負電壓VNEG。因而，在不需要高速響應性的等待模式時，可削減流過例如圖2的分壓電路5、檢測電路10的穿透電流量，可防止等待電流的增大而不使激活模式時的工作速度下降。
圖2是表示負電壓發(fā)生電路2的結構的框圖。在圖2中，負電壓發(fā)生電路2具備分壓電路5、檢測電路10、時鐘發(fā)生電路26和充電泵電路30。分壓電路5和檢測電路10是檢測負電壓的電平的電路，由檢測電路10的輸出信號VNEGDET激活時鐘發(fā)生電路26，由時鐘發(fā)生電路26的輸出時鐘信號CLK驅動充電泵電路30。在由具有高速響應性的分壓電路5和檢測電路10構成的負電壓檢測電路中，流過各元件的穿透電流量大。
如果詳細地說明，則分壓電路5包含串聯(lián)地連接在外部電源電壓VDD1(例如1.2V)的線與負電壓VNEG(例如-0.6V)的線之間的P溝道MOS晶體管6和N溝道MOS晶體管7、8。P溝道MOS晶體管6的柵接受信號VNEGCUT。信號VNEGCUT是在對應的控制信號ACT(例如ACT1)成為激活電平的情況下成為激活電平的「L」(「低」)電平的信號。N溝道MOS晶體管7的柵連接到其漏上，N溝道MOS晶體管8的柵連接到其漏(輸出節(jié)點N7)上。N溝道MOS晶體管7、8分別構成二極管元件。
在信號VNEGCUT成為激活電平的「L」電平的情況下，P溝道MOS晶體管6導通，分壓電路5被激活，輸出節(jié)點N7的電壓VNEGDIV成為外部電源電壓VDD1與負電壓VNEG的中間電壓(在該情況下，是0.3V)。在信號VNEGCUT成為非激活電平的「H」(「高」)電平的情況下，P溝道MOS晶體管6成為非導通，分壓電路5被非激活。
檢測電路10包含P溝道MOS晶體管11～17、N溝道MOS晶體管18～21、倒相器22～24和穩(wěn)定電容器25。P溝道MOS晶體管11、12串聯(lián)地連接在外部電源電壓VDD1的線與節(jié)點N12之間，這些晶體管的柵分別接受信號VPCON、VNEGCUT。信號VPCON是在對應的控制信號ACT(例如ACT1)成為激活電平的情況下成為激活電平的「L」電平的信號。P溝道MOS晶體管13、14的源都連接到節(jié)點N12上，這些晶體管的漏分別連接到節(jié)點N13、N14上，這些晶體管的柵分別接受基準電壓VREFN和分壓電路5的輸出電壓VNEGDIV。穩(wěn)定電容器25連接在外部電源電壓VDD1的線與P溝道MOS晶體管13的柵之間，防止基準電壓VREFN的變動。
如圖3中所示，用由中間電壓發(fā)生電路40和緩沖電路41構成的基準電壓發(fā)生電路生成基準電壓VREFN。在電源電路部P1～P6的負電壓發(fā)生電路2中共同地設置、例如在電源電路部P1中設置中間電壓發(fā)生電路40和緩沖電路41。中間電壓發(fā)生電路40生成外部電源電壓VDD(例如1.2V)的中間電壓VREF0(在該情況下，是0.6V)。緩沖電路41輸出比中間電壓發(fā)生電路40的輸出電壓VREF0低0.3V的基準電壓VREFN(在該情況下，是0.3V)。
返回到圖2，N溝道MOS晶體管19、20的漏分別連接到節(jié)點N13、N14上，這些晶體管的柵都連接到節(jié)點N13上，這些晶體管的源都連接到接地電壓GND1的線上。N溝道MOS晶體管18連接在節(jié)點N13與接地電壓GND1的線之間，其柵接受信號VNEGCUT。晶體管11～14、18～20構成比較分壓電路5的輸出電壓VNEGDIV與基準電壓VREFN的高低并對輸出節(jié)點N14輸出與比較結果對應的電平的信號的比較器。
如果信號VPCON、VNEGCUT都成為激活電平的「L」電平，則P溝道MOS晶體管11、12成為導通，N溝道MOS晶體管18成為非導通，由晶體管11～14、18～20構成的比較器被激活。在分壓電路5的輸出電壓VNEGDIV比基準電壓VREFN高的情況下，流過晶體管13、19、20的電流比流過晶體管14的電流大，節(jié)點N14成為「L」電平。相反，在分壓電路5的輸出電壓VNEGDIV比基準電壓VREFN小的情況下，流過晶體管13、19、20的電流比流過晶體管14的電流小，節(jié)點N14成為「H」電平。
P溝道MOS晶體管15連接在外部電源電壓VDD1的線與節(jié)點N14之間，P溝道MOS晶體管16、17和N溝道MOS晶體管21串聯(lián)地連接在外部電源電壓VDD1的線與接地電壓GND的線之間。信號VPCON輸入到P溝道MOS晶體管16的柵，信號VNEGCUT經(jīng)倒相器22輸入到P溝道MOS晶體管15的柵。晶體管17、21的柵都連接到節(jié)點N14上。
如果信號VPCON、VNEGCUT都成為「L」電平，則在P溝道MOS晶體管15成為非導通的同時N溝道MOS晶體管16成為導通，由晶體管17、21構成的倒相器被激活。該倒相器將在節(jié)點N14上呈現(xiàn)的信號的倒相信號輸出給輸出節(jié)點N17。該倒相器的輸出信號由倒相器23、24進行延遲，成為信號VNEGDET。
如果信號VPCON、VNEGCUT成為「H」電平，則在P溝道MOS晶體管15成為導通的同時N溝道MOS晶體管16成為非導通，由晶體管17、21構成的倒相器被非激活。節(jié)點N14固定于「H」電平，節(jié)點N17固定于「L」電平，信號VNEGDET固定于「L」電平。將信號VNEGDET輸入到時鐘發(fā)生電路26中。
時鐘發(fā)生電路26在信號VNEGDET為「H」電平的情況下被激活，輸出既定頻率的時鐘信號CLK，在信號VNEGDET為「L」電平的情況下被非激活，停止時鐘信號CLK的輸出。將時鐘信號CLK供給充電泵電路30。
充電泵電路30包含倒相器31～33和P溝道MOS晶體管34～39。P溝道MOS晶體管34、36的各自的源與漏互相連接，P溝道MOS晶體管34、36分別構成電容器。時鐘信號CLK經(jīng)倒相器31、32輸入到P溝道MOS晶體管34的源和漏中，同時經(jīng)倒相器33連接到P溝道MOS晶體管36的源和漏上。P溝道MOS晶體管35連接在充電泵電路30的輸出節(jié)點N35與P溝道MOS晶體管34的柵(節(jié)點N34)之間，其柵連接到節(jié)點N34上。P溝道MOS晶體管35構成在節(jié)點N35與N34之間連接了的二極管元件。
P溝道MOS晶體管39連接在節(jié)點N34與接地電壓GND1的線之間，其柵連接到P溝道MOS晶體管36的柵(節(jié)點N36)上。P溝道MOS晶體管38連接在節(jié)點N36與接地電壓GND1的線之間，其柵連接到節(jié)點N36上。P溝道MOS晶體管38構成在接地電壓GND1的線與節(jié)點N36之間連接了的二極管元件。P溝道MOS晶體管37連接在節(jié)點N36與接地電壓GND1的線之間，其柵連接到接地電壓GND1的線上。P溝道MOS晶體管37構成在節(jié)點N36與接地電壓GND1的線之間連接了的二極管元件。
圖4是表示充電泵電路30的工作的時序圖。在圖4中，在初始狀態(tài)下，假定負電壓VNEG維持在-0.6V以下，信號VNEGDET維持于「L」電平，時鐘信號CLK固定于「H」電平。此時，倒相器33的輸出信號CLKa_n成為「L」電平，倒相器32的輸出信號CLKa成為「H」電平。此外，節(jié)點N36的電壓Vp成為P溝道MOS晶體管37的閾值電壓Vth，節(jié)點N34的電壓Vn成為0V。
如果在某個時刻負電壓VNEG上升到-0.5V，則信號VNEGDET從「L」電平上升到「H」電平，時鐘發(fā)生電路26被激活，輸出時鐘信號CLK。如果時鐘信號CLK從「H」電平下降到「L」電平，則信號CLKa_n從「L」電平上升到「H」電平，信號CLKa從「H」電平下降到「L」電平。由此，節(jié)點N36的電壓Vp從Vth上升到Vth+VDD1，P溝道MOS晶體管39成為非導通，在節(jié)點N34的電壓Vn從0V降低到-VDD1＝-1.2V后，正電荷從節(jié)點N35經(jīng)P溝道MOS晶體管35流入節(jié)點N34，成為Vn＝VNEG-Vth＝-0.5V-Vth。
其次，如果時鐘信號CLK從「L」電平上升到「H」電平，則信號CLKa_n從「H」電平下降到「L」電平，信號CLKa從「L」電平上升到「H」電平。由此，節(jié)點N36的電壓Vp從Vth+VDD1下降到Vth，P溝道MOS晶體管39成為導通，節(jié)點N34的電壓Vn成為0V。這樣，每當時鐘信號CLK從「H」電平下降到「L」電平，從節(jié)點N35排出正電荷，節(jié)點N35的電壓VNEG逐漸地下降。如果VNEG在-0.6V以下，則信號VNEGDET成為「L」電平，時鐘發(fā)生電路26被非激活，充電泵電路30停止。
再有，如果用數(shù)學式說明以上的工作，則如下所述。即，用數(shù)學式VNEGDIV＝VDD1/2+VNEG/2表示分壓電路5的輸出電壓VNEGDIV。例如，如果將外部電源電壓VDD1定為1.2V，將負電壓VNEG定為-0.6V，則VNEGDIV＝0.3V。因而，通過將基準電壓VREFN設定為0.3V，可將負電壓VNEG維持為-0.6V。再有，如果將VNEGDIV＝VREFN代入上述數(shù)學式VNEGDIV＝VDD1/2+VNEG/2并進行式變形，則VNEG＝2*VREF-VDD1的數(shù)學式成立。
此外，圖5是表示分別包含在存儲器模塊M1～M6中的存儲單元的結構的電路圖。在圖5中，存儲器模塊M1～M6分別包含在多個行多個列中配置了的多個存儲單元；分別與多個行對應地設置了的多條字線WL；以及分別與多個列對應地設置了的多個位線對BL、/BL。存儲單元包含P溝道MOS晶體管45～48。P溝道MOS晶體管45連接在對應的位線BL與存儲節(jié)點N45之間，其柵連接到對應的字線WL上。P溝道MOS晶體管46的柵接受單元板極電壓VCP(＝VDD1/2)，其源和漏連接到存儲節(jié)點N45上。P溝道MOS晶體管47連接在對應的位線/BL與存儲節(jié)點N47之間，其柵連接到對應的字線WL上。P溝道MOS晶體管48的柵接受單元板極電壓VCP(＝VDD1/2)，其源和漏連接到存儲節(jié)點N47上。P溝道MOS晶體管45、47分別構成存儲單元的傳輸門，P溝道MOS晶體管46、47分別構成電容器。
在寫入工作時，使所選擇的行的字線WL成為選擇電平(負電壓VNEG)，同時對所選擇的列的位線對BL、/BL供給與寫入數(shù)據(jù)對應的電位。例如，在寫入數(shù)據(jù)「1」的情況下，使位線對BL、/BL分別成為「H」電平(VDD1)和「L」電平(GND1)，在寫入數(shù)據(jù)「0」的情況下，使位線對BL、/BL分別成為「L」電平和「H」電平。由此，P溝道MOS晶體管45、47導通，將位線對BL、/BL的電位分別寫入到存儲節(jié)點N45、N47中。如果字線WL成為非選擇電平(升壓電壓VPP＞VDD1)，則P溝道MOS晶體管45、47成為非導通，存儲節(jié)點N45、N47的電位、即數(shù)據(jù)被保持。
在讀出工作時，在將位線對BL、/BL預充電到位線預充電電壓VPRE(VDD1/2)后，使所選擇的字線WL成為選擇電平。由此，位線對BL、/BL的電位與存儲節(jié)點N45、N47的電位對應地以微小量變化。在位線對BL、/BL間產(chǎn)生了的微小電位差由讀出放大器(未圖示)放大到電源電壓VDD1。將位線對BL、/BL間的電位差作為數(shù)據(jù)讀出，同時分別將位線對BL、/BL的電位再次寫入到存儲節(jié)點N45、N47中。如果使字線WL成為非選擇電平，則P溝道MOS晶體管45、47成為非導通，讀出工作結束。
此外，圖6是表示包含在存儲器模塊M1～M6的字線驅動器3中的字線驅動器單位電路的結構的電路圖。在圖6中，字線驅動器3包含與各字線WL對應地設置了的字線驅動器單位電路，字線驅動器單位電路包含P溝道MOS晶體管50和N溝道MOS晶體管51。P溝道MOS晶體管50的源接受升壓電壓VPP，其漏連接到對應的字線WL上，其柵接受控制信號φWL。N溝道MOS晶體管51的源接受負電壓VNEG，其漏連接到對應的字線WL上，其柵接受控制信號φWL。
在選擇了對應的字線WL的情況下，使控制信號φWL成為選擇電平的「H」電平。由此，在P溝道MOS晶體管50成為非導通的同時，N溝道MOS晶體管51導通，使字線WL成為選擇電平(負電壓VNEG)。在未選擇對應的字線WL的情況下，使控制信號φWL成為非選擇電平的「L」電平。由此，在N溝道MOS晶體管51成為非導通的同時，P溝道MOS晶體管50導通，使字線WL成為非選擇電平(升壓電壓VPP)。
這樣，在存儲器模塊M1～M6中，由于將負電壓VNEG作為字線驅動器單位電路的驅動電壓來使用，故特別對負電壓發(fā)生電路2要求高速響應性。再有，在使用N溝道MOS晶體管作為存儲單元的傳輸門的以前的DRAM中，由于使用升壓電壓VPP和接地電壓GND1作為字線驅動器單位電路的驅動電壓，故不要求負電壓發(fā)生電路的高速響應性。
此外，圖7是表示分別包含在存儲器模塊M1～M6中的存儲單元陣列的結構的剖面圖。在圖7中，在P型半導體襯底PS的表面上形成了N型阱NW，在N型阱NW的表面上形成了多個存儲單元。在圖7中，表示了在N型阱NW的表面上形成了的多個P溝道MOS晶體管45。P溝道MOS晶體管45包含在N型阱NW的表面上形成了的源和漏(P型雜質擴散區(qū))和柵電極(字線WL)。為了防止在各PN結中流過正向的電流，對P型半導體襯底PS施加了接地電壓GND1，對N型阱NW施加了外部電源電壓VDD1。
在存儲器模塊M1～M6中，在沒有如以前的DRAM那樣將負電壓作為襯底偏置電壓使用的情況下，幾乎沒有保持負電壓VNEG的寄生電容。因而，對存儲器模塊M1～M6的負電壓發(fā)生電路2要求進一步的高速響應性。再有，在使用N溝道MOS晶體管作為存儲單元的傳輸門的以前的DRAM中，由于在P型半導體襯底(接地電壓)的表面上形成N型阱(電源電壓)，在N型阱的表面上形成P型阱(負電壓)，在P型阱的表面上形成了存儲單元的N溝道MOS晶體管，故負電壓的寄生電容大，不要求負電壓的高速響應性。
如上所述，在該實施形態(tài)1中，由于在存儲器模塊M1～M6用的電源電路部P1～P6中分別設置了負電壓發(fā)生電路2，故與對存儲器模塊M1～M6只設置了1個負電壓發(fā)生電路的以往相比，存儲器模塊M1～M6中的負電壓VNEG的變動傳播到負電壓發(fā)生電路2的檢測電路10的時間縮短，響應于該變動負電壓發(fā)生電路2的充電泵電路30供給負電流的時間也縮短，對于負電壓VNEG的變動的響應性變快。因而，可防止在激活模式時負電壓VNEG上升、工作速度變慢。此外，在等待模式時，由于利用開關電路SW2～SW6連接存儲器模塊M1～M6用的負電壓供給線L1～L6，只使6個負電壓發(fā)生電路2中的1個激活，故可防止等待電流的增大。
再有，在該實施形態(tài)1中，在等待模式時只使6個負電壓發(fā)生電路2中的1個激活，但不限于此，也可在等待模式時只使6個負電壓發(fā)生電路2中的2個、3個、4個或5個負電壓發(fā)生電路2激活。即使在該情況下，也可謀求等待電流的減少。此外，也可將負電壓VNEG作為襯底偏置電壓來使用。
圖8是表示該實施形態(tài)1的變更例的框圖，是與圖1對比的圖。在圖8中，該變更例與圖1的半導體集成電路裝置的不同點是附加等待用負電壓發(fā)生電路55并在等待模式時全部的6個負電壓發(fā)生電路2被非激活。等待用負電壓發(fā)生電路55與負電壓發(fā)生電路2同樣，包含圖2中表示了的分壓電路5、檢測電路10、時鐘發(fā)生電路26和充電泵電路30，始終被激活，將負電壓供給線L0維持為負電壓VNEG。但是，等待用負電壓發(fā)生電路55的檢測電路10的穿透電流比負電壓發(fā)生電路2的檢測電路10的穿透電流小，等待用負電壓發(fā)生電路55的充電泵電路30的電流供給能力比負電壓發(fā)生電路2的電流供給能力小。因而，等待用負電壓發(fā)生電路55的功耗比負電壓發(fā)生電路2的功耗小。即使在該變更例中，也可得到與實施形態(tài)1相同的效果。
圖9是表示該實施形態(tài)1的另一變更例的框圖，是與圖1對比的圖。在圖9中，該變更例與圖1的半導體集成電路裝置的不同點是去掉開關電路SW2～SW6且負電壓供給線L0～L6間始終導通。在該變更例中，除了可得到與實施形態(tài)1相同的效果外，還可減小開關電路SW2～SW6這部分的布局面積。
圖10是表示該實施形態(tài)1的又一變更例的框圖，是與圖8對比的圖。在圖10中，該變更例與圖8的半導體集成電路裝置的不同點是去掉開關電路SW2～SW6且負電壓供給線L0～L6間始終導通。在該變更例中，除了可得到與實施形態(tài)8相同的效果外，還可減小開關電路SW2～SW6這部分的布局面積。
在具備使用了P溝道MOS晶體管作為存儲單元的傳輸門的DRAM的半導體集成電路裝置中，為了挑出初始故障，與以前的DRAM同樣地進行老化測試(加速試驗)。在老化測試時，施加比通常的電壓高的電壓。此時，在這種半導體集成電路裝置中，因施加負電壓VNEG的緣故，在晶體管的源、漏間給予過度的應力，存在使初始故障增加的可能性。
因此，如圖11中所示，可考慮在電源電路部P1～P6中分別配置用于在老化測試時將負電壓VNEG轉換為接地電壓GND以防止過度的應力施加的內(nèi)部電壓轉換電路56。即，在該半導體集成電路裝置中，與存儲器模塊M1～M6對應地分別設置了負電壓供給線L1～L6，電源電路部P1～P6分別包含將對應的負電壓供給線維持為負電壓VNEG的負電壓發(fā)生電路2和在老化測試時將接地電壓GND供給對應的負電壓供給線的內(nèi)部電壓轉換電路56。電源電路部P1～P6的負電壓發(fā)生電路2在老化測試時被非激活。
在圖11的半導體集成電路裝置中，由于在電源電路部P1～P6中分別設置了內(nèi)部電壓轉換電路56，故沒有必要考慮布線電阻等，可對存儲器模塊M1～M6供給穩(wěn)定的內(nèi)部電壓GND。但是，在該半導體集成電路裝置中，由于有必要在電源電路部P1～P6中分別配置內(nèi)部電壓轉換電路56，故存在布局面積增大的問題。
另一方面，在老化測試時工作頻率慢，恢復內(nèi)部電壓的電壓降的時間是充分的。因此，在該實施形態(tài)2中，如圖12中所示，只在電源電路部P1中配置內(nèi)部電壓轉換電路56。電源電路部P1的內(nèi)部電壓轉換電路56在老化測試時經(jīng)內(nèi)部電壓布線L7對負電壓供給線L1～L6供給接地電壓GND。由此，可抑制布局面積的增大。再有，也可不在電源電路部P1中、而是在其它的電源電路部P2～P6中配置內(nèi)部電壓轉換電路56。
如圖3中所示，從由中間電壓發(fā)生電路40和緩沖電路41構成的1個基準電壓發(fā)生電路對6個電源電路部P1～P6的負電壓發(fā)生電路2供給基準電壓VREFN。因而，例如，如果在電源電路部P1中配置基準電壓發(fā)生電路，則從基準電壓發(fā)生電路對電源電路部P6的負電壓發(fā)生電路2供給基準電壓VREFN的基準電壓布線L10的布線長度非常長，存在基準電壓布線L10中發(fā)生噪聲的可能性。因此，在這種半導體集成電路中，如圖13中所示，設置屏蔽布線60、61使其夾住基準電壓布線L10，以保護基準電壓布線L10使之不受噪聲的影響。屏蔽布線60、61連接到屏蔽專用的接地電壓GND7的線上。此外，在基準電壓布線L10的終端部與屏蔽專用的外部電源電壓VDD7的線之間連接穩(wěn)定電容器62以謀求基準電壓VREFN的穩(wěn)定。將穩(wěn)定電容器62的電容值設定為比基準電壓布線L10的寄生電容值充分地大的值(例如，10倍的值)。該穩(wěn)定電容器62使基準電壓布線L10的噪聲電平為變成1/10以下，此外，也減輕了從負電壓發(fā)生電路2供給基準電壓布線L10的噪聲。再有，用在晶體管的柵與襯底或阱之間形成的柵電容器等形成穩(wěn)定電容器62即可。
檢測電路部63包含圖2的分壓電路5和檢測電路10，在負電壓VNEG比目標電壓2V1-VDD(其中，V1＝VREFN)高的情況下，使信號VNEGDET成為「H」電平，在負電壓VNEG比目標電壓2V1-VDD低的情況下，使信號VNEGDET成為「L」電平。泵電路部64包含圖2的時鐘發(fā)生電路26和充電泵電路30，在信號VNEGDET為「H」電平的情況下被激活，對負電壓供給線L6供給負電荷(排出正電荷)，在信號VNEGDET為「L」電平的情況下被非激活，停止負電荷的供給。檢測電路部63、泵電路部64和存儲器模塊M6連接到電源電路部P6和存儲器模塊M6用的外部電源電壓VDD6的線上。
圖14是表示外部電源電壓VDD6、VDD7、基準電壓VREFN、接地電壓GND7和負電壓VNEG的電平變動的時序圖。對于外部電源電壓VDD6、VDD7來說，雖然電平是相同的VDD，但從不同的電源焊盤和線來供給。如果負電壓發(fā)生電路2和存儲器模塊M6工作，則電流被消耗，外部電源電壓VDD6例如下降到VDD-V2，但屏蔽專用的外部電源電壓VDD7幾乎不變化。由于外部電源電壓VDD7幾乎不變動，故基準電壓VREF的電平V1也是恒定的，負電壓VNEG的電平也不從2V1-VDD起變化。因此，在存儲器模塊M6中，驅動電壓VDD6-VNEG的電平從2(VDD-V1)下降到2(VDD-V1)-V2，存在工作速度下降了的問題。
因此，在該實施形態(tài)3中，如圖15中所示，將穩(wěn)定電容器62的一個電極連接到電源電路部P6和存儲器模塊M6用的外部電源電壓VDD6的線上來代替連接到屏蔽專用的外部電源電壓VDD7的線上。由此，如圖16中所示，如果外部電源電壓VDD6下降到VDD-V2，則負電壓VNEG的電平下降到V1-V2’，負電壓VNEG的電平也下降到2V1-VDD-V2’。在此，由于穩(wěn)定電容器62的電容值比基準電壓布線L10的寄生電容值充分地大，故V2V2’。因而，在存儲器模塊M6中，即使在外部電源電壓VDD6下降了的情況下，存儲器模塊M6的驅動電壓VDD6-VNEG的電平也大致維持為2(VDD-V1)，存儲器模塊M6的工作速度不會下降。再有，以存儲器模塊M6為例來表示，但即使是其它的存儲器模塊，也是同樣的。
圖17是表示這種半導體集成電路裝置的主要部分的電路框圖。在圖17中，在這種半導體集成電路裝置中，由基準電壓發(fā)生電路(未圖示)生成了的基準電壓VREF經(jīng)長的基準電壓布線L11供給電源電路部P6內(nèi)的VDC(電壓下變換)電路73。
在該半導體集成電路中，設置屏蔽布線70、71使其夾住基準電壓布線L11，以保護基準電壓布線L11使之不受噪聲的影響。屏蔽布線70、71連接到屏蔽專用的接地電壓GND7的線上。此外，在基準電壓布線L11的終端部與屏蔽專用的接地電壓GND7的線之間連接穩(wěn)定電容器72以謀求基準電壓VREF的穩(wěn)定。將穩(wěn)定電容器72的電容值設定為比基準電壓布線L11的寄生電容值充分地大的值(例如，10倍的值)。該穩(wěn)定電容器72使基準電壓布線L11的噪聲電平變成1/10以下，此外，也減輕了來自VDC電路73的噪聲。
VDC電路73包含比較器74和P溝道MOS晶體管75。比較器74，如圖18中所示，包含P溝道MOS晶體管80、81和N溝道MOS晶體管82～84。P溝道MOS晶體管80、81的源都連接到外部電源電壓VDD6的線上，這些晶體管的漏分別連接到節(jié)點N80、N81上，這些晶體管的柵都連接到節(jié)點N81上。P溝道MOS晶體管80、81構成電流鏡電路。在節(jié)點N80上呈現(xiàn)的信號COMP成為該比較器74的輸出信號。N溝道MOS晶體管82、83的漏分別連接到節(jié)點N80、N81上，這些晶體管的柵分別接受基準電壓VREF和內(nèi)部電源電壓intVDD，這些晶體管的源都連接到節(jié)點N84上。N溝道MOS晶體管84連接在節(jié)點N84與接地電壓GND6之間，其柵接受控制信號BIASL。P溝道MOS晶體管75連接在外部電源電壓VDD6的線與內(nèi)部電源電壓intVDD的線之間，其柵接受比較器74的輸出信號COMP。
如果控制信號BIASL成為「H」電平，則N溝道MOS晶體管84導通，比較器74被激活。在內(nèi)部電源電壓intVDD比基準電壓VREF低的情況下，流過晶體管80、81、83的電流比流過晶體管82的電流小，信號COMP成為「L」電平，P溝道MOS晶體管75導通，內(nèi)部電源電壓intVDD上升。相反，在內(nèi)部電源電壓intVDD比基準電壓VREF高的情況下，流過晶體管80、81、83的電流比流過晶體管82的電流大，信號COMP成為「H」電平，P溝道MOS晶體管75成為非導通，內(nèi)部電源電壓intVDD下降。因而，內(nèi)部電源電壓intVDD與基準電壓VREF相等。
將內(nèi)部電源電壓intVDD供給存儲器模塊M6。VDC電路73和存儲器模塊M6連接到電源電路部P6和存儲器模塊M6用的接地電壓GND的線上。利用內(nèi)部電源電壓intVDD與接地電壓GND6的差電壓驅動存儲器模塊M6，圖19是表示基準電壓VREF、內(nèi)部電源電壓intVDD和接地電壓GND6、GND7的電平變動的時序圖。對于接地電壓GND6和GND7來說，雖然電平是相同的GND，但從不同的電源焊盤和線來供給。如果VDC電路73和存儲器模塊M6工作，則電流流入，接地電壓GND6例如上升到GND+V2，但屏蔽專用的接地電壓GND7幾乎不變化。由于接地電壓GND7幾乎不變動，故基準電壓VREF的電平V1也是恒定的，內(nèi)部電源電壓intVDD的電平也不從V1起變化。因此，在存儲器模塊M6中，驅動電壓intVDD-GND6的電平從V1下降到V1-V2，存在工作速度下降了的問題。
因此，在該實施形態(tài)4中，如圖20中所示，將穩(wěn)定電容器72的一個電極連接到電源電路部P6和存儲器模塊M6用的接地電壓GND6的線上來代替連接到屏蔽專用的接地電壓GND7的線上。由此，如圖21中所示，如果接地電壓GND6例如上升到GND+V2，則基準電壓VREF的電平上升到V1+V2’，內(nèi)部電源電壓intVDD的電平也上升到V1+V2’。在此，由于穩(wěn)定電容器72的電容值比基準電壓布線L11的寄生電容值充分地大，故V2V2’。因而，在存儲器模塊M6中，即使在接地電壓GND6上升了的情況下，存儲器模塊M6的驅動電壓intVDD-GND6的電平也大致維持為V1，存儲器模塊M6的工作速度不會下降。
圖22是表示本發(fā)明的實施形態(tài)5的半導體集成電路裝置的結構的框圖。在圖22中，在該半導體集成電路裝置中，在半導體襯底1的表面上將多個(在圖中是6個)存儲器模塊M1～M6配置成3行2列，分別與存儲器模塊M1～M6鄰接地配置電源電路部P1～P6，分別對電源電路部P1～P6配置基準電壓發(fā)生電路76。電源電路部P1～P6的基準電壓發(fā)生電路76分別生成基準電壓VREF1～VREF6，給予對應的電源電路部P1～P6內(nèi)的例如VDC電路73。
如圖23中所示，在電源電路部P1～P6中分別設置用于供給基準電壓VREF1～VREF6的基準電壓布線80，設置了屏蔽布線81、82使其夾住各基準電壓布線80。對電源電路部P1～P6的屏蔽布線81、82分別給予屏蔽專用的接地電壓GND11～GND16。
在該實施形態(tài)5中，由于分別在電源電路部P1～P6中配置了基準電壓發(fā)生電路76、基準電壓布線80和屏蔽布線81、82，故可減小屏蔽布線81、82的電阻值。因而，可將從屏蔽布線81、82的接地電壓GND11～GND16的線至最遠點的噪聲N的電平抑制得較小。
圖24是表示本發(fā)明的實施形態(tài)6的半導體集成電路裝置的結構的框圖，是與圖22對比的圖。在圖24中，該半導體集成電路裝置與圖22的半導體集成電路裝置不同點是只在電源電路部P1中配置基準電壓發(fā)生電路76并將由該基準電壓發(fā)生電路76生成了的基準電壓VREF經(jīng)基準電壓布線80供給全部的電源電路部P1～P6。將屏蔽布線81、82設計成夾住基準電壓布線80。如圖25中所示，在電源電路部P1中，對屏蔽布線81、82給予屏蔽專用的接地電壓GND11。
在該實施形態(tài)6中，由于在電源電路部P1～P6中共同地設置了基準電壓發(fā)生電路76、基準電壓布線80和屏蔽布線81、82，故與實施形態(tài)4相比，可減小布局面積。
但是，在存儲器模塊的數(shù)目增大了的情況下，屏蔽布線81、82的電阻值變大，從屏蔽布線81、82的接地電壓GND11的線至最遠點的噪聲N的電平變大。在該情況下，如圖26中所示，最好在多個部位(在圖中是2個部位)中將屏蔽布線81、82連接到屏蔽用的接地電壓GND11、GND12的線上。此外，如圖27中所示，也可與電源電路部P1～P6對應地將屏蔽布線81、82分割為6組屏蔽布線81.1，82.1；…；81.6，82.6，分別將6組屏蔽布線81.1，82.1；…；81.6，82.6連接到屏蔽用的接地電壓GND11～GND16的線上。由此，可將噪聲N的電平抑制得較小。
圖28是表示本發(fā)明的實施形態(tài)7的半導體集成電路裝置的結構的框圖。在圖28中，該半導體集成電路裝置具備半導體襯底1；在其表面上配置成3行2列的6個存儲器模塊M1～M6；分別在存儲器模塊M1～M6的圖中X方向上鄰接地設置了的電源電路部P1～P6；在存儲器模塊M1～M6和電源電路部P1～P6之間的區(qū)域中配置了的邏輯電路90；多條邏輯用電源電壓布線91；多條邏輯用接地電壓布線92；3條存儲器用電源電壓布線93；3條存儲器用接地電壓布線94；多個邏輯用電源電壓焊盤95；多個邏輯用接地電壓焊盤96；多個存儲器用電源電壓焊盤97；多個存儲器用接地電壓焊盤98；以及多個信號焊盤99。
布線91～94分別在圖中X方向上延伸，焊盤95～99在襯底1的兩端部并在圖中Y方向上排列。各邏輯用電源電壓布線91從邏輯用電源電壓焊盤95接受外部電源電壓，將已接受的外部電源電壓供給邏輯電路90。各邏輯用接地電壓布線92從邏輯用接地電壓焊盤96接受外部接地電壓，將已接受的外部接地電壓供給邏輯電路90。3條存儲器用電源電壓布線93從接受存儲器用電源電壓焊盤97接受外部電源電壓，將已接受的外部電源電壓分別供給3組存儲器模塊和電源電路部M1，P1，M2，P2；M3，P3，M4，P4；M5，P5，M6，P6。3條存儲器用接地電壓布線94從存儲器用接地電壓焊盤98接受外部接地電壓，將已接受的外部接地電壓分別供給3組存儲器模塊和電源電路部M1，P1，M2，P2；M3，P3，M4，P4；M5，P5，M6，P6。將信號焊盤99使用于半導體集成電路裝置與外部之間信號的輸入和/或輸出。
在該半導體集成電路裝置中，由于2組存儲器模塊和電源電路部M1，P1與M2，P2；M3，P3與M4，P4；M5，P5與M6，P6共用了1條存儲器用電源電壓布線93和1條存儲器用接地電壓布線94，故各存儲器用電源電壓布線93中的電壓下降和各存儲器用接地電壓布線94的電壓上升變大，存在電路特性惡化的問題。
因此，在該實施形態(tài)7中，如圖29中所示，將襯底1的表面在圖中Y方向上分割為6個區(qū)域，在6個區(qū)域中分別配置6組存儲器模塊和M1，P1；…；M6，P6，分別與6組存儲器模塊和M1，P1；…；M6，P6對應地設置存儲器用電源電壓布線93和存儲器用接地電壓布線94。因而，在該半導體集成電路裝置中，各存儲器用電源電壓布線93中的電壓下降和各存儲器用接地電壓布線94的電壓上升變小，可抑制電路特性的惡化。
再有，當然也可適當?shù)亟M合以上的實施形態(tài)1～7中的多個實施形態(tài)。
已詳細地說明并顯示了本發(fā)明，但這些只是為了例示而不是進行限定，發(fā)明的精神和范圍只由后附的權利要求書來限定，這一點顯然是可以理解的。
權利要求
1.一種半導體器件，其特征在于，具備共同連接了的多條負電壓供給線；多個負電壓檢測電路，分別與上述多條負電壓供給線對應地設置，各自在對應的負電壓供給線的電壓比預先確定了的負電壓高的情況下輸出第1激活信號；多個負電荷供給電路，分別與上述多條負電壓供給線對應地設置，各自在從對應的負電壓檢測電路輸出了上述第1激活信號的情況下對于對應的負電壓供給線供給負電荷；多個存儲電路，分別與上述多條負電壓供給線對應地設置，各自從對應的負電壓供給線接受上述負電壓，可獨立地進行數(shù)據(jù)的寫入/讀出工作；以及控制電路，在激活模式時使上述多個負電壓檢測電路中的某第1數(shù)的負電壓檢測電路激活，在等待模式時使比上述第1數(shù)小的第2數(shù)的負電壓檢測電路激活。
2.如權利要求1中所述的半導體器件，其特征在于還具備等待用負電壓檢測電路，至少在等待模式時被激活，用比上述負電壓檢測電路的驅動電流小的驅動電流來驅動，在上述多條負電壓供給線的電壓比預先確定了的負電壓高的情況下輸出第2激活信號；以及等待用負電荷供給電路，在從上述等待用負電壓檢測電路輸出了上述第2激活信號的情況下對于上述多條負電壓供給線供給負電荷，上述控制電路在激活模式時使上述多個負電壓檢測電路中的某1個或1個以上的負電壓檢測電路激活，在等待模式時使上述多個負電壓檢測電路非激活。
3.如權利要求1中所述的半導體器件，其特征在于還具備轉換電路，上述轉換電路設在上述多條負電壓供給線之間，在上述激活模式時將各負電壓供給線與其它的負電壓供給線電分離，在上述等待模式時共同地連接上述多條負電壓供給線。
4.一種半導體器件，其特征在于，具備多條負電壓供給線；多個負電壓發(fā)生電路，分別與上述多條負電壓供給線對應地設置，各自在通常工作時被激活，將對應的負電壓供給線維持為預先確定了的負電壓，在老化測試時被非激活；電壓轉換電路，對于上述多條負電壓供給線共同地設置，在上述老化測試時對于上述多條負電壓供給線供給接地電壓；以及多個存儲電路，分別與上述多條負電壓供給線對應地設置，各自從對應的負電壓供給線接受上述負電壓或上述接地電壓。
5.一種半導體器件，其特征在于，具備生成基準電壓的基準電壓發(fā)生電路；基準電壓布線，接受用上述基準電壓發(fā)生電路生成了的基準電壓；屏蔽布線，沿上述基準電壓布線設置；接受電源電壓的電源電壓布線；穩(wěn)定電容器，其一個電極連接到上述基準電壓布線上，其另一個電極從上述電源電壓布線接受上述電源電壓；負電壓發(fā)生電路，由來自上述電源電壓布線的上述電源電壓來驅動，從上述基準電壓布線接受上述基準電壓，根據(jù)接受了的基準電壓生成負電壓；以及內(nèi)部電路，用來自上述電源電壓布線的上述電源電壓和由上述負電壓發(fā)生電路生成了的負電壓來驅動。
6.一種半導體器件，其特征在于，具備生成基準電壓的基準電壓發(fā)生電路；基準電壓布線，接受由上述基準電壓發(fā)生電路生成了的基準電壓；屏蔽布線，沿上述基準電壓布線設置；接受接地電壓的接地電壓布線；穩(wěn)定電容器，其一個電極連接到上述基準電壓布線上，其另一個電極從上述接地電壓布線接受上述接地電壓；內(nèi)部電壓發(fā)生電路，由電源電壓和來自上述接地電壓布線的上述接地電壓來驅動，從上述基準電壓布線接受上述基準電壓，根據(jù)接收了的基準電壓生成內(nèi)部電壓；以及內(nèi)部電路，用由上述內(nèi)部電壓發(fā)生電路生成了的內(nèi)部電壓和來自上述接地電壓布線的上述接地電壓來驅動。
7.一種半導體器件，其特征在于，具備生成基準電壓的基準電壓發(fā)生電路；基準電壓布線，接受由上述基準電壓發(fā)生電路生成了的基準電壓；屏蔽布線，沿上述基準電壓布線設置，接受接地電壓；內(nèi)部電壓發(fā)生電路，從上述基準電壓布線接受上述基準電壓，根據(jù)接收了的基準電壓生成內(nèi)部電壓；以及內(nèi)部電路，用由上述內(nèi)部電壓發(fā)生電路生成了的內(nèi)部電壓來驅動。
8.一種半導體器件，其特征在于，具備生成基準電壓的基準電壓發(fā)生電路；基準電壓布線，接受由上述基準電壓發(fā)生電路生成了的基準電壓；屏蔽布線，沿上述基準電壓布線設置，接受接地電壓；多個內(nèi)部電壓發(fā)生電路，在上述基準電壓布線的延伸方向上排列，各自從上述基準電壓布線接受上述基準電壓，根據(jù)接收了的基準電壓生成內(nèi)部電壓；以及多個內(nèi)部電路，分別與上述多個內(nèi)部電壓發(fā)生電路對應地設置，各自用由對應的內(nèi)部電壓發(fā)生電路生成了的內(nèi)部電壓來驅動。
9.一種半導體器件，其特征在于，具備生成基準電壓的基準電壓發(fā)生電路；基準電壓布線，接受由上述基準電壓發(fā)生電路生成了的基準電壓；多個內(nèi)部電壓發(fā)生電路，在上述基準電壓布線的延伸方向上排列，各自從上述基準電壓布線接受上述基準電壓，根據(jù)接收了的基準電壓生成內(nèi)部電壓；多條屏蔽布線，分別與上述多個內(nèi)部電壓發(fā)生電路對應地設置，各自沿上述基準電壓布線設置，接受接地電壓；以及多個內(nèi)部電路，分別與上述多個內(nèi)部電壓發(fā)生電路對應地設置，各自用由對應的內(nèi)部電壓發(fā)生電路生成了的內(nèi)部電壓來驅動。
10.一種半導體器件，其特征在于，具備其表面在第1方向上被分割為多個區(qū)域的襯底；分別設置在上述多個區(qū)域中的多個存儲電路；多條電源電壓布線，分別與上述多個存儲電路對應地設置，各自在與上述第1方向正交的第2方向上延伸，對于對應的存儲電路供給電源電壓；以及多條接地電壓布線，分別與上述多個存儲電路對應地設置，各自在上述第2方向上延伸，對于對應的存儲電路供給接地電壓。
全文摘要
在該半導體集成電路裝置中，由于分別在6個存儲器模塊(M1～M6)用的電源電路部(P1～P6)中設置了負電壓發(fā)生電路(2)，故對于負電壓(VNEG)的變動的響應性變快。此外，在等待模式時利用開關電路(SW2～SW6)連接6個存儲器模塊(M1～M6)用的負電壓供給線(L1～L6)，由于只使6個電源電路部(P1～P6)的負電壓發(fā)生電路(2)中的1個電源電路部(P1)的負電壓發(fā)生電路(2)激活，故可防止等待電流的增大。
文檔編號G11C11/4074GK101038786SQ200710088509
公開日2007年9月19日 申請日期2007年3月14日 優(yōu)先權日2006年3月14日
發(fā)明者秋山實邦子, 伊賀上太, 吉永賢司, 松村雅司, 森下玄 申請人:株式會社瑞薩科技