專利名稱：用于監(jiān)控和補(bǔ)償高速并行總線上的偏差的方法和設(shè)備的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及提高ASIC裝置，例如同步動態(tài)隨機(jī)訪問存儲器(SDRAM)的性能和數(shù)據(jù)吞吐量的技術(shù)，更具體地說，涉及用于監(jiān)控和補(bǔ)償在該ASIC裝置中的高速并行總線上的偏差(skew)的技術(shù)。
背景技術(shù)：
隨著對網(wǎng)絡(luò)和計算機(jī)應(yīng)用性能和數(shù)據(jù)吞吐量需求的增加，許多必需的個人子系統(tǒng)的性能和數(shù)據(jù)吞吐量需求也增加了。例如，主存和系統(tǒng)處理器之間的數(shù)據(jù)傳輸，經(jīng)常是任何計算機(jī)系統(tǒng)中重要的性能瓶頸。即使是最快的標(biāo)準(zhǔn)動態(tài)隨機(jī)訪問存儲器(DRAM)也跟不上用于許多計算機(jī)系統(tǒng)中的不斷增長的總線速度。
同步動態(tài)RAM(SDRAM)是DRAM的一種，其顯示了改善后的性能和數(shù)據(jù)吞吐量。DRAM有一個異步接口(即，它對其控制輸入的變化立即作出反應(yīng))，同時SDRAM有一個同步接口(即，它在響應(yīng)其控制輸入前等待一個時鐘脈沖)。同樣，雙倍數(shù)據(jù)速率(DDR)SDRAM是SDRAM的進(jìn)一步進(jìn)化，它用于許多計算機(jī)系統(tǒng)。正如原來提出的那樣，SDRAM只在時鐘信號的上升沿起作用(即，每個從低到高的躍遷)。而DDR SDRAM在上升和下降沿都起作用，由此數(shù)據(jù)速率潛在地增加了2倍。在DDR-2(2x)和QDR-2(4x)中通過時鐘信號的相位偏移而獲得額外的上升和下降沿，從而獲得了性能的進(jìn)一步改進(jìn)。
SDRAM在低端用戶計算機(jī)應(yīng)用以及高端網(wǎng)絡(luò)交換機(jī)和路由器中都有廣泛應(yīng)用。當(dāng)前，傳送從內(nèi)存中讀出或者寫入內(nèi)存的并行數(shù)據(jù)的并行總線中的延遲偏差(delay skew)傳播限制了SDRAM的數(shù)據(jù)吞吐量(即，速度)。通常，在延遲偏差傳播存在時，并行總線上數(shù)據(jù)信號的上升和下降沿?zé)o法對準(zhǔn)。偏差傳播經(jīng)常歸因于工藝、電壓、溫度或者老化(PVTA)的變化。
因此，需要一種監(jiān)控和補(bǔ)償SDRAM和其它ASIC裝置中的高速并行總線上的偏差的方法和設(shè)備。進(jìn)一步需要一種基于微處理器的I/O偏差控制技術(shù)。

發(fā)明內(nèi)容
一般地，本發(fā)明提供一種用于監(jiān)控和補(bǔ)償高速并行總線上的偏差的方法和設(shè)備。根據(jù)本發(fā)明的一個方面，通過對每個單位間隔獲得多個信號的多個樣本來對并行總線上的多個信號的延遲偏差進(jìn)行監(jiān)控；并且根據(jù)樣本來識別多個信號的躍遷位置。可以通過，例如，使用多個鎖存器來對多個信號進(jìn)行采樣并通過比較鎖存器的值來估計多個信號中一個或多個的值以獲得樣本。
微處理器能有選擇地用于確定多個信號的躍遷的相對分布并將多個信號的躍遷對準(zhǔn)到共同位置。例如，多個信號的躍遷能通過調(diào)整與多個信號中的每個信號相關(guān)聯(lián)的緩沖器的延遲控制設(shè)置，來對準(zhǔn)到共同位置。
對本發(fā)明更完整的理解和本發(fā)明進(jìn)一步的特征和優(yōu)點可以通過參考下面的詳細(xì)描述和附圖來獲得。


圖1是傳統(tǒng)DDR SDRAM的示意框圖；圖2示出了圖1中SDRAM的并行總線上的示例數(shù)據(jù)信號D0到D17；圖3是在此進(jìn)行了調(diào)整以結(jié)合本發(fā)明的特點和功能的DDRSDRAM的示意框圖；圖4示出了根據(jù)本發(fā)明的一個實施例的數(shù)據(jù)信號監(jiān)控；圖5詳細(xì)地示出了圖3的漫游鎖存器RT、RM和RB對數(shù)據(jù)信號的采樣；圖6是示出用于監(jiān)控并行總線的偏差的測試控制系統(tǒng)的示意框圖；圖7是結(jié)合本發(fā)明的特征的偏差監(jiān)控系統(tǒng)的示意框圖；圖8是結(jié)合本發(fā)明的特征的偏差補(bǔ)償系統(tǒng)的示意框圖；圖9示出了根據(jù)本發(fā)明的一個實施例的靜態(tài)相位偏移的度量；圖10示出了根據(jù)本發(fā)明的一個實施例的半周期抖動的度量；圖11示出了根據(jù)本發(fā)明的一個實施例的一周期抖動的度量。
具體實施方案本發(fā)明提供了一種基于微處理器的、用于監(jiān)控和補(bǔ)償SDRAM和其它ASIC裝置中的高速并行總線上的偏差的方法和設(shè)備。所公開的偏差均衡技術(shù)增加了并行總線的數(shù)據(jù)吞吐量。根據(jù)發(fā)明的另一個方面，提供了一種偏差均衡器，能夠解決工藝、電壓、溫度或者老化(PVTA)的變化。
圖1是傳統(tǒng)DDR SDRAM 100的示意框圖。當(dāng)一個特定用途集成電路(ASIC)上的物理輸入/輸出管腳(I/O)的數(shù)目增加到超出實際限制時，經(jīng)常有必要將單個ASIC的功能分割成多個ASIC。如圖1所示，示例SDRAM的功能被分割為控制器ASIC 110、宏ASIC 130和SRAM ASIC 150。ASIC 110的控制器邏輯生成從SRAM 150中讀寫數(shù)據(jù)的命令。另外，ASIC 110包含一個鎖相環(huán)(PLL)用于生成控制DDR SDRAM 100的計時的時鐘信號。宏ASIC 130以公知的方式提供單獨的控制器和SRAM ASIC 110、150之間的通信。
在操作中，宏130匯集ASIC 110、150之間的通信到連接兩個ASIC 110、150的一個或多個高速ASIC到ASIC總線。在如圖1所示的示例實現(xiàn)中，宏130包括子宏122、124、126用于分別匯集地址/命令、寫數(shù)據(jù)和讀數(shù)據(jù)到總線上。應(yīng)該注意寫數(shù)據(jù)和讀數(shù)據(jù)能在如圖1所示的單獨的單向總線上，或在一條雙向總線上傳輸。另外，宏130包括高速收發(fā)邏輯(HSTL)135-1到135-3用于驅(qū)動每條總線。
如圖1所示，SRAM ASIC 150包括宏152、154、156，分別用于處理地址/命令、寫數(shù)據(jù)(和時鐘)和讀數(shù)據(jù)(和時鐘)。
正如下面結(jié)合圖2的進(jìn)一步討論，DDR SDRAM 100已知地用于展示并行總線上的延遲偏差傳播，所述總線傳送從內(nèi)存讀出或者寫入內(nèi)存的并行數(shù)據(jù)。在延遲偏差傳播存在時，并行總線上的數(shù)字信號的上升和下降沿?zé)o法對準(zhǔn)。偏差傳播經(jīng)常歸因于HSTL 135中的緩沖器的工藝、電壓、溫度或老化(PVTA)的變化。
注意，SDRAM，例如圖1所示的SDRAM 100，經(jīng)常用于計算機(jī)系統(tǒng)中，例如，在計算機(jī)主板上，和用于許多網(wǎng)絡(luò)應(yīng)用中。
圖2示出了圖1的SDRAM 100的并行總線上的示例數(shù)據(jù)信號D0到D17。雖然期望每個數(shù)據(jù)信號D0到D17的下降沿(以及上升沿)對準(zhǔn)，但是由于PVTA的變化使得邊沿出現(xiàn)了偏差。圖2示出了最差偏差傳播200。正如下文所討論的，本發(fā)明提供了用于監(jiān)控高速并行總線上的偏差和用于補(bǔ)償偏差以使邊沿對準(zhǔn)的方法和設(shè)備。
圖3是在此進(jìn)行了調(diào)整以結(jié)合本發(fā)明的特點和功能的DDRSDRAM 100的示意框圖。正如圖3所示，示例SDRAM 100的功能以與上面結(jié)合圖1討論的方式相同地被分為控制器ASIC 110、宏ASIC130和SRAM ASIC 150。宏ASIC 130和SRAM ASIC 150采用上面結(jié)合圖1討論的相同的方式進(jìn)行操作。正如圖3中的展開視圖300所示，HSTL電路135根據(jù)本發(fā)明進(jìn)行調(diào)整以提供偏差均衡。應(yīng)該注意圖3示出了延遲偏差的度量，而圖8示出了一個示例偏差校正方案。
HSTL 300包括一對漫游(roaming)多路復(fù)用器320-1和320-2用來度量數(shù)據(jù)信號眼圖。如柵格310所示，示例漫游多路復(fù)用器320-1和320-2通過用受控的采樣時間和閾值設(shè)置對眼圖進(jìn)行采樣而獲得三個樣本，漫游頂部(RT)、漫游中央(RM)和漫游底部(RB)。如下面結(jié)合圖4和5進(jìn)一步討論的，漫游多路復(fù)用器320-1和320-2由計數(shù)控制信號HCNT和LCNT控制。
漫游多路復(fù)用器320的輸出以圖3所示的方式提供給一對唯一的OR(XOR)門330-1、330-2。第一XOR門330-1比較中央鎖存器RM的值和頂部鎖存器RT的值。采用一種已知的方式，如果中央鎖存器RM和頂部鎖存器RT的值匹配，XOR門330-1將生成二進(jìn)制數(shù)0并且如果中央鎖存器RM和頂部鎖存器RT的值不匹配，XOR門330-1將生成二進(jìn)制數(shù)1。因此，當(dāng)中央鎖存器RM和頂部鎖存器RT的值不匹配時，對于零交叉點之上的點發(fā)生“碰撞”。
同樣，第二XOR門330-2比較中央鎖存器RM的值和底部鎖存器RT的值。采用一種已知的方式，如果中央鎖存器RM和底部鎖存器RB的值匹配，XOR門330-2將生成二進(jìn)制數(shù)0并且如果中央鎖存器RM和底部鎖存器RB的值不匹配，XOR門330-2將生成二進(jìn)制數(shù)1。因此，當(dāng)中央鎖存器RM和底部鎖存器RB的值不匹配時，對于零交叉點之下的點發(fā)生“碰撞”。
如圖3所示，示例偏差均衡系統(tǒng)300包括一個或者多個計數(shù)器340分別用于對零交叉點之上和之下的點的“碰撞率”進(jìn)行計數(shù)。應(yīng)該注意，單個共享的計數(shù)器可以用來對零交叉點之上和之下的多個點的“碰撞率”進(jìn)行計數(shù)，這對于領(lǐng)域內(nèi)普通人來說是顯而易見的。在圖3的示例實施方案中，用三個觸發(fā)器360、370、380可獲得一個3位計數(shù)器。計數(shù)器340和觸發(fā)器360、370、380的操作將在下面結(jié)合圖7進(jìn)一步討論。正如后文所討論的，由計數(shù)器340產(chǎn)生的計數(shù)能夠識別每個邊沿的相對位置。通常，在識別上升或者下降沿的交叉點之前計數(shù)將為0。以這種方式，能夠計算每個數(shù)據(jù)線D0到D17上的邊沿，并且對準(zhǔn)到共同位置。
例如，漫游鎖存器RM可以設(shè)置為閾值0和時間t0。漫游鎖存器RT和RB可以設(shè)置為閾值+/-4和在時間軸之上的時間t1。利用上面的計數(shù)器為不同的位，d0到d17而計算的眼圖交叉，表示了偏差傳播。
圖4示出了根據(jù)本發(fā)明的一個實施例的數(shù)據(jù)信號監(jiān)控。如圖4所示，由于每個數(shù)據(jù)眼圖的N個鎖存器時間設(shè)置選項具有時間方向(例如，水平方向)并且每個數(shù)據(jù)眼圖的M個鎖存器閾值設(shè)置選項具有電壓方向(例如，垂直方向)，因此可以對圖3的三個漫游鎖存器RT、RM和RB進(jìn)行編程以進(jìn)行水平和垂直移動，來提供N×M個漫游鎖存器選項。這樣，通過在N×M個位置上對數(shù)據(jù)信號進(jìn)行采樣可獲得躍遷的準(zhǔn)確呈現(xiàn)。在一個示例實施方案中，在水平方向有N＝64階并且在垂直方向有M＝128階(在零交叉點上64階和零交叉點下64階)。
圖5詳細(xì)地示出了漫游鎖存器RT、RM和RB對數(shù)據(jù)信號的采樣。正如前面所示，可以對3個漫游鎖存器RT、RM和RB進(jìn)行水平編程以進(jìn)行每數(shù)據(jù)眼圖N拍的左右移動(例如，通過插入相位輸出)。另外，零交叉點中央鎖存器RM通常固定在垂直方向上的，例如圖5所示的零交叉點上。頂部和底部漫游鎖存器RT和RB通過對每個鎖存器編程為具有M個電壓級的可變閾值電壓輸入，能夠從零交叉點RM在垂直方向上上下移動。
因此，中央鎖存器RM的值是否與頂部和底部鎖存器，RT和RB的值匹配，提供了數(shù)據(jù)躍遷位置(上升和/或下降沿)的指示。如果中央鎖存器RM與頂部鎖存器RT有相同的值，就是說它們是匹配的。這樣，對于在數(shù)據(jù)眼圖內(nèi)部的采樣，例如數(shù)據(jù)眼圖510，期望中央鎖存器RM的值與頂部和底部鎖存器，RT和RB的值匹配。對于沿著數(shù)據(jù)眼圖的邊界的采樣，例如數(shù)據(jù)眼圖510，期望中央鎖存器RM的一些值將與頂部和底部鎖存器，RT和RB的一些值匹配。對數(shù)據(jù)眼圖的外部采樣，例如數(shù)據(jù)眼圖510，期望中央鎖存器RM的值與頂部和底部鎖存器，RT和RB的值不匹配。
圖6是一幅示意框圖，示出用于監(jiān)控并行總線上的偏差的測試控制系統(tǒng)600。在一個典型的實施方案中，對于與給定眼圖相關(guān)聯(lián)的N個水平位置的每一個，漫游鎖存器RT、RM和RB跨過M個垂直級的每一個以獲得數(shù)據(jù)眼圖樣本。對于采樣位置的N×M矩陣中的每個位置，漫游鎖存器RT、RM和RB各自的值由計時器610控制在一預(yù)定期間計算。在一個示例實施方案中，對于采樣位置的N×M矩陣中的每個位置，計數(shù)器620對預(yù)定期間中央鎖存器RM與頂部和底部鎖存器，RT和RB之間的不匹配個數(shù)計數(shù)。由計數(shù)器620生成的計數(shù)值，例如，經(jīng)過串行接口630提供給計算機(jī)裝置640，例如個人電腦或8051微處理器，用于進(jìn)一步的分析。
通常，一旦N×M個點上的數(shù)據(jù)載入到計算機(jī)裝置640，就能分析這些數(shù)據(jù)并計算出偏差以及通過控制單個位線延遲均衡偏差。對于采樣位置的N×M矩陣中的一個給定位置，碰撞率可以定義為，例如，預(yù)定期間與該位置相關(guān)的中央鎖存器RM與頂部或底部鎖存器，RT和RB之間的不匹配的數(shù)目。例如，如果給定位置在零交叉點之上，中央鎖存器RM的值相當(dāng)于頂部鎖存器RT的值。
圖7是結(jié)合本發(fā)明特征的偏差均衡系統(tǒng)700的示意框圖。如圖7所示，采用上面結(jié)合圖1討論的相同方式，示例SDRAM 100的功能被分成控制器ASIC 110、宏ASIC 130和SRAM ASIC 150。宏ASIC130和SRAM ASIC 150采用上面結(jié)合圖1討論的相同方式進(jìn)行操作。HSTL電路135根據(jù)本發(fā)明進(jìn)行調(diào)整來提供偏差計算。正如圖7所示，在一個示例實施方案中，為了讀出計數(shù)器的值，把與每個增強(qiáng)HSTL710的碰撞計數(shù)器的觸發(fā)器360、370、380連接在一起。
偏差均衡系統(tǒng)700也包括微處理器720來控制本發(fā)明的偏差均衡處理。微處理器720生成許多控制信號來控制偏差計算處理。微處理器720生成低和高閾值信號，LOTH和HITH，分別控制漫游鎖存器RB和RT的垂直采樣點和時間延遲控制。
另外，微處理器720生成一個計數(shù)/移動信號，控制觸發(fā)器360、370和380是在計數(shù)模式還是移動模式。在計數(shù)模式下，觸發(fā)器360、370和380以上面討論的方式對各種漫游鎖存器，RT、RM和RB之間的不匹配進(jìn)行計數(shù)。在移動模式，對于每個數(shù)據(jù)信號，D0到D17，每個觸發(fā)器360、370、380的計數(shù)值，順序地移動并被微處理器720讀取。通過控制漫游鎖存器，RT、RM和RB的位置，微處理器720能處理計數(shù)值來識別數(shù)字信號，D0到D17的上升和/或下降沿的位置。
這樣，微處理器720能將每個數(shù)據(jù)信號，D0到D17的上升和/或下降沿對準(zhǔn)到一個選定的時間線。通常，對于圖8中的每個數(shù)據(jù)信號，D0到D17，通過改變增強(qiáng)HSTL 710中每個緩沖器的延遲來對準(zhǔn)邊沿。
圖8所示的一個實施方案中，通過對每個數(shù)據(jù)信號，D0到D17，增加增強(qiáng)HSTL 710中每個緩沖器820的延遲控制值，直到它們都被對準(zhǔn)，以使邊沿對準(zhǔn)到偏差窗口200(圖2)中最右側(cè)位置(即，延遲該信號)。例如，數(shù)據(jù)信號D0在延遲設(shè)置中要求稍微增加，而數(shù)據(jù)信號D4在延遲設(shè)置中要求更小的增加。同樣，為了將邊沿對準(zhǔn)到偏差窗口200(圖2)中的最左側(cè)位置(即，提前該信號)，降低每個緩沖器820的延遲控制值。延遲控制值由微處理器720基于識別上升和/或下降沿的位置的計數(shù)值進(jìn)行調(diào)整，這對于領(lǐng)域內(nèi)的普通人員是顯而易見的。延遲也能對準(zhǔn)到延遲窗口左右位置之間的期望位置。
應(yīng)該注意，增強(qiáng)HSTL庫710能作為一個單獨的特定用途集成電路(ASIC)進(jìn)行銷售，如圖8所示，或者與宏ASIC 130或者SRAMASIC 150進(jìn)行集成。
根據(jù)發(fā)明的一個方面，如圖9所示，本發(fā)明的偏差監(jiān)控性能能夠監(jiān)測到信號的靜態(tài)相位偏移，如下靜態(tài)相位偏移t0=Σi-0N-1T0iN]]>通常，靜態(tài)相位偏移測量了在相鄰數(shù)據(jù)線的上升(或下降)沿之間的延遲。
根據(jù)發(fā)明的另一個方面，如圖10所示，本發(fā)明的偏差監(jiān)控性能能夠監(jiān)測到信號的半周期抖動，如下半周期抖動tJH＝_half_periodn-1/(2*f0)通常，半周期抖動測量了給定數(shù)據(jù)線上相鄰的上升和下降沿(或者，反之亦然)之間的延遲。
根據(jù)發(fā)明的另一個方面，如圖11所示，本發(fā)明的偏差監(jiān)控性能能夠監(jiān)測到信號的周期抖動，如下周期抖動tp＝_periodn-1/f0通常，周期抖動測量了給定數(shù)據(jù)線上相鄰的上升(或下降)沿之間的延遲。
多個一樣的模具在晶體表面以重復(fù)的模式典型地形成。每個模具包括這里描述的一個裝置，并且可能包括其它結(jié)構(gòu)或電路。單個模具從晶體上切下或切成小塊，然后打包作為集成電路。本領(lǐng)域的技術(shù)人員知道如何切割晶體和打包模具來生產(chǎn)集成電路。這種人造的集成電路被認(rèn)為是本發(fā)明的一部分。
可以理解，這里示出和描述的實施方案和變化僅僅是對本發(fā)明的原理的闡釋并且在沒有背離本發(fā)明范圍和實質(zhì)的情況下，本領(lǐng)域的技術(shù)人員可以實現(xiàn)各種改變。
權(quán)利要求
1.一種用于監(jiān)控并行總線上多個信號的延遲偏差的方法，包括為每個單元間隔獲取所述多個信號的多個樣本；和基于所述的樣本在所述多個信號中識別躍遷的位置。
2.如權(quán)利要求1的方法，其中所述獲取步驟進(jìn)一步包括使用多個鎖存器對所述多個信號采樣的步驟，和通過比較所述鎖存器的值估計所述多個信號中一個或多個信號的值的步驟。
3.如權(quán)利要求2的方法，其中所述多個鎖存器通過對單元間隔中的N階和M個電壓水平中的至少一個采樣所述多個信號來對所述多個信號進(jìn)行采樣。
4.如權(quán)利要求1的方法，進(jìn)一步包括收集所述多個信號的統(tǒng)計的步驟。
5.如權(quán)利要求1的方法，進(jìn)一步包括確定在所述多個信號中的躍遷相對分布的步驟。
6.如權(quán)利要求1的方法，進(jìn)一步包括將所述多個信號的躍遷對準(zhǔn)到共同位置上的步驟。
7.一種用于監(jiān)控并行總線上多個信號的延遲偏差的電路，包括多個鎖存器，用于對每個單元間隔獲取所述多個信號的多個樣本；以及微處理器，用于基于所述的樣本識別所述多個信號的躍遷位置。
8.如權(quán)利要求7的延遲偏差監(jiān)控電路，其中所述微處理器還配置以確定所述多個信號中的躍遷相對分布。
9.如權(quán)利要求3的延遲偏差監(jiān)控電路，其中所述微處理器還配置以將所述多個信號中的躍遷對準(zhǔn)到共同位置。
10.一種集成電路，包括用于監(jiān)控并行總線上多個信號的延遲偏差的電路，包括多個鎖存器，用來對每個單元間隔獲得所述的多個信號的多個樣本；和微處理器，基于所述樣本識別所述多個信號的躍遷位置。
全文摘要
本發(fā)明提供一種用于監(jiān)控和補(bǔ)償高速并行總線上的偏差的方法和設(shè)備。對于每個單元間隔，通過獲得多個信號的多個樣本來監(jiān)控并行總線上多個信號的延遲偏差；以及基于樣本識別多個信號的躍遷位置。樣本能夠被獲得，例如，可以通過使用多個鎖存器采樣多個信號并通過比較鎖存器的值來估計多個信號的一個或多個值。微處理器能夠有選擇地用于確定多個信號中躍遷的相對分布并將多個信號的躍遷對準(zhǔn)到共同位置。通過調(diào)整與多個信號的每一個相關(guān)聯(lián)的緩沖器的延遲控制設(shè)置，可以將多個信號的躍遷對準(zhǔn)到共同位置。
文檔編號G11C7/10GK1941163SQ20061008772
公開日2007年4月4日 申請日期2006年5月31日 優(yōu)先權(quán)日2005年9月27日
發(fā)明者莫罕默德·S.·默比恩 申請人:艾格瑞系統(tǒng)有限公司