專利名稱：閃存單元的內(nèi)建式自測試的制作方法
技術(shù)領(lǐng)域：
本發(fā)明大體上涉及閃存器件的制造，更具體地，涉及一種用于通過最少數(shù)量的管腳執(zhí)行核心閃存單元陣列的內(nèi)建式自測試(BIST)的系統(tǒng)以及方法，以同時測試單一半導(dǎo)體晶片上最大數(shù)量的芯片。
后述的[具體實施方式
]一節(jié)將安排成以下的多個子節(jié)A.BIST(內(nèi)建式自測試)系統(tǒng)；B.BIST(內(nèi)建式自測試)接口；C.后端BIST(內(nèi)建式自測試)狀態(tài)機；D.核心閃存單元缺陷地址的片上修復(fù)(On-Chip Repair)；E.用于測試該BIST(內(nèi)建式自測試)后端狀態(tài)機功能的診斷模式；F.在BIST(內(nèi)建式自測試)系統(tǒng)中的地址序列發(fā)生器；G.在BIST(內(nèi)建式自測試)系統(tǒng)中的圖形產(chǎn)生器；H.用于有效擦除校驗BIST(內(nèi)建式自測試)模式的片上擦除脈沖計數(shù)器；以及I.在測試閃存器件的CAM部分期間片上容限電壓(marginingvoltage)的產(chǎn)生。
背景技術(shù)：
請參閱圖1，閃存器件的閃存單元100包括隧道電介質(zhì)結(jié)構(gòu)102，該隧道電介質(zhì)結(jié)構(gòu)102典型的包括集成電路制造領(lǐng)域的技術(shù)人士所熟知的如二氧化硅(SiO2)或氮氧化物(nitrided oxide)等物質(zhì)。該隧道電介質(zhì)結(jié)構(gòu)102形成在半導(dǎo)體襯底或P阱103上。此外，浮動?xùn)艠O結(jié)構(gòu)104，其由例如多晶硅等材料所組成，并形成在該隧道電介質(zhì)結(jié)構(gòu)102上。典型的由二氧化硅(SiO2)所組成的電介質(zhì)結(jié)構(gòu)106形成在該浮動?xùn)艠O結(jié)構(gòu)104上。由導(dǎo)電材料所組成的控制柵極結(jié)構(gòu)108形成在該電介質(zhì)結(jié)構(gòu)106上。
摻雜有如砷(As)或磷(P)等結(jié)摻雜物的漏極位線結(jié)110形成在半導(dǎo)體襯底或P阱103的有源器件區(qū)域112中并朝向圖1中浮動?xùn)艠O結(jié)構(gòu)104的左側(cè)壁。摻雜有結(jié)摻雜物的源極位線結(jié)114形成在半導(dǎo)體襯底或P阱103的有源器件區(qū)域112中并朝向圖1中浮動?xùn)艠O結(jié)構(gòu)104的右側(cè)壁。
在圖1的閃存單元100執(zhí)行編程或擦除操作期間，電荷載體注入該浮動?xùn)艠O結(jié)構(gòu)104或自該浮動?xùn)艠O結(jié)構(gòu)104穿隧而出。如同閃存技術(shù)領(lǐng)域的技術(shù)人員所了解的，此種位于浮動?xùn)艠O結(jié)構(gòu)104中電荷載體數(shù)量的變化會改變該閃存單元100的臨界電壓。舉例而言，當電子為注入該浮動?xùn)艠O結(jié)構(gòu)104中的電荷載體時，該臨界電壓增加。此外，當電子為自該浮動?xùn)艠O結(jié)構(gòu)104穿隧而出的電荷載體時，該臨界電壓減少。如同本領(lǐng)域技術(shù)人員所了解的，此二種狀況用作該閃存單元100中數(shù)字信息儲存的二種狀態(tài)。
舉例而言，在該閃存單元100的編程期間，正9伏特的電壓施加在該控制柵極結(jié)構(gòu)108上，正5伏特的電壓施加在該漏極位線結(jié)110上，而0伏特的電壓則施加在該源極位線結(jié)114與半導(dǎo)體襯底或P阱103上。通過此種偏壓，當該閃存單元100為N溝道閃存單元時，電子注入該浮動?xùn)艠O結(jié)構(gòu)104以在該閃存單元100的編程期間增加該閃存單元100的臨界電壓。
此外，舉例而言，在該閃存單元100擦除期間，負9.5伏特的電壓施加在該控制柵極結(jié)構(gòu)108上，該漏極位線在結(jié)110浮動，且正4.5伏特的電壓施加在該源極位線結(jié)114與半導(dǎo)體襯底或P阱103上。通過此種偏壓，當該閃存單元100為N溝道閃存單元時，電子自該浮動?xùn)艠O結(jié)構(gòu)104向外拉出以在該閃存單元100擦除期間降低該閃存單元100的臨界電壓。此種擦除操作被閃存技術(shù)領(lǐng)域的技術(shù)人員稱為邊緣擦除過程(edge erase process)。
在另一隧道擦除過程中，隨著該漏極位線結(jié)110與源極位線結(jié)114的浮動，負9.5伏特的電壓施加在該控制柵極結(jié)構(gòu)108上且正9伏特的電壓施加在該半導(dǎo)體襯底或P阱103上。通過此種偏壓，當該閃存單元100為N溝道閃存單元時，電子自該浮動?xùn)艠O結(jié)構(gòu)104向外拉出至該半導(dǎo)體襯底或P阱103，以在該閃存單元100擦除期間降低該閃存單元100的臨界電壓。
圖2顯示圖1的閃存單元100的電路圖，閃存單元100包括耦接至該控制柵極結(jié)構(gòu)108的控制柵極端150，耦接至該漏極位線結(jié)110的漏極端152，耦接至該源極位線結(jié)114的源極端154，以及耦接至該半導(dǎo)體襯底或P阱103的襯底或P阱端156。圖3顯示電可擦除的可編程存儲器件200，如閃存技術(shù)領(lǐng)域的技術(shù)人員所知，其由閃存單元陣列所組成。請參閱圖3，閃存單元陣列200包括多個閃存單元行與列，其中每一個閃存單元具有與圖1和2的閃存單元100類似的結(jié)構(gòu)。處于簡單明確說明的目的，圖3的閃存單元陣列200為二列二行的閃存單元。然而，典型的閃存單元陣列包含具有更多個閃存單元行與列的電可擦除的可編程存儲器件。
請參閱圖3，在包含電可擦除的可編程存儲器件的閃存單元陣列200中，位于陣列的行中所有閃存單元的控制柵極端相互耦接以形成該行的各別字線。在圖3中，位于該第一行中所有閃存單元的控制柵極端相互耦接以形成第一字線202，而位于該第二行中所有閃存單元的控制柵極端相互耦接以形成第二字線204。
此外，位于陣列的列中所有閃存單元的漏極端相互耦接以形成該列的個別位線。在圖3中，位于該第一列中所有閃存單元的漏極端相互耦接以形成第一位線206，而位于該第二列中所有閃存單元的漏極端相互耦接以形成第二位線208。請再參閱圖3，該陣列200的所有閃存單元的源極端共同耦接至源極電壓VSS，而該陣列200的所有閃存單元的襯底或P阱則共同耦接至襯底電壓VSUB。
請參閱圖4，舉例而言，由圖3的中所示的閃存單元陣列所組成的閃存器件形成在半導(dǎo)體晶片220的半導(dǎo)體芯片上。多個半導(dǎo)體芯片形成在該半導(dǎo)體晶片220上。圖4的半導(dǎo)體晶片220上的每一個方形區(qū)域表示一個半導(dǎo)體芯片。出于明確說明的目的，典型的半導(dǎo)體晶片將較圖4所示的形成有更多的半導(dǎo)體芯片。圖4中的每一個半導(dǎo)體芯片具有各個由核心閃存單元所組成的閃存器件。
在該半導(dǎo)體晶片220上的閃存器件的制造期間，半導(dǎo)體芯片上的每一個閃存器件如閃存器件制造領(lǐng)域的技術(shù)人員所知，接受適當?shù)墓δ軠y試。請參閱圖5，示例的半導(dǎo)體芯片222具有由核心閃存單元陣列224所組成的閃存器件。請再參閱圖3和5，在該半導(dǎo)體芯片222上的閃存器件進行測試期間，外部測試系統(tǒng)通過該半導(dǎo)體芯片222的接觸墊226施加偏置電壓在該核心閃存單元陣列224上用于測試該核心閃存單元陣列224。
請參閱圖3和5，編程與擦除圖形電壓依據(jù)多個閃存測試模式通過該測試系統(tǒng)經(jīng)過該接觸墊226施加在該核心閃存單元陣列224上。舉例而言，在其中一種測試模式中，該核心閃存單元陣列224在可替換的檢查板(checker-board)圖形中被編程和擦除。此外，位于該核心閃存單元陣列224對角線中的閃存單元在另一個測試模式中被編程。接著，針對每一個測試模式通過該外部測試系統(tǒng)經(jīng)過該接觸墊226在該核心閃存單元陣列上執(zhí)行讀取操作，以確定該核心閃存單元陣列224被適當?shù)木幊膛c擦除。這些用在測試該核心閃存單元陣列的適當功能的多種閃存測試模式與外部測試系統(tǒng)對于閃存器件制造領(lǐng)域的技術(shù)人員是公知的。該外部測試系統(tǒng)可例如為總部位于美國加州Palo Alto市的Agilent Technologies公司所生產(chǎn)的V3300原型。
在現(xiàn)有技術(shù)中，該外部測試系統(tǒng)在測試該核心閃存單元陣列的適當功能期間，通過該半導(dǎo)體芯片222的接觸墊226執(zhí)行該核心閃存單元陣列編程、擦除以及讀取操作。舉例而言，在現(xiàn)有技術(shù)中，針對相對大的核心閃存單元陣列(如16Mb的閃存器件)，必須使用相對多數(shù)量的外部測試系統(tǒng)管腳以測試該半導(dǎo)體晶片220上的每一個半導(dǎo)體芯片。例如，在現(xiàn)有技術(shù)中，對在16Mb的閃存器件而言，當該外部測試系統(tǒng)直接在該核心閃存單元陣列上執(zhí)行編程、擦除以及讀取操作時，必須使用46支外部測試系統(tǒng)管腳。當該外部測試系統(tǒng)具有500支管腳時，由于測試每一個半導(dǎo)體芯片各需使用46支管腳，因此僅可同時測試10個半導(dǎo)體芯片。
然而，當前亟需要同時測試最大數(shù)量的半導(dǎo)體芯片以使閃存器件制造期間的產(chǎn)量最大化。舉例而言，可通過具有更多支管腳的外部測試系統(tǒng)以同時測試更大量的半導(dǎo)體芯片。但是，具有過多數(shù)量管腳的外部測試系統(tǒng)可能需要更高的成本。此外，隨著科技的進步而提升的閃存器件的位數(shù)，在習(xí)知技術(shù)中，當該外部測試系統(tǒng)直接在該核心閃存單元陣列上執(zhí)行編程、擦除以及讀取操作時，每一個半導(dǎo)體芯片可能要求更多的外部測試系統(tǒng)管腳，進而降低產(chǎn)量。因此，需要一種使測試每一個半導(dǎo)體芯片上的閃存器件所使用的管腳數(shù)量最小化的機制，據(jù)此通過具有有限的總管腳數(shù)的外部測試系統(tǒng)可同時測試最多數(shù)量的半導(dǎo)體芯片，以增加閃存器件制造期間的產(chǎn)量。

發(fā)明內(nèi)容
據(jù)此，在本發(fā)明的主要方面，在測試半導(dǎo)體芯片上的閃存器件期間執(zhí)行編程、擦除以及讀取操作是通過BIST系統(tǒng)在半導(dǎo)體芯片內(nèi)的片上執(zhí)行的，該BIST系統(tǒng)隨著相同的半導(dǎo)體芯片上的閃存器件而形成在片上的。因此，可排除用于編程、擦除以及讀取操作的外部測試系統(tǒng)所的管腳，以減少用在測試半導(dǎo)體芯片上每一個閃存器件的管腳數(shù)。
在本發(fā)明的一個實施例中，在一種用在測試形成在半導(dǎo)體芯片上的核心閃存單元陣列的系統(tǒng)與方法中，在第一狀態(tài)期間，測試類型數(shù)據(jù)從外部測試系統(tǒng)輸入至形成在該半導(dǎo)體芯片上的第一數(shù)據(jù)儲存器件。形成在該半導(dǎo)體芯片上的測試類型譯碼器將該測試類型數(shù)據(jù)譯碼，以確定BIST是否被該外部測試系統(tǒng)所喚起。在第二狀態(tài)期間，當該BIST被外部測試系統(tǒng)所喚起時，測試模式數(shù)據(jù)連續(xù)的從該外部測試系統(tǒng)輸入至形成在該半導(dǎo)體芯片上的第二數(shù)據(jù)儲存器件。
該測試模式數(shù)據(jù)定義有在該核心閃存單元陣列上將要執(zhí)行的所需的閃存測試模式。每一個測試模式對應(yīng)于在該核心閃存單元陣列施加偏置的各個圖形以及針對核心閃存單元陣列編程與擦除狀態(tài)的各個預(yù)期圖形。形成在該半導(dǎo)體芯片上的前端狀態(tài)機，將該測試模式數(shù)據(jù)譯碼以決定用于執(zhí)行該預(yù)期測試模式的指令。
形成在該半導(dǎo)體芯片上的后端狀態(tài)機，在第三狀態(tài)期間，依據(jù)由該前端狀態(tài)機所決定的指令執(zhí)行預(yù)期的測試模式。針對每一個預(yù)期的測試模式，該后端狀態(tài)機依據(jù)在該核心閃存單元陣列施加偏壓的各個圖形在該閃存單元陣列上施加電壓。針對每一個預(yù)期的測試模式，在后端狀態(tài)機依據(jù)各個在該核心閃存單元陣列施加偏置的圖形在該閃存單元陣列上施加電壓后，該后端狀態(tài)機針對該閃存單元陣列測量編程與擦除狀態(tài)的圖形。此外，該后端狀態(tài)機通過比較該測量出的編程與擦除狀態(tài)的圖形與該所預(yù)期的閃存單元陣列來測量編程與擦除狀態(tài)的圖形，以決定每一個預(yù)期的測試模式的結(jié)果是通過還是失敗。
在第三狀態(tài)期間，對應(yīng)于每一個預(yù)期測試模式的各個測試通過與否的結(jié)果被儲存在形成在該半導(dǎo)體芯片上的第三數(shù)據(jù)儲存器件。在第四狀態(tài)期間，儲存在該第三數(shù)據(jù)儲存器件中對應(yīng)于每一個預(yù)期測試模式的各個測試通過與否的結(jié)果被連續(xù)的輸出至該外部測試系統(tǒng)。
當該第一數(shù)據(jù)儲存器件、第二數(shù)據(jù)儲存器件和第三數(shù)據(jù)儲存器件分別為串行移位寄存器中的一部分時，將可凸顯本發(fā)明特有的功效。在此情況下，在第二狀態(tài)期，間該測試數(shù)據(jù)通過一個輸入/輸出管腳連續(xù)的從該外部測試系統(tǒng)移位至該串行移位寄存器的第一部分中。此外，在第三狀態(tài)期間，對應(yīng)于每一個所需測試模式的各個測試通過與否的結(jié)果被儲存在該串行移位寄存器的第二部分中，并在第四狀態(tài)期間通過一個輸入/輸出管腳連續(xù)的輸出。
由于該閃存單元陣列上的編程、擦除以及讀取操作在半導(dǎo)體芯片上以片上方式執(zhí)行，用于測試每一個半導(dǎo)體芯片的外部測試系統(tǒng)的管腳數(shù)會減少。該用于測試每一個半導(dǎo)體芯片的外部測試系統(tǒng)的管腳數(shù)量包括多支控制信號管腳，多支電源管腳，以及多支輸入/輸出管腳。舉例而言，依據(jù)本發(fā)明的一個實施例，可包括三支控制信號管腳，二支電源管腳，以及二支輸入/輸出管腳。
用于測試每一個半導(dǎo)體芯片的管腳數(shù)會從現(xiàn)有技術(shù)的46支減少至7支。使用此種減少的管腳數(shù)，通過具有有限的總管腳數(shù)的外部測試系統(tǒng)可同時測試最大數(shù)量的半導(dǎo)體芯片，以使閃存器件制造期間的產(chǎn)量最大化。
通過閱讀參照附圖的本發(fā)明的詳細說明將更容易了解本發(fā)明的前述與其它的特征與優(yōu)點。


圖1顯示了閃存單元的剖面圖；圖2顯示了圖1的閃存器件的電路圖；圖3顯示了包含閃存器件的閃存單元陣列；圖4顯示了具有多個半導(dǎo)體芯片的半導(dǎo)體晶片，且該每一個半導(dǎo)體芯片上形成有各自的閃存單元陣列；圖5顯示了依據(jù)現(xiàn)有技術(shù)，其上形成有閃存單元陣列以及用于在該外部測試系統(tǒng)直接在該閃存單元陣列上執(zhí)行編程、擦除與讀取操作時測試該閃存單元陣列的接觸墊的示例半導(dǎo)體芯片；圖6顯示了依據(jù)本發(fā)明一個方面的在該半導(dǎo)體芯片上伴隨該閃存單元陣列而建立在片上的BIST系統(tǒng)，據(jù)此在該閃存器件測試期間，該編程、擦除與讀取操作在該半導(dǎo)體芯片的片上予以執(zhí)行；圖7顯示了依據(jù)本發(fā)明一個實施例的圖6的BIST系統(tǒng)的構(gòu)件的基本方塊圖；圖8顯示了依據(jù)本發(fā)明一個實施例的圖7的BIST系統(tǒng)的構(gòu)件的方塊圖；圖9顯示了依據(jù)本發(fā)明一個實施例的在圖6和7的BIST系統(tǒng)中用于執(zhí)行多個閃存測試模式的圖8的BIST接口的操作步驟流程圖；圖10顯示了依據(jù)本發(fā)明一個實施例的來自該外部測試系統(tǒng)的用于安排圖8的BIST接口的第一狀態(tài)、第二狀態(tài)、第三狀態(tài)與第四狀態(tài)發(fā)生的控制信號的時序圖；圖11顯示了依據(jù)本發(fā)明一個實施例的在該BIST接口的串行移位寄存器中的數(shù)據(jù)示例；圖12顯示了依據(jù)本發(fā)明另一實施例的被多個半導(dǎo)體芯片所共享的外部測試系統(tǒng)管腳，用于在該多個半導(dǎo)體芯片的各個核心閃存單元的片上測試期間進一步使產(chǎn)量最大化；圖13顯示了依據(jù)本發(fā)明一個實施例的圖7的后端BIST狀態(tài)機的構(gòu)件的方塊圖；圖14顯示了依據(jù)本發(fā)明一個實施例的包括用于執(zhí)行每一個BIST模式的START、JUICE、VERIFY1、VERIFY2、APD、HTRB、DONE和HANG狀態(tài)的圖13的后端BIST狀態(tài)機的相對少量的狀態(tài)；圖15顯示了依據(jù)本發(fā)明一個實施例的當當前BIST模式用于在該核心閃存單元上施加編程和/或擦除電壓時，圖13的后端BIST狀態(tài)機的操作步驟流程圖；圖16顯示了劃分為多個區(qū)塊與扇區(qū)的核心閃存單元；圖17顯示了形成在圖16的核心閃存單元的每一個區(qū)塊中的64位線與64字線；圖18顯示了依據(jù)本發(fā)明一個實施例的當當前BIST模式包括讀取針對多個核心閃存單元中的每一個核心閃存單元而予以編程或擦除的各個邏輯狀態(tài)時，圖13的后端BIST狀態(tài)機的操作步驟流程圖；圖19顯示了依據(jù)本發(fā)明一個實施例的當當前BIST模式用于在多個核心閃存單元中的每一個核心閃存單元的位線與字線上施加應(yīng)力電壓時，圖13的后端BIST狀態(tài)機的操作步驟流程圖；圖20顯示了依據(jù)現(xiàn)有技術(shù)的該外部測試系統(tǒng)執(zhí)行用于通過閃存單元冗余組件取代核心閃存單元的缺陷地址，以修復(fù)該核心閃存單元的缺陷地址的內(nèi)容可尋址存儲器(content addressable memory；CAM)的方塊圖；圖21顯示了依據(jù)本發(fā)明一個實施例的具有附加步驟的用于在片上執(zhí)行內(nèi)容可尋址存儲器(CAM)編程，通過閃存單元冗余組件取代核心閃存單元的缺陷地址，來片上修復(fù)該核心閃存單元的缺陷地址的圖15的流程圖；圖22顯示了位于閃存單元冗余組件中閃存單元的缺陷地址；圖23顯示了依據(jù)本發(fā)明一個實施例的具有附加步驟的用于在片上執(zhí)行內(nèi)容可尋址存儲器(CAM)編程，通過閃存單元冗余組件取代核心閃存單元的缺陷地址，來片上修復(fù)該核心閃存單元的缺陷地址的圖18的流程圖；圖24顯示了依據(jù)現(xiàn)有技術(shù)劃分為多個區(qū)塊的核心閃存單元；圖25顯示了依據(jù)本發(fā)明一個實施例的可用于修復(fù)在核心閃存單元的每一個區(qū)塊中核心閃存單元的缺陷地址的各組的二個冗余組件；圖26顯示了依據(jù)本發(fā)明一個實施例的在修復(fù)程序期間用于通過片上修復(fù)該核心閃存單元的缺陷地址的構(gòu)件方塊圖；圖27顯示了依據(jù)本發(fā)明一個實施例的在圖26的該構(gòu)件操作用于片上修復(fù)該核心閃存單元的缺陷地址的期間該修復(fù)程序的流程圖；圖28顯示了依據(jù)本發(fā)明一個實施例的圖26的FAILREP邏輯的實施示例；圖29顯示了用于在適當?shù)膬?nèi)容可尋址存儲器(CAM)編程變化期間產(chǎn)生變量的現(xiàn)有技術(shù)的內(nèi)容可尋址存儲器(CAM)邏輯；圖30顯示了依據(jù)本發(fā)明一個實施例的通過圖28的FAILREP邏輯所產(chǎn)生的FAILREP值的值表；圖31顯示了依據(jù)本發(fā)明一個實施例的圖26的修復(fù)匹配單元實施例的示例；圖32顯示了依據(jù)本發(fā)明一個實施例的通過圖26的修復(fù)匹配單元所產(chǎn)生的REDOK值的值表；圖33顯示了依據(jù)本發(fā)明一個實施例的用于測試形成在具有核心閃存單元陣列形成其上的半導(dǎo)體芯片上的該BIST系統(tǒng)的后端狀態(tài)機的功能且不考慮該核心閃存單元陣列的功能的系統(tǒng)構(gòu)件；圖34顯示了依據(jù)本發(fā)明一個實施例的圖33的系統(tǒng)中的信號選擇器實施例的示例；圖35顯示依據(jù)本發(fā)明一個實施例的圖33的系統(tǒng)中的診斷匹配邏輯實施例的示例；圖36顯示了依據(jù)本發(fā)明一個實施例的圖35的診斷匹配邏輯中信號鎖存實施例的示例；圖37顯示了依據(jù)本發(fā)明一個實施例的產(chǎn)生在圖35的診斷匹配邏輯中具有針對圖36的信號鎖存的結(jié)果Q輸出的可能的復(fù)位或設(shè)定值的表；圖38顯示了依據(jù)本發(fā)明一個實施例的當BIST模式在該診斷模式被喚起后通過該后端狀態(tài)機執(zhí)行該核心閃存單元陣列的閃存單元編程時，由圖33的該后端狀態(tài)機所進入的狀態(tài)的流程圖；圖39顯示了依據(jù)本發(fā)明一個實施例的當BIST模式在該診斷模式被喚起后通過該后端狀態(tài)機執(zhí)行該核心閃存單元陣列的閃存單元擦除時，由圖33的該后端狀態(tài)機所進入的狀態(tài)的流程圖；圖40顯示了依據(jù)本發(fā)明一個實施例的當BIST模式在該診斷模式被喚起后隨著所插入的擦除后自動程序干擾(Auto Program Disturbafter Erase；APDE)通過該后端狀態(tài)機執(zhí)行該核心閃存單元陣列的閃存單元擦除時，由圖33的該后端狀態(tài)機所進入的狀態(tài)的流程圖；圖41顯示了依據(jù)本發(fā)明一個實施例的當BIST模式在該診斷模式被喚起后通過該后端狀態(tài)機針對該核心閃存單元陣列的每一個閃存單元讀取各個編程或擦除的邏輯狀態(tài)時，由圖33的該后端狀態(tài)機所進入的狀態(tài)的流程圖；圖42顯示了依據(jù)本發(fā)明一個實施例的位于BIST系統(tǒng)中包括地址序列發(fā)生器緩沖器與地址定序控制邏輯的地址序列發(fā)生器的方塊圖；
圖43顯示了依據(jù)本發(fā)明一個實施例的圖42的地址序列發(fā)生器的多個地址定序緩沖器；圖44顯示了依據(jù)本發(fā)明一個實施例的由該地址定序控制邏輯所產(chǎn)生的用于復(fù)位該地址定序緩沖器以開始在該BIST模式的起始位置尋址的復(fù)位信號；圖45顯示了依據(jù)本發(fā)明一個實施例的當二個相鄰的X地址相互鏡像時由用于實現(xiàn)該X地址物理的相鄰定序的X地址位子集的地址定序控制邏輯所執(zhí)行由的控制；圖46顯示了依據(jù)本發(fā)明一個實施例的用于指示每一個將由外部測試系統(tǒng)存取的單次可編程(One Time Programmable；OTP)閃存單元的地址而將來自BIST接口的寄存器的位圖形耦合至Y地址緩沖器的子集；圖47顯示了依據(jù)本發(fā)明一個實施例的用于決定冗余閃存單元是否是待定序的冗余定序使能邏輯與最大列地址選擇器；圖48顯示了核心閃存單元的最后列與冗余閃存單元的最后列；圖49顯示了依據(jù)本發(fā)明一個實施例的由用于決定冗余閃存單元是否是待定序的該定序使能邏輯與最大列地址選擇器所使用的信號的時序圖；圖50顯示了依據(jù)本發(fā)明一個實施例的由用于通過多個扇區(qū)的寫保護內(nèi)容可尋址存儲器(Write Protect Content Addressable Memories；WPCAM)定序的地址定序緩沖器的地址定序控制邏輯所執(zhí)行的控制；圖51顯示了依據(jù)本發(fā)明一個實施例的用于通過多個扇區(qū)的寫保護內(nèi)容可尋址存儲器定序的位圖形表；圖52顯示了依據(jù)本發(fā)明一個實施例的用于指示待擦除修剪的基準單元(reference cell)的地址而將來自BIST接口的寄存器的位圖形耦合至Y地址緩沖器的子集；圖53顯示了依據(jù)本發(fā)明一個實施例的在擦除修剪BIST模式期間具有Y地址緩沖器的子集的基準單元的地址定序表；圖54顯示了依據(jù)本發(fā)明一個實施例的用于利用地址定序緩沖器的Y地址緩沖器的子集通過該基準單元擦除修剪具有定序的基準單元的流程圖；
圖55顯示了依據(jù)本發(fā)明一個實施例的用于依據(jù)X最小最大原則與Y最小最大原則控制信號，在字線地址增加前通過每一個位線或在位線地址增加前通過每一個字線定序的地址定序緩沖器的地址定序控制邏輯所執(zhí)行的控制；圖56顯示了依據(jù)本發(fā)明一個實施例的用于通過替代的閃存單元通過針對檢查板BIST模式的閃存單元列與行定序的地址定序緩沖器的地址定序控制邏輯所執(zhí)行的控制；圖57顯示了依據(jù)本發(fā)明一個實施例的用于通過位于閃存單元扇區(qū)的對角線位置的每一個閃存單元定序的地址定序緩沖器的地址定序控制邏輯所執(zhí)行的控制；圖58顯示了依據(jù)本發(fā)明一個實施例的針對閃存單元扇區(qū)的八個子扇區(qū)具有八個對角線的閃存單元的扇區(qū)的示例；圖59顯示了依據(jù)本發(fā)明一個實施例的用于針對每一個具有形成在半導(dǎo)體芯片的多個圖形產(chǎn)生邏輯單元且該半導(dǎo)體芯片具有閃存單元陣列的BIST模式產(chǎn)生預(yù)期的位圖形的系統(tǒng)的方塊圖；圖60顯示了依據(jù)本發(fā)明一個實施例的編程圖形產(chǎn)生邏輯單元、擦除圖形產(chǎn)生邏輯單元、對角線圖形產(chǎn)生邏輯單元以及檢查板圖形產(chǎn)生邏輯單元的示例；圖61顯示了依據(jù)本發(fā)明一個實施例的圖60的對角線圖形產(chǎn)生邏輯單元的示例；圖62顯示了依據(jù)本發(fā)明一個實施例的圖60的檢查板圖形產(chǎn)生邏輯單元的示例；圖63顯示了由四乘四閃存單元陣列及在其陣列中的各個位置的示例；圖64顯示了當該當前BIST模式用于編程圖63的閃存單元陣列的每一個閃存單元時所有邏輯低狀態(tài)所預(yù)期的位圖形；圖65顯示了當該當前BIST模式用于擦除圖63的閃存單元陣列的每一個閃存單元時所有邏輯低狀態(tài)所預(yù)期的位圖形；圖66顯示了當該當前BIST模式用于邏輯低或高狀態(tài)的檢查板圖形時圖63的閃存單元陣列所預(yù)期的位圖形；圖67顯示了當該當前BIST模式用于僅位于閃存單元陣列的對角線位置的邏輯低狀態(tài)的對角線圖形時圖63的閃存單元陣列所預(yù)期的位圖形；圖68顯示了圖63的閃存單元陣列每一個位置的閃存單元的各個X地址與各個Y地址表；圖69顯示了依據(jù)本發(fā)明一個實施例的圖59的圖形選擇器實施例的示例；圖70顯示了在擦除確認BIST模式期間將被擦除確認的閃存單元的四列乘四行選擇器的示例；圖71顯示了依據(jù)本發(fā)明一個實施例的在片上擦除確認BIST模式期間用于記錄施加在閃存單元扇區(qū)上的擦除脈沖數(shù)的系統(tǒng)的方塊圖；圖72顯示了依據(jù)本發(fā)明一個實施例的在片上擦除確認BIST模式期間用于記錄施加在閃存單元扇區(qū)上的擦除脈沖數(shù)的圖71的系統(tǒng)的脈沖記數(shù)控制器中的組件；圖73顯示了依據(jù)本發(fā)明一個實施例的在片上擦除確認BIST模式期間用于記錄施加在閃存單元扇區(qū)上的擦除脈沖數(shù)的圖71和72的系統(tǒng)操作的流程圖；圖74顯示了依據(jù)現(xiàn)有技術(shù)的包括在外圍區(qū)域中的內(nèi)容可尋址存儲器且具有來自在芯片的外部測試系統(tǒng)的外編程極限電壓的圖4的半導(dǎo)體芯片的組件；圖75顯示了依據(jù)本發(fā)明一個實施例的具有在該內(nèi)容可尋址存儲器測試期間在該半導(dǎo)體芯片中片上產(chǎn)生極限電壓的BIST系統(tǒng)中的容限電壓產(chǎn)生器裝置的圖4的半導(dǎo)體芯片的組件；圖76顯示了依據(jù)本發(fā)明一個實施例的圖75的容限電壓產(chǎn)生器裝置的電路圖；圖77顯示了具有二個內(nèi)容可尋址存儲器閃存單元的內(nèi)容可尋址存儲器的方塊圖；圖78顯示了依據(jù)本發(fā)明一個實施例的在圖76的容限電壓產(chǎn)生器裝置中用于控制耦接至高電壓源的晶體管開關(guān)的電平轉(zhuǎn)換器；圖79顯示了依據(jù)本發(fā)明一個實施例的在圖76的容限電壓產(chǎn)生器裝置操作期間的電平表；圖80顯示了依據(jù)本發(fā)明一個實施例的在BIST模式被喚起期間當編程容限時圖76的容限電壓產(chǎn)生器裝置的電平；圖81顯示了依據(jù)本發(fā)明一個實施例的在BIST模式被喚起期間當擦除容限時圖76的容限電壓產(chǎn)生器裝置的電平；圖82顯示了依據(jù)本發(fā)明一個實施例的在手動模式被喚起期間當編程容限時圖76的容限電壓產(chǎn)生器裝置的電平；以及圖83顯示了依據(jù)本發(fā)明一個實施例的在手動模式被喚起期間當擦除容限時圖76的容限電壓產(chǎn)生器裝置的電平。
為了明確的說明，所附的圖式并未依據(jù)實際比例繪制。在圖1至83中具有相同組件符號的組件視為具有相同結(jié)構(gòu)與功能的組件。
具體實施例方式
A.BIST(內(nèi)建式自測試)系統(tǒng)請參閱圖6，在本發(fā)明的通常方面，BIST(內(nèi)建式自測試)系統(tǒng)300形成在半導(dǎo)體芯片302上，該半導(dǎo)體芯片302具有形成在其上的閃存器件304。該閃存器件304例如可由圖3所示的閃存單元陣列所組成。該半導(dǎo)體芯片302還具有形成在其上用于提供該閃存器件304與BIST系統(tǒng)300相連接的傳導(dǎo)墊306。出于明確說明的目的，典型的具有比圖6所示更多的傳導(dǎo)墊形成在該半導(dǎo)體芯片302上。
圖7顯示了形成在具有核心閃存單元陣列304的片上的圖6的BIST系統(tǒng)300的方塊圖。該BIST系統(tǒng)300由BIST接口312、前端接口314以及后端BIST狀態(tài)機316所組成。該前端接口314耦接在外部測試系統(tǒng)318與前端接口314以及該外部測試系統(tǒng)318與后端BIST狀態(tài)機316之間。該后端BIST狀態(tài)機316耦接在該前端接口314、BIST接口312以及核心閃存單元陣列304之間。
請參閱圖6和7，由該BIST接口312、前端接口314以及后端BIST狀態(tài)機316所組成的BIST系統(tǒng)300形成在具有該核心閃存單元陣列304的半導(dǎo)體芯片302，所以該BIST系統(tǒng)300位于伴隨有該核心閃存單元陣列304的片上。該外部測試系統(tǒng)318并非該BIST系統(tǒng)300的一部分。更具體而言，該外部測試系統(tǒng)318在該半導(dǎo)體芯片302之外并在該核心閃存單元陣列304測試期間與該BIST系統(tǒng)相連接。
在該核心閃存單元陣列304測試期間，該BIST接口312從該外部測試系統(tǒng)318輸入控制信號以及測試數(shù)據(jù)以詮釋來自該外部測試系統(tǒng)318的指令。此外，該BIST接口312輸出由該核心閃存單元陣列304測試所產(chǎn)生的測試結(jié)果至該外部測試系統(tǒng)318。該后端BIST狀態(tài)機316施加編程與擦除電壓在該核心閃存單元陣列304，以測試該核心閃存單元陣列304。此外，該后端BIST狀態(tài)機316在該核心閃存單元陣列304上執(zhí)行讀取操作以決定該核心閃存單元陣列304是否通過該核心閃存單元陣列304測試。
該前端接口314提供測試模式確認數(shù)據(jù)至該后端BIST狀態(tài)機316，所以該后端BIST狀態(tài)機316施加適當?shù)木幊膛c擦除電壓圖形在該核心閃存單元陣列304，用于按照該測試模式確認測試該核心閃存單元陣列304。在該核心閃存單元陣列304測試期間，對該核心閃存單元陣列304執(zhí)行多個測試模式。舉例而言，在該核心閃存單元陣列304測試期間大約有19種不同的測試模式在該核心閃存單元陣列304上執(zhí)行。
為取得該核心閃存單元陣列304的編程與擦除狀態(tài)的預(yù)期圖形，每一個測試模式對應(yīng)偏置該核心閃存單元陣列304的每一個閃存單元的各自的圖形。舉例而言，在其中一種測試模式中為取得編程與擦除閃存單元的預(yù)期的檢查板圖形，該閃存單元在該核心閃存單元陣列304的可替代的檢查板圖形中被編程與擦除。此外，在另一測試模式中，編程位于該核心閃存單元陣列304對角線的閃存單元以取得該編程閃存單元的預(yù)期的對角線圖形。用于測試核心閃存單元陣列功能的測試模式對于閃存器件制造領(lǐng)域的技術(shù)人員是公知的。
該后端BIST狀態(tài)機316依據(jù)針對測試模式偏置該核心閃存單元陣列304的各個圖形，在該核心閃存單元陣列304的每一個閃存單元施加適當?shù)木幊膛c擦除電壓。來自該前端接口314的測試模式確認指示將由該后端BIST狀態(tài)機316執(zhí)行的當前測試模式。
當該后端BIST狀態(tài)機316針對該測試模式施加適當?shù)碾妷涸谠摵诵拈W存單元陣列后，該后端BIST狀態(tài)機316針對該核心閃存單元陣列測量編程與擦除狀態(tài)的圖形。此外，針對該測試模式，該后端BIST狀態(tài)機316通過比較該核心閃存單元陣列所測量的編程與擦除狀態(tài)圖形與預(yù)期的編程與擦除狀態(tài)圖形，決定該測試模式的結(jié)果是通過還是失敗。來自該后端BIST狀態(tài)機316的測試通過與否的結(jié)果被儲存在該BIST接口312中。
B.BIST(內(nèi)建式自測試)系統(tǒng)圖8顯示了該BIST接口312實施例的示例的方塊圖。請參閱圖8，該BIST接口312包括串行移位寄存器320。串行移位寄存器電子領(lǐng)域的技術(shù)人員所公知的。此外，該BIST接口312包括用在驅(qū)動該串行移位寄存器320以連續(xù)的轉(zhuǎn)換數(shù)據(jù)位的移位寄存器時鐘321。該BIST接口312還包括用在輸入數(shù)據(jù)至該串行移位寄存器320或從該串行移位寄存器320輸出數(shù)據(jù)位的第一緩沖器322、第二緩沖器323以及第三緩沖器338。此外，該BIST接口312包括邏輯控制器325、測試類型譯碼器326、鎖定信號產(chǎn)生器327以及存儲器位置譯碼器328。
圖9顯示了在該核心閃存單元陣列304測試期間，該BIST系統(tǒng)300中BIST接口312的操作步驟流程圖。此外，圖10顯示了在該核心閃存單元陣列304測試期間，該控制信息與數(shù)據(jù)的時序圖。請參閱圖7、8、9和10，該外部測試系統(tǒng)318傳送包括有CE/(芯片使能條)信號設(shè)定為高電位的CE/(芯片使能條；chip enable bar)信號的第一組控制信號至該BIST接口312的邏輯控制器325，以指示第一狀態(tài)(ST1)的起始(在圖9的步驟352與圖10的時間點402)。通過此高電位CE/信號，該串行移位寄存器320在第一寄存器330處復(fù)位為不包含高電位“1”位的低電位“0”位。
此外，通過此高電位CE/信號，該邏輯控制器325設(shè)定該第一狀態(tài)(ST1)的信號為高電位。該ST1信號耦接至通過來自該外部測試系統(tǒng)318的WE/(寫入使能條；write enable bar)時鐘信號驅(qū)動的移位寄存器時鐘321。該移位寄存器時鐘321根據(jù)由該外部測試系統(tǒng)318所提供的WE/時鐘信號產(chǎn)生時鐘信號，用于驅(qū)動該串行移位寄存器320以使用該WE/時鐘信號移位來自該外部測試系統(tǒng)318的測試類型數(shù)據(jù)。
請參閱圖8和9，在第一狀態(tài)期間，該測試類型數(shù)據(jù)包括移位至第一部分332的第一組三個數(shù)據(jù)位，該第一部分332包括三個串行移位寄存器320的寄存器。當該第一緩沖器322開啟時，這些第一組三個數(shù)據(jù)位通過該外部測試系統(tǒng)318的第一IO1(輸入/輸出)管腳輸入至該串行移位寄存器320的第一部分332。此外，該測試類型數(shù)據(jù)包括第二組三個數(shù)據(jù)位，其移位至包括三個串行移位寄存器320的寄存器的第二部分333。當該第二緩沖器323開啟時，這些第二組三個數(shù)據(jù)位通過該外部測試系統(tǒng)318的第二IO2(輸入/輸出)管腳輸入至該串行移位寄存器320的第二部分333。該測試類型數(shù)據(jù)的第一組與第二組三個位于該WE/時鐘信號的三個周期后被移位至該串行移位寄存器320的第一部分332與第二部分333(圖9的步驟354)。
該串行移位寄存器320的第一部分332與第二部分333耦接至該測試類型譯碼器326。在該測試類型數(shù)據(jù)的第一組與第二組三個位通過該WE/時鐘信號的三個周期移位至該串行移位寄存器320的第一部分332與第二部分333后，該測試類型譯碼器326將該測試類型數(shù)據(jù)的第一組與第二組三個位予以譯碼以決定該外部測試系統(tǒng)318是喚起B(yǎng)IST模式還是手動模式(圖9的步驟356)。各個適當?shù)臄?shù)據(jù)字節(jié)合必須通過該外部測試系統(tǒng)318作為該測試類型數(shù)據(jù)的第一組與第二組三個位被輸入，以喚起每一個BIST模式或手動模式。用于執(zhí)行該測試類型譯碼器326的譯碼器技術(shù)是電子領(lǐng)域技術(shù)人員所公知的。
該外部測試系統(tǒng)318喚起手動模式以禁止該BIST模式工作，以使該外部測試系統(tǒng)318可如現(xiàn)有技術(shù)般的針對該核心閃存單元陣列304而直接在該核心閃存單元陣列304執(zhí)行編程、擦除以及讀取操作。另一方面，該外部測試系統(tǒng)318喚起B(yǎng)IST模式以針對該核心閃存單元陣列304通過片上執(zhí)行編程、擦除以及讀取操作。
當相應(yīng)于該BIST模式的適當?shù)臄?shù)據(jù)字節(jié)的組合通過該外部測試系統(tǒng)318作為該測試類型數(shù)據(jù)的第一組與第二組三個位被輸入時，該測試類型譯碼器326接著將該STEST標記設(shè)定為高電位，而MTEST標記則保持低電位。此外，當另一個相應(yīng)于該手動模式的適當?shù)臄?shù)據(jù)字節(jié)的組合通過該外部測試系統(tǒng)318作為該測試類型數(shù)據(jù)的第一組與第二組三個位被輸入時，則該測試類型譯碼器326接著將該MTEST標記設(shè)定為高電位，而STEST標記則保持低電位。該STEST標記與MTEST標記被傳送至該邏輯控制器325。另一方面，當相應(yīng)于該BIST模式或手動模式的適當?shù)臄?shù)據(jù)字節(jié)的組合并失敗該外部測試系統(tǒng)318作為該測試類型數(shù)據(jù)的第一組與第二組三個位被輸入時，該STEST標記與MTEST標記則均保持低電位。
此外，在該測試類型數(shù)據(jù)的第一組與第二組三個位通過該WE/時鐘信號的三個周期移位至該串行移位寄存器320的第一部分332與第二部分333后，在該第一寄存器330設(shè)定的高電位移位至第四寄存器334。該第四寄存器334的內(nèi)容耦接至鎖定信號產(chǎn)生器327。當該第四寄存器334的內(nèi)容在該測試類型數(shù)據(jù)的第一組與第二組三個位通過該WE/時鐘信號的三個周期移位至該串行移位寄存器320的第一部分332與第二部分333后，該鎖定信號產(chǎn)生器327自動設(shè)定該LOCK標記為高電位。在該時間點，來自第一寄存器330的高電位移位至該第四寄存器334。設(shè)定為高電位的LOCK標記也移位至該邏輯控制器325以指示該測試類型譯碼器326已將該測試類型數(shù)據(jù)予以譯碼。再者，當該LOCK標記設(shè)定為高電位時，該第一狀態(tài)結(jié)束，且該串行移位寄存器320的內(nèi)容復(fù)位為低電位。
當該邏輯控制器325確定該外部測試系統(tǒng)318喚起手動模式時，由于該MTEST標記通過測試類型譯碼器被設(shè)定為高電位(圖9的步驟358)時，該閃存單元陣列將不會利用該BIST系統(tǒng)300針對多個測試模式予以測試。取而代之的是，該外部測試系統(tǒng)318如同現(xiàn)有技術(shù)般依據(jù)手動模式針對該多個測試模式執(zhí)行測試(圖9的步驟360)。
當該鎖定標記設(shè)定為高電位時，該邏輯控制器325確定該外部測試系統(tǒng)3 18既未喚起手動模式也未喚起B(yǎng)IST模式時，由于該STEST標記與該MTEST標記均被設(shè)定為高電位(圖9的步驟358)時，則通過該邏輯控制器輸入失敗(fail)模式(圖9的步驟362)。在失敗模式中，無用(garbage)數(shù)據(jù)位儲存在該串行移位寄存器320中，所以當該外部測試系統(tǒng)318讀取到該無用數(shù)據(jù)位時，該外部測試系統(tǒng)318確定該失敗模式已發(fā)生。
當該邏輯控制器325確定該外部測試系統(tǒng)318喚起該BIST模式時，因為該STEST標記設(shè)定為高電位(圖9的步驟356)，則執(zhí)行圖9的流程圖的操作步驟復(fù)位。此種用于喚起該BIST模式的測試類型數(shù)據(jù)的數(shù)據(jù)位譯碼用于確認使用者未意外的喚起該BIST模式，所以該核心閃存單元陣列304不會在該核心閃存單元陣列304制造后由消費者在該核心閃存單元陣列304使用期間不可控制的執(zhí)行片上測試。
請參閱圖8、9和10，當該邏輯控制器325確定該外部測試系統(tǒng)318喚起該BIST模式時，第二狀態(tài)(ST2)通過該BIST系統(tǒng)300被輸入(在圖9的步驟364與圖10的時間點404)。在此情況下，來自該邏輯控制器的ST2標記設(shè)定為高電位并耦接至該移位寄存器時鐘321。在通過將該ST2標記設(shè)定為高電位而起始第二狀態(tài)后，該外部測試系統(tǒng)318通過WE/控制管腳提供WE/時鐘信號并通過第二IO2(輸入/輸出)管腳提供第二輸入/輸出時鐘信號。通過將該ST2標記設(shè)定為高電位，該移位寄存器時鐘321根據(jù)該WE/時鐘信號與第二IO2(輸入/輸出)時鐘信號的結(jié)合產(chǎn)生用于驅(qū)動該串行移位寄存器320的時鐘信號。舉例而言，該串行移位寄存器320在該WE/時鐘信號轉(zhuǎn)換成高電位而第二IO2(輸入/輸出)時鐘信號接著轉(zhuǎn)換為低電位的結(jié)合發(fā)生時移動一個位。此種結(jié)合確保該串行移位寄存器320不會在單獨的WE/時鐘信號或單獨的第二IO2(輸入/輸出)時鐘信號的不可控制的噪聲轉(zhuǎn)換下錯誤的移動一位。
當該移位寄存器時鐘321驅(qū)動該串行移位寄存器320時，包括一系列數(shù)據(jù)位的測試模式數(shù)據(jù)連續(xù)的移位至該串行移位寄存器320的第三部分335。當該第一緩沖器322被開啟時通過該外部測試系統(tǒng)318經(jīng)過該第一IO1(輸入/輸出)管腳將該測試模式數(shù)據(jù)提供至該第一寄存器330。圖11顯示在第二狀態(tài)后該串行移位寄存器320的內(nèi)容的示例。在圖11的實施例中，該串行移位寄存器320的第一組八個寄存器包含該串行移位寄存器320的第三部分335，而該串行移位寄存器320的第二組八個寄存器包含該串行移位寄存器320的第四部分336。該測試模式數(shù)據(jù)連續(xù)的移位至該串行移位寄存器320的第三部分335(圖9的步驟336)。該測試模式數(shù)據(jù)指示由該外部測試系統(tǒng)318選擇的將通過該BIST系統(tǒng)300在該核心閃存單元陣列304上執(zhí)行的一組預(yù)期的測試模式。
每一個測試模式針對該核心閃存單元陣列304編程與擦除狀態(tài)的預(yù)期圖形對應(yīng)于偏壓該核心閃存單元陣列304的每個閃存單元的各個圖形。舉例而言，在一種測試模式中，該核心閃存單元針對編程與擦除核心閃存單元的預(yù)期的檢查板圖形，在該核心閃存單元陣列304的可替換檢查板圖形中被編程與擦除。此外，在另一種測試模式中，位于該核心閃存單元陣列304對角線的閃存單元針對編程閃存單元的預(yù)期的對角線圖形被編程。此種用于測試該核心閃存單元陣列功能的測試模式對于閃存器件制造領(lǐng)域的技術(shù)人員是公知的。
在該核心閃存單元陣列304測試期間，對該核心閃存單元陣列304執(zhí)行多個測試模式。在一個示例中，在該核心閃存單元陣列304測試期間，大約有十九種不同測試模式可在該核心閃存單元陣列304上執(zhí)行。在本發(fā)明的實施例中，該測試模式數(shù)據(jù)是用于指示這些測試模式中被該外部測試系統(tǒng)318所選擇的測試模式，以作為將由該BIST系統(tǒng)300在該核心閃存單元陣列304執(zhí)行的預(yù)期的測試模式的數(shù)據(jù)位碼。
請參閱圖11，來自該第一組三個寄存器的第一組三個位指示被該外部測試系統(tǒng)318所選擇的測試模式組。每一個測試模式組對應(yīng)一組五種可能的測試模式。每一個可能的測試模式被分配至該串行移位寄存器320的各個移位寄存器，該寄存器被設(shè)定為高電位用于選擇作為將在該核心閃存單元陣列304上執(zhí)行的預(yù)期測試模式的測試模式。舉例而言，該第一組三個移位寄存器中“1，0，0”的數(shù)字碼指示第一組可能的測試模式組，該第一組可能的測試模式組包括通過該外部測試系統(tǒng)318選擇的第一測試模式(#1)、第二測試模式(#2)、第三測試模式(#3)、第四測試模式(#4)以及第五測試模式(#5)。接著，若該第一測試模式(#1)是在該核心閃存單元陣列304上待執(zhí)行的預(yù)期測試模式時，該第四移位寄存器設(shè)定為高電位，否則設(shè)定為低電位。同樣的，若該第二測試模式(#2)是預(yù)期的測試模式時，該第五移位寄存器設(shè)定為高電位，否則設(shè)定為低電位，若該第三測試模式(#3)是預(yù)期的測試模式時，該第六移位寄存器設(shè)定為高電位，否則設(shè)定為低電位，若該第四測試模式(#4)是預(yù)期的測試模式時，該第七移位寄存器設(shè)定為高電位，否則設(shè)定為低電位，以及若該第五測試模式(#5)是預(yù)期的測試模式時，該第八移位寄存器設(shè)定為高電位，否則設(shè)定為低電位。
另一方面，該第一組三個移位寄存器中“1，0，1”的數(shù)字碼指示第二組可能的測試模式，該第二組可能的測試模式包括通過該外部測試系統(tǒng)318選擇的第六測試模式(#6)、第七測試模式(#7)、第八測試模式(#8)、第九測試模式(#9)以及第十測試模式(#10)。接著，若該第六測試模式(#6)是在該核心閃存單元陣列304上待執(zhí)行的預(yù)期測試模式時，該第四移位寄存器設(shè)定為高電位，否則設(shè)定為低電位。同樣的，若該第七測試模式(#7)是預(yù)期的測試模式時，該第五移位寄存器設(shè)定為高電位，否則設(shè)定為低電位，若該第八測試模式(#8)是預(yù)期的測試模式時，該第六移位寄存器設(shè)定為高電位，否則設(shè)定為低電位，若該第九測試模式(#9)是預(yù)期的測試模式時，該第七移位寄存器設(shè)定為高電位，否則設(shè)定為低電位，以及若該第十測試模式(#10)是預(yù)期的測試模式時，該第八移位寄存器設(shè)定為高電位，否則設(shè)定為低電位。
此外，該第一組三個移位寄存器中“1，1，0”的數(shù)字碼指示第三組可能的測試模式，該第三組可能的測試模式包括通過該外部測試系統(tǒng)318選擇的第十一測試模式(#11)、第十二測試模式(#12)、第十三測試模式(#13)、第十四測試模式(#14)以及第十五測試模式(#15)。接著，若該第十一測試模式(#11)是在該核心閃存單元陣列304上待執(zhí)行的預(yù)期測試模式時，該第四移位寄存器設(shè)定為高電位，否則設(shè)定為低電位。同樣的，若該第十二測試模式(#12)是預(yù)期的測試模式時，該第五移位寄存器設(shè)定為高電位，否則設(shè)定為低電位，若該第十三測試模式(#13)是預(yù)期的測試模式時，該第六移位寄存器設(shè)定為高電位，否則設(shè)定為低電位，若該第十四測試模式(#14)是預(yù)期的測試模式時，該第七移位寄存器設(shè)定為高電位，否則設(shè)定為低電位，以及若該第十五測試模式(#15)是預(yù)期的測試模式時，該第八移位寄存器設(shè)定為高電位，否則設(shè)定為低電位。
在此方法中，儲存在該串行移位寄存器320的第三部分335中的測試模式數(shù)據(jù)指示在該核心閃存單元陣列304上待執(zhí)行的預(yù)期測試模式。請參閱圖7和8，該串行移位寄存器320的第三部分335耦接至該前端接口314，該前端接口314將該串行移位寄存器320的第三部分335中的數(shù)據(jù)位予以譯碼，以決定哪一個測試模式是希望通過該后端BIST狀態(tài)機316予以執(zhí)行的。此外，該前端接口指示執(zhí)行預(yù)期測試模式的指令(圖9的步驟368)。該前端接口314根據(jù)該譯碼的測試模式數(shù)據(jù)傳送將通過該后端BIST狀態(tài)機316執(zhí)行的當前測試模式的各個確認。該前端接口314通過每一個作為當前測試模式的預(yù)期的測試模式而循環(huán)，直至所有預(yù)期的測試模式均通過該后端BIST狀態(tài)機316被執(zhí)行為止。
在該外部測試系統(tǒng)318傳送該待儲存在該串行移位寄存器320的第三部分335中的八個測試模式數(shù)據(jù)位后，該外部測試系統(tǒng)318傳送第三組控制信號至指示該第三狀態(tài)起始的該邏輯控制器325(圖9的步驟370與圖10的時間點406)，該第三組控制信號包括通過OE(輸出使能條；output enable bar)/控制管腳設(shè)定為低電位的OE/(輸出使能條；output enable bar)信號，通過WE/控制管腳設(shè)定為低電位的WE/控制信號，以及設(shè)定為低電位作為控制信號的第二IO2(輸入/輸出)管腳。該邏輯控制器325將第三狀態(tài)(ST3)標記設(shè)定為高電位以指示第三狀態(tài)的起始。該ST3標記耦接至不提供時鐘信號至該串行移位寄存器320的移位寄存器時鐘321，因此在該串行移位寄存器320中的數(shù)據(jù)在第三狀態(tài)期間并不會被移位。
在第三狀態(tài)期間，該后端BIST狀態(tài)機316以該前端接口314所決定的順序執(zhí)行每一個由該測試模式數(shù)據(jù)所指示的預(yù)期測試模式(圖9的步驟372)。該邏輯控制器325將該BSTART標記為高電位以控制該后端BIST狀態(tài)機316來開始執(zhí)行由該前端接口314所決定的預(yù)期測試模式。該前端接口314傳送將由該后端BIST狀態(tài)機316執(zhí)行的當前測試模式的各個確認。在第三狀態(tài)期間，該前端接口314與該后端BIST狀態(tài)機316通過每一個作為當前測試模式的預(yù)期測試模式而循環(huán)，直至所有預(yù)期測試模式均通過該后端BIST狀態(tài)機316被執(zhí)行為止。
在一個實施例中，該前端接口314為譯碼器并通過硬接線連接至包含該串行移位寄存器320的第三部分335的第一組八個寄存器。此外，該前端接口314通過十五個測試模式標記耦接至該后端BIST狀態(tài)機316。每一個測試模式標記對應(yīng)該十五個測試模式中各個測試模式。在此情況下，該前端接口將該串行移位寄存器320的第三部分335的八個數(shù)據(jù)位予以譯碼，并對應(yīng)將由該后端BIST狀態(tài)機316執(zhí)行的當前測試模式將該十五個測試模式標記的其中之一設(shè)定為高電位。用于執(zhí)行該前端接口314的譯碼器技術(shù)是電子領(lǐng)域的技術(shù)人員所公知的。
請參閱圖7、8和11，當該串行移位寄存器320的第四、第五、第六、第七或第八寄存器中的數(shù)據(jù)位被設(shè)定為高電位時，該前端接口通過任何被選擇的測試模式而循環(huán)。此外，該前端接口提供指示前述五種測試模式中哪一個為當前測試模式的BSTART值。舉例而言，對任何測試模式組而言，若相應(yīng)于該第四寄存器的測試模式是當前測試模式，則該BSTAT值為“1”。若相應(yīng)于該第五寄存器的測試模式是當前測試模式，則該BSTAT值為“2”。若相應(yīng)于該第六寄存器的測試模式是當前測試模式，則該BSTAT值為“3”。若相應(yīng)于該第七寄存器的測試模式是當前測試模式，則該BSTAT值為“4”。若相應(yīng)于該第八寄存器的測試模式是當前測試模式，則該BSTAT值為“5”。該BSTAT值可由該前端接口314通過三個數(shù)據(jù)位而以二進制形式予以表示。
當該前端接口314傳送將由該后端BIST狀態(tài)機316執(zhí)行的當前測試模式的各個確認時，該后端BIST狀態(tài)機316針對當前測試模式依據(jù)偏壓該核心閃存單元陣列的各個圖形，在該核心閃存單元陣列的每一個閃存單元施加適當?shù)木幊袒虿脸妷骸４送?，在該后端BIST狀態(tài)機316針對當前測試模式施加適當?shù)碾妷涸谠摵诵拈W存單元陣列后，該后端BIST狀態(tài)機測量該核心閃存單元陣列的編程與擦除狀態(tài)的圖形。再者，針對當前測試模式，該后端BIST狀態(tài)機316通過比較該核心閃存單元陣列測量的編程與擦除狀態(tài)的圖形與預(yù)期的編程與擦除狀態(tài)的圖形來決定該當前測試模式的結(jié)果是通過還是失敗(圖9的步驟374)。
在第三狀態(tài)期間(圖9的步驟374)，由該后端BIST狀態(tài)機316所提供的通過或失敗的結(jié)果被儲存在該串行移位寄存器320的第四部分336。請參閱圖7、8和11，對應(yīng)每個測試模式的各個通過或失敗結(jié)果存儲在該串行移位寄存器320的第四部分336的各個寄存器。請參閱圖11，舉例而言，當該第一組三個移位寄存器中“1，0，0”的數(shù)字碼指示第一組可能的測試模式被選擇時，相應(yīng)于該第一測試模式(#1)的各個通過或失敗的結(jié)果被儲存在第十六移位寄存器。同樣的，相應(yīng)于該第二測試模式(#2)的各個通過或失敗的結(jié)果被儲存在第十五移位寄存器，相應(yīng)于該第三測試模式(#3)的各個通過或失敗的結(jié)果被儲存在第十四移位寄存器，相應(yīng)于該第四測試模式(#4)的各個通過或失敗的結(jié)果被儲存在第十三移位寄存器，以及相應(yīng)于該第五測試模式(#5)的各個通過或失敗的結(jié)果被儲存在第十二移位寄存器。
另一方面，當該第一組三個移位寄存器中“1，0，1”的數(shù)字碼指示第二組可能的測試模式被選擇時，相應(yīng)于該第六測試模式(#6)的各個通過或失敗的結(jié)果被儲存在第十六移位寄存器。同樣的，相應(yīng)于該第七測試模式(#7)的各個通過或失敗的結(jié)果被儲存在第十五移位寄存器，相應(yīng)于該第八測試模式(#8)的各個通過或失敗的結(jié)果被儲存在第十四移位寄存器，相應(yīng)于該第九測試模式(#9)的各個通過或失敗的結(jié)果被儲存在第十三移位寄存器，以及相應(yīng)于該第十測試模式(#10)的各個通過或失敗的結(jié)果被儲存在第十二移位寄存器。
此外當該第一組三個移位寄存器中“1，1，0”的數(shù)字碼指示第三組可能的測試模式被選擇時，相應(yīng)于該第十一測試模式(#11)的各個通過或失敗的結(jié)果被儲存在第十六移位寄存器。同樣的，相應(yīng)于該第十二測試模式(#12)的各個通過或失敗的結(jié)果被儲存在第十五移位寄存器，相應(yīng)于該第十三測試模式(#13)的各個通過或失敗的結(jié)果被儲存在第十四移位寄存器，相應(yīng)于該第十四測試模式(#14)的各個通過或失敗的結(jié)果被儲存在第十三移位寄存器，以及相應(yīng)于該第十五測試模式(#15)的各個通過或失敗的結(jié)果被儲存在第十二移位寄存器。
針對當前測試模式，該后端BIST狀態(tài)機316通過比較該核心閃存單元陣列測量的編程與擦除狀態(tài)的圖形與預(yù)期的編程與擦除狀態(tài)的圖形來決定該當前測試模式的結(jié)果是通過還是失敗(圖9的步驟374)。當該核心閃存單元陣列測量的編程與擦除狀態(tài)的圖形與預(yù)期的編程與擦除狀態(tài)的圖形大致相同時，接著將通過結(jié)果分配給該當前測試模式，若失敗，則將失敗結(jié)果分配給該當前測試模式。
該通過或失敗的結(jié)果由該后端BIST狀態(tài)機316傳送至圖8的存儲器位置譯碼器328。用于指示哪一個測試模式時當前測試模式的該BSTAT值也由該前端接口314傳送至該存儲器位置譯碼器328。該存儲器位置譯碼器將該BSTAT值予以譯碼，并將該當前測試模式的各個通過或失敗的結(jié)果存儲至相應(yīng)于該當前測試模式的包含有該串行移位寄存器320的第四部分336的第十二、第十三、第十四、第十五或第十六寄存器中適當?shù)囊粋€寄存器中。
在本發(fā)明的一個實施例中，包含該串行移位寄存器320的第四部分336的第十二、第十三、第十四、第十五或第十六寄存器中的每一個寄存器在該第二狀態(tài)前均復(fù)位為低電位“0”。接著，當該當前測試模式具有通過的結(jié)果，則該存儲器位置譯碼器328相應(yīng)于當前測試模式，在包含該串行移位寄存器320的第四部分336的第十二、第十三、第十四、第十五或第十六寄存器的其中一個寄存器中設(shè)定高電位“1”。另一方面，當該當前測試模式具有失敗的結(jié)果，則相應(yīng)于該當前測試模式的寄存器被設(shè)定為低電位“0”。用于執(zhí)行該存儲器位置譯碼器328的譯碼器技術(shù)對于電子領(lǐng)域的技術(shù)人員是公知的。
當該前端接口314與后端BIST狀態(tài)機316具有通過所有由該串行移位寄存器320的第三部分335中的測試模式數(shù)據(jù)所指示的預(yù)期測試模式而循環(huán)時，該后端BIST狀態(tài)機316將該BBUSY標記由高電位設(shè)定為低電位以指示該第三狀態(tài)的結(jié)束(圖10的時間點407)。在第三狀態(tài)期間，該外部測試系統(tǒng)318通過該第二IO2(輸入/輸出)管腳輪詢(poll)該BIST接口，且由于該輪詢，來自該后端BIST狀態(tài)機316的BBUSY標記通過該第一IO1(輸入/輸出)管腳傳送至該外部測試系統(tǒng)318。在此情況下，在第三狀態(tài)期間，針對該BBUSY標記，該第二IO2(輸入/輸出)管腳作為控制使能管腳，而該第一IO1(輸入/輸出)管腳則作為輸出管腳。
在此方法中，當該BBUSY標記通過該后端BIST狀態(tài)機316由高電位被設(shè)定為低電位以指示第三狀態(tài)結(jié)束時，該外部測試系統(tǒng)318會被通知該后端BIST狀態(tài)機316已完成每一個預(yù)期的測試模式的執(zhí)行。該外部測試系統(tǒng)318接著將包括設(shè)定為低電位的WE/控制信號與設(shè)定為低電位的第二IO2(輸入/輸出)管腳的作為控制信號的第四組控制信號傳送至該邏輯控制器325用于指示該第四狀態(tài)(ST4)的起始(圖9的步驟376與圖10的時間點408)。在此情況下，該邏輯控制器325將該ST4標記設(shè)定為高電位。在該第四狀態(tài)期間，針對每一個預(yù)期的測試模式儲存在該串行移位寄存器320的第四部分336中的各個通過或失敗的結(jié)果被輸出至該外部測試系統(tǒng)318(圖9的步驟378)。
在第四狀態(tài)期間，該外部測試系統(tǒng)318通過第二IO2(輸入/輸出)管腳提供第二IO2時鐘信號并通過OE/控制管腳提供OE/時鐘信號。當該移位寄存器時鐘321從邏輯控制器325接收高電位的ST4標記時，通過由該第二IO2時鐘信號與OE/時鐘信號結(jié)合所產(chǎn)生的時鐘信號驅(qū)動該串行移位寄存器320。舉例而言，該串行移位寄存器320在每一個第二IO2時鐘信號與OE/時鐘信號的組合產(chǎn)生時移動一個位，并接著設(shè)定為高電位。此種結(jié)合確保該串行移位寄存器320不會在單獨的OE/時鐘信號或單獨的第二IO2時鐘信號的不可控制的噪聲轉(zhuǎn)換下錯誤的移位。當該串行移位寄存器320通過該時鐘信號予以驅(qū)動時，該串行移位寄存器320的內(nèi)容移位至該外部測試系統(tǒng)318。在該串行移位寄存器320的內(nèi)容移位至該外部測試系統(tǒng)318期間，該第三緩沖器338開啟，因此最后移位寄存器337的內(nèi)容通過第一IO1管腳輸出。
針對每一個預(yù)期的測試模式的各個通過或失敗的結(jié)果儲存該串行移位寄存器320的第四部分336中的各個位置。因此，該外部測試系統(tǒng)318依據(jù)儲存在該串行移位寄存器320的第四部分336中的各個位置的各個通過或失敗的結(jié)果，決定哪一個預(yù)期測試模式具有通過的結(jié)果而哪一個預(yù)期測試模式具有失敗的結(jié)果。然后該閃存器件304可依據(jù)該通過或失敗的結(jié)果予以儲存。舉例而言，若任何一個該預(yù)期的測試模式都具有失敗的結(jié)果時，具有該閃存器件304的半導(dǎo)體芯片302可被標示為廢料。
在本發(fā)明的另一個實施例中，儲存在該串行移位寄存器320的第三部分335中的八位測試模式數(shù)據(jù)在第四狀態(tài)期間也通過該緩沖器338與該第一IO1(輸入/輸出)管腳移位至該外部測試系統(tǒng)318(圖9的步驟378)。在此實施例中，該外部測試系統(tǒng)318通過確定自該串行移位寄存器320的第三部分335中移位出去的八位測試模式數(shù)據(jù)是否具有適當?shù)奈粓D形，來決定該八位測試模式數(shù)據(jù)在第二狀態(tài)期間是否適當?shù)膹脑撏獠繙y試系統(tǒng)318移位至該串行移位寄存器320的第三部分335。
無論如何，當該串行移位寄存器320的第四部分336中的所有通過或失敗的結(jié)果輸出至該外部測試系統(tǒng)318時，第四狀態(tài)終止。此時，該外部測試系統(tǒng)318可傳送復(fù)位控制信號至該邏輯控制器325(圖9的步驟380)，該信號包括設(shè)定為低電位的WE/控制信號，且該OE/控制信號設(shè)定為高電位而該第二IO2(輸入/輸出)管腳設(shè)定為高電位作為控制信號。
若該外部測試系統(tǒng)318傳送復(fù)位控制信號至該邏輯控制器325，該BIST接口312接著回復(fù)至第二狀態(tài)(圖9的步驟364)以重復(fù)第二狀態(tài)、該第三狀態(tài)以及第四狀態(tài)，用于執(zhí)行第二組預(yù)期的測試模式。請參閱圖11，舉例而言，當該“1，0，0”數(shù)字碼在該串行移位寄存器320的第一組三個移位寄存器中時，在該第一組預(yù)期的測試模式執(zhí)行后，通過該外部測試系統(tǒng)318輸入“1，0，1”數(shù)字碼至該串行移位寄存器320的第一組三個移位寄存器可再次執(zhí)行該第二狀態(tài)以指示該第二組預(yù)期的測試模式。在此情況下，針對該第二組預(yù)期的測試模式，該第二狀態(tài)、該第三狀態(tài)以及第四狀態(tài)會重復(fù)執(zhí)行直到該第二組預(yù)期的測試模式的各個通過或失敗的結(jié)果輸出至該外部測試系統(tǒng)318為止。
在此方法中，在針對每一組預(yù)期的測試模式的第四狀態(tài)后，當該外部測試系統(tǒng)318傳送該復(fù)位控制信號至該邏輯控制器325時，該第二狀態(tài)、該第三狀態(tài)以及第四狀態(tài)會針對不同組的預(yù)期測試模式予以重復(fù)，以使多組測試模式可通過該BIST系統(tǒng)300被執(zhí)行。另一方面，在任何的第四狀態(tài)結(jié)束時，當該復(fù)位控制信號沒有由該外部測試系統(tǒng)318確認時，該BIST模式結(jié)束。
通過以片上的方式在每一個半導(dǎo)體芯片中的核心閃存單元上執(zhí)行編程、擦除以及讀取操作，僅利用最少數(shù)量的外部測試系統(tǒng)318的管腳測試每一個半導(dǎo)體芯片。舉例而言，在此處所描述的本發(fā)明實施例中，利用二個IO(輸入/輸出)管腳通過該外部測試系統(tǒng)318輸入該測試類型數(shù)據(jù)與該測試模式數(shù)據(jù)至該串行移位寄存器320，并自該串行移位寄存器320輸出通過或失敗的結(jié)果至該外部測試系統(tǒng)318。此外，由該外部測試系統(tǒng)318所提供的三個管腳用于CE/、WE/與OE/控制信號，而二個管腳則用于電源。
在本發(fā)明的一個實施例中，專用在每一個半導(dǎo)體芯片測試的管腳數(shù)從46支減少至7支，因此可通過該外部測試系統(tǒng)31同時測試的半導(dǎo)體芯片數(shù)也增加至大約七倍。請參閱圖4和6，該半導(dǎo)體晶片220的每一個半導(dǎo)體芯片具有各自的伴隨著各自的核心閃存單元陣列304而形成在該半導(dǎo)體芯片上的BIST系統(tǒng)300。請參閱圖4、6、7和8，外部測試系統(tǒng)318的各組的七個管腳耦接至該半導(dǎo)體晶片220的多個半導(dǎo)體芯片的每一個半導(dǎo)體芯片的各自的BIST系統(tǒng)300。
請參閱圖9和10，圖9的流程圖的步驟，包括該第一狀態(tài)、第二狀態(tài)、第三狀態(tài)以及第四狀態(tài)在該半導(dǎo)體晶片220的多個半導(dǎo)體芯片的每一個半導(dǎo)體芯片上被同時執(zhí)行。因為在本發(fā)明中專用在每一個半導(dǎo)體芯片測試的管腳數(shù)減少，所以在閃存器件制造期間，通過具有有限管腳數(shù)的外部測試系統(tǒng)318可同時執(zhí)行測試的半導(dǎo)體芯片數(shù)量增加至最大的產(chǎn)量。
請參閱圖12，在本發(fā)明的另一個實施例中，由該外部測試系統(tǒng)318所提供的管腳可由多個半導(dǎo)體芯片共享。圖12顯示了具有第一獨自的BIST系統(tǒng)454與第一獨自的核心閃存單元陣列456的第一半導(dǎo)體芯片452，具有第二獨自的BIST系統(tǒng)460與第二獨自的核心閃存單元陣列462的第二半導(dǎo)體芯片458，以及具有第三獨自的BIST系統(tǒng)466與第三獨自的核心閃存單元陣列468的第三半導(dǎo)體芯片464。
該BIST系統(tǒng)454、460與466具有與前述的BIST系統(tǒng)300相同的結(jié)構(gòu)與功能，在此用作該核心閃存單元陣列452、458與464的片上測試。在本發(fā)明的實施例中該第一、第二與第三半導(dǎo)體芯片452、458與464形成在該半導(dǎo)體晶片上。由該外部測試系統(tǒng)318所提供的第一管腳472、第二管腳474與第三管腳476耦接至該第一、第二與第三半導(dǎo)體芯片452、458與464的BIST系統(tǒng)454、460與466，并由該第一、第二與第三半導(dǎo)體芯片452、458與464的BIST系統(tǒng)454、460與466所共享。每一個共享的管腳可雙向?qū)?，以從該BIST系統(tǒng)454、460與466提供信號至該外部測試系統(tǒng)318并從該外部測試系統(tǒng)318提供信號至該BIST系統(tǒng)454、460與466，或單向?qū)ㄒ詮脑揃IST系統(tǒng)454、460與466單向提供信號至該外部測試系統(tǒng)318或從該外部測試系統(tǒng)318單向提供信號至該BIST系統(tǒng)454、460與466。
在一個實施例中，由該外部測試系統(tǒng)318所提供的第一管腳472、第二管腳474與第三管腳476可為用于提供CE/控制信號的CE/控制管腳，用于提供WE/控制信號的WE/控制管腳，以及用于提供OE/控制信號的OE/控制管腳。在此情況下，該第一、第二與第三半導(dǎo)體芯片452、458與464共享該外部測試系統(tǒng)318提供的控制管腳。然而，該第一、第二與第三半導(dǎo)體芯片452、458與464可針對由該外部測試系統(tǒng)3 18所提供的相分離的一組管腳的各自的第一IO1(輸入/輸出)管腳與第二IO2(輸入/輸出)管腳而具有各自的管腳。
在前述的實施例中，通過在該共享的控制管腳472、474與476上的相同的CE/、WE/與OE/控制信號以及該外部測試系統(tǒng)318，該第一、第二與第三半導(dǎo)體芯片452、458與464被同時測試，其中外部測試系統(tǒng)318針對該第一、第二與第三半導(dǎo)體芯片452、458與464中的每一個半導(dǎo)體芯片的各自的第一IO1(輸入/輸出)管腳與第二IO2(輸入/輸出)管腳的相分離的各個管腳輸出數(shù)據(jù)至該第一、第二與第三半導(dǎo)體芯片452、458與464或從該第一、第二與第三半導(dǎo)體芯片452、458與464輸入數(shù)據(jù)。
在另一個實施例中，如該第一、第二與第三半導(dǎo)體芯片452、458與464的多個半導(dǎo)體芯片耦接至該外部測試系統(tǒng)318所提供的第一IO1(輸入/輸出)與第二IO2(輸入/輸出)管腳并共享該第一IO1(輸入/輸出)與第二IO2(輸入/輸出)管腳。在此情況下，該第一、第二與第三半導(dǎo)體芯片452、458與464中的每一個半導(dǎo)體芯片具有各自分別針對由該外部測試系統(tǒng)318所提供的相分離的管腳的CE/、WE/與OE/控制管腳的管腳。
在此實施例中，該第一、第二與第三半導(dǎo)體芯片452、458與464被依序執(zhí)行測試，該順序為外部測試系統(tǒng)318通過該第一、第二與第三半導(dǎo)體芯片452、458與464的共享的第一IO1(輸入/輸出)與第二IO2(輸入/輸出)管腳輸出數(shù)據(jù)至該第一、第二與第三半導(dǎo)體芯片452、458與464或從該第一、第二與第三半導(dǎo)體芯片452、458與464輸入數(shù)據(jù)的順序。用于順序測試該第一、第二與第三半導(dǎo)體芯片452、458與464中的每一個半導(dǎo)體芯片的時序可通過針對該第一、第二與第三半導(dǎo)體芯片452、458與464的分離的各自CE/、WE/與OE/控制管腳的分離的CE/、WE/與OE/控制信號被控制。
通過該外部測試系統(tǒng)318所提供的共享管腳，該外部測試系統(tǒng)318用于測試每一個半導(dǎo)體芯片的各個核心閃存單元陣列所需的控制與輸入/輸出信號的管腳數(shù)得以顯著的減少。因此，在閃存器件制造期間針對BIST系統(tǒng)的更有成本效益的外部測試系統(tǒng)可產(chǎn)生最大的產(chǎn)量。
前述的說明僅是示例的而非用于限定本發(fā)明的范圍，舉例而言，本發(fā)明可用在圖8的串行移位寄存器中具有更多數(shù)量的測試模式以及更多數(shù)量的數(shù)據(jù)位的情況下。在此用于說明的數(shù)量僅是示例的。本發(fā)明的范圍限定在后述的權(quán)利要求及其等效范圍中。
C.后端BIST(內(nèi)建式自測試)狀態(tài)機圖13顯示了圖7的BIST系統(tǒng)300的后端BIST狀態(tài)機316的方塊圖。在圖13中，由于該核心閃存單元陣列304、該前端接口314以及該BIST接口312并非該后端BIST狀態(tài)機316的一部分，所以該核心閃存單元陣列304、該前端接口314以及該BIST接口312由虛線所標示。該后端BIST狀態(tài)機316包括耦接至該前端接口314以及該BIST系統(tǒng)300的BIST接口312的后端BIST控制器502。請參閱圖6和13，該后端BIST控制器502以片上形式形成在該半導(dǎo)體芯片302上，且該半導(dǎo)體芯片302上形成有該核心閃存單元陣列304。
該前端接口314相應(yīng)于當前將由該BIST狀態(tài)機316執(zhí)行的BIST模式傳送各個確認至該后端BIST控制器502。該BIST接口312傳送BSATRT信號至該BIST控制器502，以指示通過該后端BIST狀態(tài)機316的BIST模式開始執(zhí)行。
此外，該BIST控制器502在每一個BIST模式執(zhí)行后針對每一個BIST模式傳送各自的DONE與HANG信號。該BIST控制器502在成功執(zhí)行當前BIST模式后或當該核心閃存單元陣列通過當前BIST模式時傳送DONE信號。此外，該BIST控制器502當無法成功完成當前BIST模式或當該核心閃存單元陣列未通過當前的BIST模式時傳送HANG信號。該BIST控制器502例如是可編程邏輯器件(PLD)的數(shù)據(jù)處理器，且此種用于執(zhí)行BIST控制器的數(shù)據(jù)處理器對于電子領(lǐng)域的技術(shù)人員是已知的。
該后端BIST狀態(tài)機316還包括多個電壓源504(在圖13中以虛線表示)。多個電壓源504包括用于提供施加在該核心閃存單元陣列304上的電壓的APD極限電壓源(stress voltage source)506、HTRB極限電壓源508、編程/擦除電壓源510以及讀取/校驗電壓源512。該多個電壓源506、508、510以及512耦接在該核心閃存單元陣列304與該BIST控制器502之間。該BIST控制器502控制該多個電壓源506、508、510以及512以針對每一個BIST模式施加適當?shù)碾妷涸谠摵诵拈W存單元陣列304。請參閱圖6和13，該多個電壓源506、508、510以及512以片上形式形成在該半導(dǎo)體芯片302上，且該半導(dǎo)體芯片302上形成有該核心閃存單元陣列304。用于產(chǎn)生電壓的電壓源對于電子領(lǐng)域的技術(shù)人員是公知的。此外，用于控制在選定的該核心閃存單元陣列304的地址的閃存單元上施加選擇電壓的機制是閃存器件領(lǐng)域的技術(shù)人員所公知的。
該后端BIST狀態(tài)機316還包括參考電路514以及比較器電路516。該參考電路產(chǎn)生參考電流或電壓，而該比較器電路516則比較該核心閃存單元陣列304的閃存單元的電流或電壓，以在該閃存單元讀取或校驗操作期間相應(yīng)于該閃存單元產(chǎn)生各個邏輯高電位或低電位狀態(tài)。請參閱圖6和13，該參考電路514以及比較器電路516以片上形式形成在該半導(dǎo)體芯片302上，且該半導(dǎo)體芯片302上形成有該核心閃存單元陣列304。此種參考電路以及比較器電路在該閃存單元讀取或校驗操作期間的利用對于電子領(lǐng)域的技術(shù)人員是公知的。
在該閃存單元304讀取或校驗操作期間，各個邏輯高電位或低電位狀態(tài)針對每一個包含地址的預(yù)設(shè)的閃存單元數(shù)量而產(chǎn)生，以通過該比較器516形成測量的位圖形。位圖形產(chǎn)生器518相應(yīng)于該閃存單元的地址產(chǎn)生預(yù)期的位圖形。該地址序列發(fā)生器524耦接至該位圖形產(chǎn)生器518以將該閃存單元的當前地址指示給該位圖形產(chǎn)生器518。在此處的實施例中該位圖形產(chǎn)生器518詳述在標題為“在BIST系統(tǒng)中的圖形產(chǎn)生器”的“G”子節(jié)中。請參閱圖6和13，該位圖形產(chǎn)生器518以片上形式形成在該半導(dǎo)體芯片302上，且該半導(dǎo)體芯片302上形成有該核心閃存單元陣列304。
匹配電路520比較從比較器516測量出的位圖形與該位圖形產(chǎn)生器518所提供的預(yù)期的位圖形，以決定該測量出的位圖形是否與預(yù)期的位圖形相同。該比較的結(jié)果由該匹配電路520傳送至該BIST控制器502。該匹配電路的實施是電子領(lǐng)域技術(shù)人員所公知的。請參閱圖6和13，該匹配電路520以片上形式形成在該半導(dǎo)體芯片302上，且該半導(dǎo)體芯片302上形成有該核心閃存單元陣列304。
此外，該后端BIST狀態(tài)機316還包括地址序列發(fā)生器524，以使該當前BIST模式通過每一個該核心閃存單元陣列304的地址被執(zhí)行。該后端BIST狀態(tài)機316的地址序列發(fā)生器524詳述在標題為“在BIST系統(tǒng)中的地址序列發(fā)生器”的“F”子節(jié)中。請參閱圖6和13，該地址序列發(fā)生器524以片上形式形成在該半導(dǎo)體芯片302上，且該半導(dǎo)體芯片302上形成有該核心閃存單元陣列304。
定時器或時鐘526耦接至BIST控制器502，以使該BIST控制器502在該BIST模式執(zhí)行期間對該步驟的期持續(xù)時間予以計時。該定時器或時鐘的實施是電子領(lǐng)域技術(shù)人員所公知的。請參閱圖6和13，該定時器或時鐘526以片上形式形成在該半導(dǎo)體芯片302上，且該半導(dǎo)體芯片302上形成有該核心閃存單元陣列304。
圖14顯示了在圖13的后端BIST狀態(tài)機316操作期間的具有相對少的狀態(tài)數(shù)量的狀態(tài)機圖530，后端BIST狀態(tài)機316用于執(zhí)行測試核心閃存單元陣列304的每一個BIST模式。該狀態(tài)機圖包括START狀態(tài)532、APD(自動程序干擾；auto program disturb)狀態(tài)534、HTRB(高溫保留燒制；high temperature retention bake)狀態(tài)536、第一校驗狀態(tài)(VERIFY1)538、第二校驗狀態(tài)(VERIFY2)540、JUICE狀態(tài)542、DONE狀態(tài)544以及HANG狀態(tài)546。該后端BIST狀態(tài)機316進入各組有限數(shù)量的狀態(tài)532、535、536、538、540、542、544與546以執(zhí)行測試該核心閃存單元陣列304的每一個BIST模式。
以下參照圖14的狀態(tài)機圖530通過該后端BIST狀態(tài)機316說明用于測試該核心閃存單元陣列304的部分示例的BIST模式的執(zhí)行。請參閱圖7，其用于指示通過該后端BIST狀態(tài)機316開始執(zhí)行一組BIST模式，該BIST接口312傳送BSTART信號至該后端BIST狀態(tài)機316。
此外，該前端接口314傳送針對當前將由該后端BIST狀態(tài)機316執(zhí)行的一組BIST模式的當前BIST模式的各個指示。該前端接口314通過作為當前BIST模式的BIST模式組的每個BIST模式而循環(huán)直至該BIST模式組的BIST模式已通過該后端BIST狀態(tài)機316執(zhí)行為止，由該后端BIST狀態(tài)機316所提供的BBUSY信號不再予以保留，以指示該BIST接口312通過該后端BIST狀態(tài)機316執(zhí)行的BIST模式組已完成。在此之前，該BBUSY信號通過該后端BIST狀態(tài)機316被保留至該BIST接口312，以指示該BIST模式組尚未完成。
一般而言BIST模式包括在該核心閃存單元陣列304的每一個閃存單元上施加電壓以及讀取該核心閃存單元陣列304的每一個閃存單元的各個邏輯狀態(tài)的至少一個。當該BIST模式包括在該核心閃存單元陣列304的每一個閃存單元上施加編程或擦除電壓時，則該BIST模式還可包括校驗該核心閃存單元陣列304的每一個閃存單元的編程或擦除狀態(tài)。
用于在該核心閃存單元陣列304的每一個閃存單元上施加電壓的BIST模式的一個實施例包括用于在每一個閃存單元上施加編程電壓的BIST模式，以將該核心閃存單元陣列304的每一個閃存單元編程為邏輯低電位狀態(tài)，或包括用于在每一個閃存單元上施加擦除電壓的BIST模式，以將該核心閃存單元陣列304的每一個閃存單元編程為邏輯高電位狀態(tài)。此外，針對該核心閃存單元陣列304的邏輯低電位與高電位狀態(tài)的檢查版圖形，編程與擦除電壓可替換的施加在每一個閃存單元上。
圖15顯示了用于通過校驗該核心閃存單元陣列304的每一個閃存單元的編程或擦除狀態(tài)而在該核心閃存單元陣列304的每一個閃存單元上施加編程或擦除電壓的BIST模式的示例。請參閱圖13、14和15，該BIST控制器502接收當前待執(zhí)行的用于在該核心閃存單元陣列304的每一個閃存單元上施加電壓的當前BIST模式的各個確認。在該BIST模式起始時，該BIST控制器502進入圖14的START狀態(tài)532(圖15的步驟552)。在該START期間，該定時器526在起始該當前BIST模式以復(fù)位電壓源504中的調(diào)整電容之前為預(yù)設(shè)的等待時間周期計時，電壓源504在START期間在該閃存單元的字線上施加電壓(圖15的步驟554)。復(fù)位在該閃存單元的字線上施加電壓的電壓源504中的調(diào)整電容是閃存器件領(lǐng)域技術(shù)人員所公知的。在該等待時間周期結(jié)束之前(等待＝真)，該后端BIST狀態(tài)機316保持在START狀態(tài)。
在該START狀態(tài)中該等待時間周期結(jié)束之后(等待＝假)，該后端BIST狀態(tài)機316進入圖14的第一校驗狀態(tài)538(圖15的步驟556)。在第一校驗狀態(tài)(VERITY1)期間，該定時器526在將來自多個電壓源504的電壓針對第二校驗狀態(tài)(VERITY2)而施加在該閃存單元地址之前為預(yù)設(shè)的等待時間周期計時，因此在第二校驗狀態(tài)(VERITY2)之前來自多個電壓源504的電平是穩(wěn)定的(圖15的步驟558)。在第一校驗狀態(tài)(VERITY1)中該等待時間周期結(jié)束之前(等待＝真)，該后端BIST狀態(tài)機316保持在第一校驗狀態(tài)(VERITY1)中。
圖16顯示了包括八個水平扇區(qū)的核心閃存單元陣列304的布局示例，該八個水平扇區(qū)包括第一扇區(qū)602、第二扇區(qū)604、第三扇區(qū)606、第四扇區(qū)608、第五扇區(qū)610、第六扇區(qū)612、第七扇區(qū)614以及第八扇區(qū)616。此外，該核心閃存單元陣列304在每一個水平扇區(qū)中還包括十六個垂直區(qū)塊，該十六個垂直區(qū)塊包括第一區(qū)塊622、第二區(qū)塊624、第三區(qū)塊626、第四區(qū)塊628、第五區(qū)塊630、第六區(qū)塊632、第七區(qū)塊634、第八區(qū)塊636、第九區(qū)塊638、第十區(qū)塊640、第十一區(qū)塊642、第十二區(qū)塊644、第十三區(qū)塊646、第十四區(qū)塊648、第十五區(qū)塊650以及第十六區(qū)塊652。
請參閱圖17，該閃存單元的扇區(qū)中的每一個區(qū)塊包括六十四條位線與六十四條字線。舉例而言，圖17顯示了該第一扇區(qū)602的第一區(qū)塊622的第一位線662、第二位線664、第三位線666一直到第六十四位線668以及第一字線672、第二字線674、第三字線676一直到第六十四字線678。該位線與字線的交錯位置在該閃存單元的區(qū)塊中形成一個閃存單元。字線水平且連續(xù)的運行通過所有的十六個區(qū)塊622、624、626、628、630、632、634、636、638、640、642、644、646、648、650和652。
請參閱圖16和17，在本發(fā)明的一個實施例中，預(yù)設(shè)數(shù)量的閃存單元包含的地址由耦接至相同數(shù)量的字線與該十六個區(qū)塊622、624、626、628、630、632、634、636、638、640、642、644、646、648、650和652中的每一個區(qū)塊中第N個位線的十六個閃存單元所形成。舉例而言，第一地址由耦接至最頂端的字線672以及耦接至該十六個區(qū)塊622、624、626、628、630、632、634、636、638、640、642、644、646、648、650和652中的每一個區(qū)塊中各個第一個最左邊的位線662的該十六個閃存單元中的每一個所組成。接著，第二地址由耦接至最頂端的字線672以及耦接至該十六個區(qū)塊622、624、626、628、630、632、634、636、638、640、642、644、646、648、650和652中的每一個區(qū)塊中各個第二個最左邊的位線664的該十六個閃存單元中的每一個所組成。因此，由于各個六十四個位線運行通過該十六個區(qū)塊622、624、626、628、630、632、634、636、638、640、642、644、646、648、650和652中的每一個區(qū)塊。因此可能的六十四個列地址與每一個水平字線相關(guān)連。請參閱圖15，在該START狀態(tài)552之前，該地址序列發(fā)生器復(fù)位到第一地址作為十六個閃存單元的當前地址。
請參閱圖15，在該第一校驗狀態(tài)(VERIFY1)中的等待時間周期結(jié)束之后(等待＝假)，該后端BIST狀態(tài)機316進入圖14的第二校驗狀態(tài)(VERIFY2)540(圖15的步驟560)。在該第二校驗狀態(tài)(VERIFY2)期間，該BIST控制器502控制讀取/校驗電壓源504以在包含該核心閃存單元陣列304的當前地址的每一個預(yù)設(shè)數(shù)量(即如此處所述的圖16和17實例中的十六個)的閃存單元上施加校驗電壓。
使用該參考電路514通過該比較器電路516產(chǎn)生相應(yīng)于閃存單元的當前地址的測量的位圖形。在包含當前地址的閃存單元上施加校驗電壓之后，該測量出的位圖形由一系列的從該每一個預(yù)設(shè)數(shù)量的閃存單元處所讀取的各個位(可以是邏輯高電位狀態(tài)“1”或邏輯低電位狀態(tài)“0”)所組成。施加在該閃存單元上的校驗電壓用于校驗該閃存單元的編程或擦除狀態(tài)是閃存器件領(lǐng)域的技術(shù)人員所公知的。此外，通過圖形產(chǎn)生器518產(chǎn)生相應(yīng)于閃存單元的當前地址的預(yù)期的位圖形。該預(yù)期的位圖形由一系列的位所組成，一系列的位由針對每一個預(yù)設(shè)數(shù)量的當前地址的閃存單元所預(yù)期的各個位組成。
該匹配電路520接著針對該閃存單元的當前地址比較測量的位圖形與預(yù)期的位圖形(圖15的步驟562)。當測量的位圖形有任何位與該預(yù)期的位圖形不相同時，該BIST控制器502檢查相對Max_PC(最大脈沖數(shù)；maximum pulse count)可變的PULSE_COUNT。在該BIST模式的START狀態(tài)552之前，該PULSE_COUNT復(fù)位為零。當該PULSE_COUNT低于Max_PC(圖15的步驟564)，該BIST控制器502接著在圖14的JUICE狀態(tài)542期間控制該多個電壓源504，以相應(yīng)于當前BIST模式在包含有該核心閃存單元陣列304的當前地址的閃存單元上施加各個編程或擦除電壓(圖15的步驟566)。此外，在此情況下，該PULSE_COUNT加一。
舉例而言，當該當前BIST模式用于施加編程電壓至每一個閃存單元時，針對包含當前地址的閃存單元的預(yù)期的位圖形是一連串的十六個零。當測量出的位圖形的任何一個位是邏輯高電位狀態(tài)(即為“1”)時，則來自該編程電壓源510的編程電壓細施加在任何具有邏輯高電位狀態(tài)的閃存單元，且該PULSE_COUNT加一。該定時器526為充電(juice)時間周期計時，即對用于在JUICE期間施加該電壓的JTIMEOUT計時(圖15的步驟568)。該充電(juice)時間周期的值依據(jù)當前BIST模式而定。舉例而言，該充電(juice)時間周期的值會依據(jù)是否當前BIST模式用于施加編程電壓或施加擦除電壓而有所改變。在該充電(juice)時間周期結(jié)束之前(JTIMEOUT＝假)，該后端BIST狀態(tài)機316保持在JUICE狀態(tài)，以在充電時間周期(即JTIMEOUT)內(nèi)相應(yīng)于該當前BISTA模式施加各個電壓。
在該充電時間周期結(jié)束之后(JTIMEOUT＝真)，該后端BIST狀態(tài)機316再次進入圖14的第一校驗(VERIFY1)與第二校驗(VERIFY2)狀態(tài)538與540(圖15的步驟556、558、560與562)。通過再次的第一校驗與第二校驗狀態(tài)，在最后的附加JUICE狀態(tài)566之后利用該參考電路514通過該比較器電路516產(chǎn)生相應(yīng)于閃存單元的當前地址的測量的位圖形，且該匹配電路520比較測量的位圖形與預(yù)期的位圖形。通過該附加JUICE狀態(tài)566，相應(yīng)于閃存單元的當前地址的測量的位圖形與預(yù)期的位圖形相同的可能性非常大。當該測量的位圖形與預(yù)期的位圖形不同時，再一次通過該PULSE_COUNT的增加重復(fù)步驟564、566、568、556、558、560與562，直至該PULSE_COUNT大于Max_PC或測量的位圖形與預(yù)期的位圖形相同時為止。
當該PULSE_COUNT大于Max_PC時，該JUICE狀態(tài)(圖15的步驟566與568)被輸入Max_PC次。在各個相應(yīng)于該當前BIST模式的編程或擦除電壓已施加在該當前地址的閃存單元Max_PC次之后，當該測量的位圖形與該預(yù)期的位圖形不同時，該PULSE_COUNT復(fù)位為零(圖15的步驟570)，且通過該BIST控制器502進入圖14的HANG狀態(tài)546(圖15的步驟572)。
另一方面，當在該PULSE_COUNT大于Max_PC之前，如同圖15的步驟562中的決定，該測量的位圖形與該預(yù)期的位圖形相同時，將該核心閃存單元304的當前地址增加至該地址序列發(fā)生器524中的下一列地址，且該PULSE_COUNT復(fù)位為零(圖15的步驟574)。此外，在當前地址增加至下一列地址后，該BIST控制器502繞回至該第一校驗狀態(tài)(圖15的步驟574)，因此針對后續(xù)的列地址重復(fù)圖15的步驟556、558、560、562、564、566、568、570、572與574。
就圖16和17而言，列地址用于耦接至相同數(shù)量的字線以及耦接至該十六個區(qū)塊622、624、626、628、630、632、634、636、638、640、642、644、646、648、650和652中的每一個區(qū)塊中第N個位線的十六個閃存單元。舉例而言，在圖16和17中，第一列地址由耦接至最頂端的字線672以及耦接至該十六個區(qū)塊622、624、626、628、630、632、634、636、638、640、642、644、646、648、650和652中的每一個區(qū)塊中各個第一個最左邊的位線662的該十六個閃存單元中的每一個所組成。接著，第二列地址由耦接至最頂端的字線672并耦接至該十六個區(qū)塊622、624、626、628、630、632、634、636、638、640、642、644、646、648、650和652中的每一個區(qū)塊中各個第二個最左邊的位線664的該十六個閃存單元中的每一個所組成。因此，由于各個六十四個垂直位線運行通過該十六個區(qū)塊622、624、626、628、630、632、634、636、638、640、642、644、646、648、650和652中的每一個區(qū)塊，故可能的六十四個列地址與每一個水平字線相關(guān)連。
圖15的步驟556、558、560、562、564、566、568、570、572與574的循環(huán)針對每一個這樣的列地址予以重復(fù)，直至當前列地址大于Max_CA(最大列地址；maximum column address，即圖16和17中所示例的64)。當該當前列地址大于Max_CA時(圖15的步驟576)，具有圖15的步驟556、558、560、562、564、566、568、570、572與574的BIST模式已針對當前字線的六十四個列地址予以執(zhí)行。請參閱圖16和17，每一個水平扇區(qū)602、604、606、608、610、612、614與616具有各自組的六十四個字線。用于針對所有六十四個列地址執(zhí)行該當前BIST模式的循環(huán)針對六十四個字線中的每一個字線被重復(fù)，直至該當前區(qū)塊地址大于Max_BA(最大區(qū)塊地址；maximum block address)(圖15的步驟578)。
當該當前區(qū)塊地址大于Max_BA時(圖15的步驟578)，請參閱圖16和17，該當前BIST模式已針對該水平扇區(qū)602、604、606、608、610、612、614與616中當前的扇區(qū)內(nèi)的所有地址予以執(zhí)行。否則，當該當前區(qū)塊地址未大于Max_BA時(圖15的步驟578)，重復(fù)圖15的步驟556、558、560、562、564、566、568、570、572、574、576與578，直至在該當前BIST已針對該水平扇區(qū)的當前扇區(qū)中的所有地址予以執(zhí)行而該當前區(qū)塊地址大于Max_BA時為止。隨著該當前BIST已針對該水平扇區(qū)的當前扇區(qū)中的所有地址予以執(zhí)行，當該當前區(qū)塊地址大于Max_BA時(圖15的步驟578)，將該當前扇區(qū)地址增加至該地址序列發(fā)生器524中下一水平扇區(qū)。
重復(fù)圖15的步驟556、558、560、562、564、566、568、570、572、574、576、578、580與582，直至當該當前BIST已針對所有水平扇區(qū)602、604、606、608、610、612、614與616中的所有地址予以執(zhí)行而該當前扇區(qū)地址大于Max_SA時(最大扇區(qū)地址；maximum sectoraddress)(圖15的步驟582)為止。此時，有效的emb_Read(嵌入讀??；embedded Read)設(shè)置為邏輯高電位狀態(tài)“1”(圖15的步驟584)，而該當前BIST模式接著可包括針對每一個閃存單元的讀取編程或擦除狀態(tài)。通過該判斷步驟576、578與582的巢狀回路的執(zhí)行與該地址序列發(fā)生器524，圖15的該當前BIST模式通過整體的該核心閃存單元陣列304的每一個地址被執(zhí)行。
圖18顯示了包括讀取該核心閃存單元陣列304的每一個閃存單元的各個邏輯狀態(tài)的BIST模式的流程圖。舉例而言，在圖15的BIST模式的步驟584中，該BIST模式可在該有效的emb_Read設(shè)置為邏輯高電位狀態(tài)“1”之后予以執(zhí)行。在該BIST模式的讀取操作起始時，該BIST控制器502進入圖14的START狀態(tài)532(圖18的步驟682)。在該START狀態(tài)期間，該定時器526在開始當前BIST模式以復(fù)位在該閃存單元的字線上的施加電壓的電壓源504中的調(diào)整電容之前，為預(yù)設(shè)的等待時間周期計時(圖18的步驟684)。在該等待時間周期結(jié)束之前(等待＝真)，該后端BIST狀態(tài)機316保持在START狀態(tài)。
在該START狀態(tài)中該等待時間周期結(jié)束之后(等待＝假)，該后端BIST狀態(tài)機316進入圖14的第一校驗狀態(tài)538(圖18的步驟686)。在第一校驗狀態(tài)期間，該定時器526在來自該多個電壓源504的電壓針對第二校驗狀態(tài)被施加在該閃存單元地址之前，為預(yù)設(shè)的等待時間周期計時，因此在第二校驗狀態(tài)之前來自該多個電壓源504的電平是穩(wěn)定的(圖18的步驟688)。在第一校驗狀態(tài)中該等待時間周期結(jié)束之前(等待＝真)，該后端BIST狀態(tài)機316保持在第一校驗狀態(tài)中。
在該第一校驗狀態(tài)中的等待時間周期結(jié)束之后(等待＝假)，該后端BIST狀態(tài)機316進入圖14的第二校驗狀態(tài)540(圖8的步驟690)。在該第二校驗狀態(tài)期間，該BIST控制器502控制該讀取/校驗電壓源504以在包含該核心閃存單元陣列304的當前地址的每一個預(yù)設(shè)數(shù)量(即用于圖16和17實例中的十六個)的閃存單元上施加校驗電壓。讀取施加在閃存單元的電壓用于確定閃存單元的編程或擦除狀態(tài)對于閃存器件領(lǐng)域的技術(shù)人員是公知的。
利用該參考電路514通過該比較器電路516產(chǎn)生相應(yīng)于閃存單元的當前地址的測量的位圖形。在包含當前地址的閃存單元上施加讀取電壓之后，該測量的位圖形由一系列的從該每一個預(yù)設(shè)數(shù)量的閃存單元處所讀取的各個位(其可為邏輯高電位狀態(tài)“1”或邏輯低電位狀態(tài)“0”)所組成。
此外，通過圖形產(chǎn)生器518產(chǎn)生相應(yīng)于閃存單元的當前地址的預(yù)期的位圖形。該預(yù)期的位圖形由一系列分別針對每一個當前地址的預(yù)設(shè)數(shù)量的閃存單元所預(yù)期的位(其可為邏輯高電位狀態(tài)“1”或邏輯低電位狀態(tài)“0”)所組成。舉例而言，當該最后BIST模式用于編程邏輯低電位狀態(tài)“0”至該核心閃存單元陣列304的每一個閃存單元時，針對十六個閃存單元的地址該預(yù)期的位圖形是一連串的十六個“0”。此外，當該最后BIST模式用于編程邏輯高電位狀態(tài)“1”至該核心閃存單元陣列304的每一個閃存單元時，針對十六個閃存單元的地址該預(yù)期的位圖形是一連串的十六個“1”?；蛘?，當該最后BIST模式用于交替的編程與擦除邏輯低電位或高電位狀態(tài)至該檢查板圖形中的核心閃存單元陣列304時，針對十六個閃存單元的地址該預(yù)期的位圖形是一連串的十六個交替的“1”或“0”。
該匹配電路520接著針對該閃存單元的當前地址比較測量的位圖形與預(yù)期的位圖形(圖18的步驟692)。當測量的位圖形與該預(yù)期的位圖形不相同時(匹配＝假)，該BIST控制器502進入圖14的HANG狀態(tài)546，并傳送HANG信號至該BIST接口312(圖18的步驟694)。此外，針對該閃存單元的當前地址當測量的位圖形與該預(yù)期的位圖形相同時(匹配＝真)時，該列地址在該地址序列發(fā)生器524中增加(圖18的步驟696)，通過該匹配步驟692該第二校驗狀態(tài)針對每一個連續(xù)列地址被重復(fù)，直至達到最大列地址(Max_CA)(圖18的步驟698)為止。該BIST控制器502在該地址序列發(fā)生器524中增加該閃存單元的列地址。
接著，針對每一個字線可能的列地址該第二校驗狀態(tài)隨著該匹配步驟692被重復(fù)，直至水平扇區(qū)602、604、606、608、610、612、614與616其中之一的水平扇區(qū)達到最大列地址(Max_BA)(即最大字線)為止(圖18的步驟700)。此時，該扇區(qū)地址在該地址序列發(fā)生器524中增加(圖18的步驟702)以在水平扇區(qū)602、604、606、608、610、612、614與616中的每一個水平扇區(qū)執(zhí)行該BIST模式，直至達到最大扇區(qū)地址(Max_SA)(圖18的步驟704)為止。通過該判斷步驟698、700與704的巢狀回路的執(zhí)行與該地址序列發(fā)生器524，圖18的該當前BIST模式通過該核心閃存單元陣列304整體的每一個地址被執(zhí)行，只要該HANG信號未產(chǎn)生(在圖14中匹配＝真以及LAST_ADD＝假)。
隨即產(chǎn)生HANG信號以針對任何地址的閃存單元進入該HANG狀態(tài)(圖18的步驟694)，終止圖18的當前BIST模式，而不需要針對任何后續(xù)的閃存單元地址執(zhí)行圖18的該當前BIST模式。在此情況下，通過圖18的BIST模式當前被測試的該核心閃存單元陣列304沒有通過當前BIST模式。另一方面，在通過該判斷步驟698、700和704的巢狀回路且無HANG信號產(chǎn)生的情況下(在圖14中匹配＝真以及LAST_ADD＝假)，當圖18的BIST模式通過該核心閃存單元陣列304整體的每一個地址被執(zhí)行時，該BIST控制器502進入圖14的DONE狀態(tài)544并傳送DONE信號至該BIST接口312(圖18的步驟706)，且圖18的當前BIST模式結(jié)束。在此情況下，通過圖18的BIST模式被當前測試的該核心閃存單元陣列304通過當前BIST模式。
圖19顯示用于施加極限電壓在該核心閃存單元陣列304的每一個閃存單元的BIST模式的流程圖。BIST模式在該核心閃存單元陣列304的每一個閃存單元上施加APD與HTRB極限電壓之后，用于測試該核心閃存單元陣列304的功能。請參閱圖16和17，就HTRB極限電壓而言，核心閃存單元陣列304整體的所有字線通過如由該HTRB極限電壓源508所提供大約9伏特的相對高的電平的施加而受壓，而此時該核心閃存單元陣列中的位線接地。
請參閱圖16和17，就APD極限電壓而言，水平扇區(qū)602、604、606、608、610、612、614和616中的每一個水平扇區(qū)的所有位線通過如大約5伏特的相對高的電平的施加而受壓，而此時該核心閃存單元陣列中的字線接地。由于電流通過該位線，該APD極限電壓一次施加在一個水平扇區(qū)。此種用于施加APD與HTRB極限電壓的BIST模式對于閃存器件領(lǐng)域的技術(shù)人員是公知的。
請參閱圖13、14和19，該BIST控制器502接收將被當前執(zhí)行的當前BIST模式的確認，用于在該核心閃存單元陣列304的每一個閃存單元上施加APD與HTRB極限電壓。此時，Exit_HTRB變量被設(shè)定為邏輯低電位狀態(tài)“0”，且該有效的PULSE_COUNT與SECTOR_ADRESS復(fù)位至零。在該BIST模式起始時，該BIST控制器502進入圖14的START狀態(tài)532(圖19的步驟712)。在該START狀態(tài)期間，該定時器526在起始該當前BIST模式之前為預(yù)設(shè)的等待時間周期計時，據(jù)此由該多個電壓源506、508、510和512，特別是該APD極限電壓源506和該HTRB極限電壓源508等所提供的電平，在該等待時間周期中處于穩(wěn)定狀態(tài)(圖19的步驟714)。在該等待時間周期結(jié)束之前(等待＝真)，該后端BIST狀態(tài)機316保持在START狀態(tài)。
在該START狀態(tài)中等待時間周期結(jié)束之后(等待＝假)，如果該Exit_HTRB變量未被設(shè)定為邏輯高電位狀態(tài)“1”(圖19的步驟716)，則進入該圖14中的HTRB狀態(tài)536(圖19的步驟718)。在該HTRB狀態(tài)期間，整體核心閃存單元陣列304的所有字線系藉由如由該HTRB極限電壓源508所提供大約9伏特的相對高的電平的施加而受壓，而此時該核心閃存單元陣列中的位線接地。該定時器526為充電(juice)時間周期，即用于在HTRB狀態(tài)期間施加如HTRB極限電壓在該核心閃存單元304的JTIMEOUT計時(圖19的步驟720)。在該充電時間周期結(jié)束之前(JTIMEOUT＝假)，該后端BIST狀態(tài)機316保持在HTRB狀態(tài)，以在充電時間周期(JTIMEOUT)中在該核心閃存單元304上施加HTRB極限電壓。
在該HTRB狀態(tài)中充電時間周期結(jié)束之后(JTIMEOUT＝真)，該后端BIST狀態(tài)機316檢查該PLUSE_COUNT是否大于Max_PC(最大脈沖數(shù))(圖19的步驟722)。當該PLUSE_COUNT并未于Max_PC時，則針對該JTIMEOUT時間周期再次進入HTRB狀態(tài)且將該PLUSE_COUNT增加。重復(fù)該步驟712、714、716、718、720和722循環(huán)直至該PLUSE_COUNT大于Max_PC為止。在此情況下，該PLUSE_COUNT復(fù)位為零(圖19的步驟724)，且該可變的Exit_HTRB被設(shè)定為邏輯高電位狀態(tài)“1”(圖19的步驟726)。
此時，該BIST控制器502回復(fù)至該START狀態(tài)(圖19的步驟712)。由于該Exit_HTRB變量已被設(shè)定為邏輯高電位狀態(tài)“1”，所以進入圖14中的APD狀態(tài)534(圖19的步驟728)。在該APD狀態(tài)中，請參閱圖16，水平扇區(qū)602、604、606、608、610、612、614和616中的每一個水平扇區(qū)的所有位線通過如大約5伏特的相對高的電平的施加而受壓，而此時該核心閃存單元陣列中的字線接地。由于電流通過該位線，該APD極限電壓被一次施加在一個水平扇區(qū)。
就當前的SECTOR_ADDRESS而言，該APD極限電壓源506施加該APD極限電壓在該水平扇區(qū)602、604、606、608、610、612、614與616其中之一的每個水平扇區(qū)中的每一個閃存單元，其中該水平扇區(qū)具有針對充電時間周期JTIMEOUT的當前的SECTOR_ADDRESS。該定時器526為充電時間周期，即用于在APD狀態(tài)期間施加如APD極限電壓的JTIMEOUT計時(圖19的步驟730)。在該充電時間周期結(jié)束之前(JTIMEOUT＝假)，該后端BIST狀態(tài)機316保持在APD狀態(tài)，以在充電時間周期(JTIMEOUT)中對該核心閃存單元304施加APD極限電壓。
在APD狀態(tài)中的充電時間周期(JTIMEOUT)結(jié)束之后，在該地址序列發(fā)生器524中增加SECTOR_ADDRESS(圖19的步驟732)且該BIST控制器502檢查該SECTOR_ADDRESS是否大于Max_SA(圖19的步驟734)。如果該SECTOR_ADDRESS并未大于Max_SA時，則重復(fù)步驟712、714、728、730和732直至該SECTOR_ADDRESS大于Max_SA為止。此時，該APD極限電壓已施加在所有該水平扇區(qū)602、604、606、608、610、612、614和616的每一個閃存單元，且進入圖14的該DONE狀態(tài)544(圖19的步驟736)以結(jié)束圖19的該BIST模式。
在此方法中，該組BIST模式的任何BIST模式通過該具有相對少的狀態(tài)數(shù)量的后端BIST狀態(tài)機被執(zhí)行，該狀態(tài)包括START、JUICE、VERIFY1、VERIFY2、APD、HTRB、DONE與HANG等。該后端BIST狀態(tài)機以片上形式伴隨著該核心閃存單元陣列而形成，因此該編程、擦除與讀取操作是以片上形式在該核心閃存單元陣列的半導(dǎo)體芯片上予以執(zhí)行。因此，會減少用于測試每一個半導(dǎo)體芯片的外部測試系統(tǒng)的管腳數(shù)。由于管腳數(shù)的減少，通過具有有限的管腳數(shù)的外部測試系統(tǒng)可同時執(zhí)行較多數(shù)量的半導(dǎo)體芯片的測試，使在閃存器件制造期間的產(chǎn)量最大化。本發(fā)明的范圍限定在后述的權(quán)利要求及其等效范圍中。
前述的說明僅作為示例的用而非用于限制本發(fā)明的范圍。舉例而言，本發(fā)明可用于更多種的BIST模式且具有不同于圖16和17的實施例的核心閃存單元陣列304的布局。在此所提及的數(shù)量僅作為示例。本發(fā)明的范圍限定在后述的權(quán)利要求及其等效范圍中。
D.核心閃存單元缺陷地址的片上修復(fù)此外，請參閱圖20，在現(xiàn)有技術(shù)的核心閃存單元陣列224測試期間，當檢測到該核心閃存單元陣列224的缺陷地址750時，該缺陷地址750通過以閃存單元的冗余組件752替代包含閃存單元的該缺陷地址750的方式被修復(fù)。通過編程CAM(內(nèi)容可尋址存儲器；contentaddressable memory)756中各自組的CAM閃存單元754來執(zhí)行此種修復(fù)，以將對于閃存單元的缺陷地址750的存取轉(zhuǎn)向至替代的閃存單元的冗余組件752。該CAM(內(nèi)容可尋址存儲器；content addressablememory)756形成在相同的半導(dǎo)體芯片上，該半導(dǎo)體芯片上則形成有核心閃存單元陣列224。
通常由相應(yīng)的閃存單元752的冗余組件替代較大區(qū)域758，較大區(qū)域758具有比缺陷地址750的閃存單元的數(shù)量更多的核心閃存單元陣列224的閃存單元。多個冗余組件760可用于修復(fù)該核心閃存單元陣列224缺陷地址的。此種在該核心閃存單元陣列224測試期間利用閃存單元的冗余組件760修復(fù)閃存單元的缺陷地址對于閃存制造領(lǐng)域的技術(shù)人員是公知的。
在現(xiàn)有技術(shù)中，外部測試系統(tǒng)762在該核心閃存單元陣列224測試期間利用閃存單元的冗余組件760執(zhí)行閃存單元的缺陷地址的修復(fù)。因此，在現(xiàn)有技術(shù)中，該外部測試系統(tǒng)762編程該CAM(內(nèi)容可尋址存儲器)756，用于將對于閃存單元的該缺陷地址750的存取轉(zhuǎn)向至替代的閃存單元的冗余組件752。該外部測試系統(tǒng)的一個實施例可為總部位于美國加州Palo Alto市的Agilent Technologies公司所生產(chǎn)的V3300原型。然而，當該外部測試系統(tǒng)762執(zhí)行該閃存單元的缺陷地址的修復(fù)時，必須使用該外部測試系統(tǒng)762額外的管腳以編程形成在該半導(dǎo)體芯片上的CAM(內(nèi)容可尋址存儲器)756，該半導(dǎo)體芯片上則形成有核心閃存單元陣列224。
此種使用該外部測試系統(tǒng)762額外數(shù)量的管腳以執(zhí)行該閃存單元的缺陷地址的修復(fù)會由于減少在該核心閃存單元的半導(dǎo)體芯片測試期間的產(chǎn)量而造成不利。因此，需要一種使用于測試該半導(dǎo)體芯片上的閃存器件并包括修復(fù)閃存單元的缺陷地址的管腳最小化的機制，因此可通過具有有限的總管腳數(shù)的外部測試系統(tǒng)使同時進行測試的半導(dǎo)體芯片數(shù)量最大化，以增加閃存器件制造期間的產(chǎn)量。
此外，通過該外部測試系統(tǒng)762測試與修復(fù)該核心閃存單元的速度會依據(jù)該外部測試系統(tǒng)762的容量而減緩。因此，需要一種快速測試與修復(fù)該核心閃存單元的有效率的機制。
當該后端BIST狀態(tài)機316確定沒有通過當前BIST模式的當前閃存單元的地址為閃存單元的缺陷地址，該后端BIST狀態(tài)機316喚起修復(fù)程序。圖21的流程圖的步驟具有與圖15的流程圖的步驟相同的組件符號。
圖15和21的步驟用于執(zhí)行BIST模式，其包括通過改變該核心閃存單元陣列304的每一個閃存單元的編程或擦除狀態(tài)以在該核心閃存單元陣列304的每一個閃存單元上施加編程或擦除電壓。然而，相較于圖15與圖21，當該PULSE_COUNT大于Max_PC(圖21的步驟564)而該JUICE狀態(tài)(圖21的步驟566和568)被進入Max_PC次時，不需要立即進入該HANG狀態(tài)。在該PULSE_COUNT大于Max_PC(圖21的步驟564)而該JUICE狀態(tài)(圖21的步驟566與568)被進入Max_PC次的情況下，該閃存單元的當前地址被確定為閃存單元的缺陷地址。
更確切的說，該BIST控制器502檢查通過該外部測試系統(tǒng)318所設(shè)定的BREP值(圖21的步驟766)。當使用者需要通過該BIST控制器502喚起片上修復(fù)程序時，該使用者通過該外部測試系統(tǒng)318將BREP值設(shè)定為邏輯高電位狀態(tài)(即為真狀態(tài))否則將BREP值設(shè)定為邏輯低電位狀態(tài)(即為假狀態(tài))。因此，如果該BREP值設(shè)定為邏輯低電位狀態(tài)(即為假狀態(tài))時，接著如同圖15所示執(zhí)行步驟570與572用于立即進入圖21的HANG狀態(tài)，以使該修復(fù)程序不被喚起。
另一方面，當該BREP值設(shè)定為圖21的邏輯高電位狀態(tài)(即為真狀態(tài))時，該BIST控制器502決定REDADD值的邏輯狀態(tài)(圖21的步驟768)。請參閱圖22，該REDADD值指示該閃存單元的當前缺陷地址是否在該閃存單元的冗余組件中。請參閱圖22，待測試的該核心閃存單元陣列304由核心閃存單元780與閃存單元的冗余組件782所組成。典型的，閃存單元陣列由用于修復(fù)該核心閃存單元780中缺陷的閃存單元的閃存單元的冗余組件所組成，此為閃存制造領(lǐng)域技術(shù)人員所公知的。
在該核心閃存單元陣列304測試期間，該地址序列發(fā)生器524通過該閃存單元的冗余組件782與該核心閃存單元780的地址定序以用于該閃存單元的冗余組件782的適當功能的測試。如果該閃存單元的當前地址針對該閃存單元的冗余組件782，該BIST控制器502決定該有效的REDADD為邏輯高電位狀態(tài)(即真狀態(tài))，而如果該閃存單元的當前地址針對該核心閃存單元780則決定該有效的REDADD為邏輯低電位狀態(tài)(即假狀態(tài))。
請參閱圖21，如果有效的REDADD被決定為邏輯高電位狀態(tài)(即真狀態(tài))，由于閃存單元的當前缺陷地址750在該閃存單元的冗余組件782中，則執(zhí)行步驟570和572用于立即進入該HANG狀態(tài)。該核心閃存單元780的缺陷地址需要通過閃存單元的冗余組件的替代來予以修復(fù)，但依據(jù)本發(fā)明的一種實施例在此方法中該閃存單元的冗余組件的缺陷地址將不被修復(fù)。
請參閱圖21，如果該BREP值設(shè)定為邏輯高電位狀態(tài)(圖21的步驟766)且決定該REDADD值為邏輯低電位狀態(tài)(圖21的步驟768)，則該修復(fù)程序被喚起(圖21的步驟770)。在該修復(fù)程序中，閃存單元的當前缺陷地址可通過以閃存單元的冗余組件替代的方式被修復(fù)。
同樣的，請參閱圖18和23，圖23的流程圖的步驟具有與圖18的流程圖的步驟相同的組件符號。圖18和23的步驟用于執(zhí)行BIST模式，其包括讀取該核心閃存單元陣列304的每一個閃存單元的各個邏輯狀態(tài)。然而相對于圖18，在圖23中，當針對該閃存單元的當前地址所測量的位圖形與預(yù)期的位圖形不相同時(圖23的步驟692)，不需要立即進入HANG狀態(tài)。在針對該閃存單元的當前地址所測量的位圖形與預(yù)期的位圖形不相同的情況下，決定該閃存單元的當前地址為閃存單元的缺陷地址。
更明確而言，該BIST控制器502檢查通過該外部測試系統(tǒng)318所設(shè)定的BREP值(圖23的步驟772)。當使用者需要通過該外部測試系統(tǒng)318喚起片上修復(fù)程序時，該使用者通過該外部測試系統(tǒng)318設(shè)定該BREP值為邏輯高電位狀態(tài)(即真狀態(tài))，否則設(shè)定該BREP值為邏輯低電位狀態(tài)(即假狀態(tài))。因此，如果該BREP值設(shè)定為邏輯低電位狀態(tài)(即假狀態(tài))，則如同圖18般執(zhí)行步驟694用于立即進入圖23的HANG狀態(tài)，以使該修復(fù)程序不會被喚起。
另一方面，在圖23中如果該BREP值設(shè)定為邏輯高電位狀態(tài)時(即真狀態(tài))，則該BIST控制器502決定該REDADD值的邏輯狀態(tài)(圖23的步驟774)。請參閱圖22，該REDADD值指示閃存單元的當前缺陷地址在該閃存單元的冗余組件中。請參閱圖23，如果決定該REDADD為邏輯高電位狀態(tài)時(即真狀態(tài))，由于閃存單元的當前缺陷地址750在該閃存單元的冗余組件782中，則執(zhí)行步驟694以立即進入該HANG狀態(tài)。如果該BREP值設(shè)定為邏輯高電位狀態(tài)(圖23的步驟772)且決定該REDADD值為邏輯低電位狀態(tài)(圖23的步驟774)，則該修復(fù)程序被喚起(圖23的步驟776)。在該修復(fù)程序中，閃存單元的當前缺陷地址可通過以閃存單元的冗余組件替代的方式予以修復(fù)。
請參閱圖24，就圖21或23的情況而言，針對該修復(fù)程序，該核心閃存單元集合至區(qū)塊(例如為4兆位區(qū)塊)中，該區(qū)塊例如可包括第一區(qū)塊783、第二區(qū)塊784、第三區(qū)塊786和第四區(qū)塊788。每一個區(qū)塊783、784、786和788進一步劃分為多個閃存單元的水平扇區(qū)(為求明確說明故未顯示在圖24中)。舉例而言，在本發(fā)明的一個實施例中每一個區(qū)塊783、784、786和788包括八個閃存單元的水平扇區(qū)。典型的閃存器件由更多的區(qū)塊所組成，但為求明確說明在圖24中僅顯示四個區(qū)塊783、784、786和788。
閃存單元的當前缺陷地址的包含在該區(qū)塊783、784、786和788的一個區(qū)塊中，如圖24的第三個區(qū)塊786。如閃存制造領(lǐng)域的技術(shù)人員所公知的，通過該閃存單元的冗余組件替代較大的區(qū)域758以修復(fù)該閃存單元的缺陷地址750，較大的區(qū)域758具有比缺陷地址750的該閃存單元數(shù)量更多的閃存單元。舉例而言，由該閃存單元的冗余組件替代整個閃存單元的列，整個閃存單元的列在該區(qū)塊783、784、786和788的任何一個區(qū)塊中具有該閃存單元的缺陷地址。
請參閱第25圖，編程CAM 790以通過該閃存單元的冗余組件782中閃存單元的冗余組件替代具有該核心閃存單元780中閃存單元的缺陷地址的區(qū)域。該CAM 790由通過閃存單元的缺陷地址的信息而被編程的閃存單元以及該相應(yīng)的用于替代閃存單元的缺陷地址的閃存單元的冗余組件所組成。當該閃存單元的缺陷地址被稍后存取時，該CAM790將對該閃存單元的缺陷地址的存取轉(zhuǎn)向至該閃存單元的冗余組件。此種利用CAM與閃存單元的冗余組件以修復(fù)閃存單元的缺陷地址是閃存制造領(lǐng)域的技術(shù)人員所公知的。
請參閱圖25，在本發(fā)明的一個實施例中，編程各個組的CAM閃存單元以通過該閃存單元的冗余組件中相應(yīng)的閃存單元的冗余組件替代該核心閃存單元780中每一個閃存單元的缺陷地址。有限數(shù)量的閃存單元的冗余組件可用于修復(fù)有限數(shù)量的閃存單元的缺陷地址。在本發(fā)明的一個實施例中，存在有二個閃存單元的冗余組件用于修復(fù)該區(qū)塊783、784、786與788的每個區(qū)塊中閃存單元的缺陷地址。
在圖25的示例中，存在有二個冗余組件以修復(fù)該區(qū)塊783、784、786與788中的閃存單元。編程第一獨立組的CAM閃存單元792以閃存單元的第一冗余組件794替代該核心閃存單元780的第一區(qū)塊783中的一組缺陷閃存單元。編程第二獨立組的CAM閃存單元796以閃存單元的第二冗余組件798替代該核心閃存單元780的第一區(qū)塊783中的另一組缺陷閃存單元。
同樣的，編程第三獨立組的CAM閃存單元800以閃存單元的第三冗余組件802替代該核心閃存單元780的第二區(qū)塊784中的一組缺陷閃存單元。編程第四獨立組的CAM閃存單元集804以閃存單元的第四冗余組件806替代該核心閃存單元780的第二區(qū)塊784中的另一組缺陷閃存單元。
此外，編程第五獨立組的CAM閃存單元集808以閃存單元的第五冗余組件810替代該核心閃存單元780的第三區(qū)塊786中的一組缺陷閃存單元。編程第六獨立組的CAM閃存單元集812以閃存單元的第六冗余組件814替代該核心閃存單元780的第三區(qū)塊786中的另一組缺陷閃存單元。
最后，編程第七獨立組的CAM閃存單元集816以閃存單元的第七冗余組件818替代該核心閃存單元780的第四區(qū)塊788中的一組缺陷閃存單元。編程第八獨立組的CAM閃存單元集820以閃存單元的第八冗余組件822替代該核心閃存單元780的第四區(qū)塊788中的另一組缺陷閃存單元。
圖26顯示了依據(jù)本發(fā)明的一個實施例，在圖21的修復(fù)程序770或圖23的修復(fù)程序776期間使用的片上修復(fù)構(gòu)件830，其用于通過編程該CAM 790以冗余組件782替代該核心閃存單元780中閃存單元的缺陷地址以片上形式修復(fù)該閃存單元。此種片上修復(fù)構(gòu)件830包括修復(fù)控制器832、定時器/時鐘834以及電壓源836。該電壓源836包括CAM編程電壓源838與CAM容限(margin)電壓源840。此外，該片上修復(fù)構(gòu)件830包括冗余組件指令鎖存器842、修復(fù)匹配單元846以及FAILREP邏輯848。在本發(fā)明的一般方面，該片上修復(fù)構(gòu)件832、834、838、840、842、846與848形成在該半導(dǎo)體芯片上，該半導(dǎo)體芯片具有形成在其上的核心閃存單元780、冗余組件782以及CAM 790。
圖27顯示了圖26的片上修復(fù)構(gòu)件830在圖21的修復(fù)程序770或圖23的修復(fù)程序776的操作期間的步驟流程圖。在本發(fā)明的一個實施例中，圖26的修復(fù)控制器832用做圖13的后端BIST控制器502。當該修復(fù)控制器832確定該修復(fù)程序(如圖21的步驟770或圖23的步驟776)被喚起時，該修復(fù)控制器832將BREPAIR變量從邏輯低電位狀態(tài)設(shè)定為邏輯高電位狀態(tài)(圖27的步驟850)以指示該修復(fù)程序被喚起。
當該修復(fù)程序被喚起時，該修復(fù)控制器832進入START狀態(tài)(圖27的步驟852)。在該START狀態(tài)期間為預(yù)設(shè)的時間周期計時，以復(fù)位用于在該CAM閃存單元的字線上施加電壓的電壓源836中的調(diào)整電容。復(fù)位用于在該CAM閃存單元的字線上施加電壓的電壓源836中的調(diào)整電容為閃存器件領(lǐng)域技術(shù)人員所公知。在該等待時間周期結(jié)束之前(等待＝真)，該修復(fù)控制器832保持在START狀態(tài)中(圖27的步驟854)。用于為預(yù)設(shè)的時間周期計時的定時器是本領(lǐng)域技術(shù)人員所公知的。
此外，在START狀態(tài)期間，請參閱圖29，YCE(0)與YCE(1)變量通過CAM邏輯884伴隨著該CAM 790被產(chǎn)生。例如在圖29中該CAM閃存單元886可表示圖25中各組CAM閃存單元792、796、800、804、808、812、816或820的其中之一，其被編程以通過閃存單元冗余組件替代核心閃存單元的缺陷地址。該CAM邏輯884從該地址序列發(fā)生器524輸入缺陷地址且該CAM閃存單元886的輸出是在CAM閃存單元886被編程之后，并產(chǎn)生YCE(0)、YCE(1)、LBMATCH_Q、REDL(0)、REDH(0)、REDL(1)與REDH(1)變量。
在本發(fā)明的一個實施例中，每一個核心閃存單元地址如圖16與17所述般針對十六個核心閃存單元。在本發(fā)明的更具體的實施例中，每次修復(fù)來自該十六個核心閃存單元中的八個核心閃存單元的每一個字節(jié)。每十六個核心閃存單元的缺陷地址由八個核心閃存單元的低字節(jié)與八個核心閃存單元的高字節(jié)組成。在十六個核心閃存單元的缺陷地址被一次修復(fù)一個字節(jié)的實施例中，例如每兩個閃存單元的冗余組件替代在圖25的每一個核心閃存單元區(qū)塊783、784、786與788的區(qū)塊中十六個核心閃存單元的缺陷地址的字節(jié)。
請參閱圖29，通過CAM邏輯884產(chǎn)生該YCE(0)、YCE(1)、LBMATCH_Q、REDL(0)、REDH(0)、REDL(1)與REDH(1)的變量，以保持該二個冗余組件中用于替代缺陷地址的核心閃存單元的二個字節(jié)的冗余組件的追蹤。該CAM邏輯比較由該地址序列發(fā)生器524所產(chǎn)生的缺陷地址以及在該CAM886中編程的各組CAM閃存單元的輸出用于修復(fù)核心閃存單元的缺陷地址，并依據(jù)預(yù)先的每一個LBMATCH_Q、YCE(0)、YCE(1)、REDL(0)、REDH(0)、REDL(1)與REDH(1)變量的各個邏輯狀態(tài)為每一個LBMATCH_Q、YCE(0)、YCE(1)、REDL(0)、REDH(0)、REDL(1)與REDH(1)變量產(chǎn)生各自的邏輯狀態(tài)。
該LBMATCH_Q變量指示缺陷閃存單元是否存在于核心閃存單元的缺陷地址的低字節(jié)或高字節(jié)中。如果該缺陷閃存單元存在于缺陷地址的核心閃存單元的低字節(jié)中，則該LBMATCH_Q變量設(shè)定為邏輯低電位(即“0”狀態(tài))。另一方面，如果該缺陷閃存單元存在于缺陷地址的核心閃存單元的高字節(jié)中，則該LBMATCH_Q變量設(shè)定為邏輯高電位(即“1”狀態(tài))。
最初，每個YCE(0)、YCE(1)、REDL(0)、REDH(0)、REDL(1)與REDH(1)被設(shè)定為邏輯低電位狀態(tài)(即“0”狀態(tài))。此外，在任何冗余位用于修復(fù)核心閃存單元區(qū)塊783、784、786與788的其中一區(qū)塊中的缺陷地址之前的最初，該閃存單元的二個冗余組件用于修復(fù)核心閃存單元的缺陷地址的任何字節(jié)。當該二個冗余組件的第一個冗余組件用于修復(fù)核心閃存單元的缺陷地址的一個字節(jié)時，相應(yīng)于該二個冗余組件的第一個冗余組件的YCE(0)變量設(shè)定為邏輯高電位狀態(tài)(即“1”狀態(tài))，且該二個冗余組件的第一個冗余組件不再有效。接著，當該二個冗余組件的第二個冗余組件用于修復(fù)核心閃存單元的缺陷地址的字節(jié)時，相應(yīng)于該二個冗余組件的第二個冗余組件的YCE(1)變量設(shè)定為邏輯高電位狀態(tài)(即“1”狀態(tài))，且該二個冗余組件的第二個冗余組件不再有效，據(jù)此不再有冗余組件可用于修復(fù)核心閃存單元區(qū)塊783、784、786與788其中一個當前區(qū)塊中核心閃存單元的缺陷地址。
當該二個冗余組件的第一個冗余組件用于修復(fù)核心閃存單元的缺陷地址的低字節(jié)時，該REDL(0)變量設(shè)定為邏輯高電位狀態(tài)(即“1”狀態(tài))。另一方面，當該二個冗余組件的第一個冗余組件用于修復(fù)核心閃存單元的缺陷地址的高字節(jié)時，該REDH(0)變量設(shè)定為邏輯高電位狀態(tài)(即“1”狀態(tài))。只有該核心閃存單元的缺陷地址的低字節(jié)或高字節(jié)的其中之一利用任一個冗余組件被修復(fù)。因此該REDL(0)、REDH(0)變量中僅有一個會設(shè)定為邏輯高電位狀態(tài)。
同樣的，當該二個冗余組件的第二個冗余組件用于修復(fù)核心閃存單元的缺陷地址的低字節(jié)時，該REDL(1)變量設(shè)定為邏輯高電位狀態(tài)(即“1”狀態(tài))。另一方面，當該二個冗余組件的第二個冗余組件用于修復(fù)核心閃存單元的缺陷地址的高字節(jié)時，該REDH(1)變量設(shè)定為邏輯高電位狀態(tài)(即“1”狀態(tài))。只有該核心閃存單元的缺陷地址的低字節(jié)或高字節(jié)的其中之一利用任一個冗余組件被修復(fù)。因此該REDL(1)、REDH(1)變量中僅有一個會設(shè)定為邏輯高電位狀態(tài)。
此外，請參閱圖26與29，該CAM邏輯884產(chǎn)生傳送到耦接至核心閃存單元780的Y地址譯碼器781的DISYHB與DISYLB信號。當?shù)暮诵拈W存單元780的地址的內(nèi)容被存取時，該Y地址譯碼器781將該地址譯碼以選擇該地址的閃存單元的輸出。該DISYHB與DISYLB信號通過CAM邏輯884而產(chǎn)生，以使該Y地址譯碼器781不能輸出核心閃存單元780的缺陷地址的內(nèi)容。
在此所揭露的用于產(chǎn)生LBMATCH_Q、YCE(0)、YCE(1)、REDL(0)、REDH(0)、REDL(1)、REDH(1)、DISYHB與DISYLB信號的CAM邏輯884是閃存器件領(lǐng)域技術(shù)人員所公知的。此外，該Y地址譯碼器78也是閃存器件領(lǐng)域的技術(shù)人員所公知的。
在該START狀態(tài)期間(圖27的步驟852與854)，該CAM邏輯884針對每個YCE(0)與YCE(1)信號產(chǎn)生各自的邏輯狀態(tài)。在該START狀態(tài)中的等待時間周期結(jié)束之后(等待＝假)，該修復(fù)控制器832檢查來自FAILREP邏輯848的FAILREP值(圖27的步驟856)。該FAILREP邏輯848確定是否有可用的冗余組件可用于修復(fù)閃存單元的當前缺陷地址。請參圖25，舉例而言，有二個冗余組件可用于修復(fù)任一核心閃存單元區(qū)塊783、784、786與788中的缺陷地址。當該二個冗余組件已經(jīng)被用于修復(fù)閃存單元的一個區(qū)塊中的缺陷地址時，則之后將不會再有冗余組件可被用于修復(fù)閃存單元的一個區(qū)塊中的任何的缺陷地址。
此外，該FAILREP邏輯848確定是否有閃存單元的當前缺陷地址已被預(yù)先修復(fù)。當該閃存單元的當前缺陷地址已在之前被修復(fù)時，則該閃存單元的缺陷地址被確定為永久缺陷且不能被修復(fù)。無論在不再有可用的冗余組件或該閃存單元的當前缺陷地址已被預(yù)先修復(fù)的情況中，該FAILREP邏輯848設(shè)定該FAILREP變量為邏輯高電位狀態(tài)(即真狀態(tài))。另一方面，當冗余組件是可用的或該閃存單元的當前缺陷地址未被預(yù)先修復(fù)時，該FAILREP邏輯848設(shè)定該FAILREP變量為邏輯低電位狀態(tài)(即假狀態(tài))。
請參閱圖27，當該FAILREP變量為邏輯高電位狀態(tài)時，該PULSE_COUNT變量復(fù)位為零(圖27的步驟858)并進入HANG狀態(tài)(圖27的步驟860)以終止修復(fù)程序和當前BIST模式。另一方面，當該FAILREP變量為邏輯低電位狀態(tài)時，該PULSE_COUNT變量復(fù)位為零(圖27的步驟862)并繼續(xù)該修復(fù)程序。
圖28顯示了該FAILREP邏輯848的實施例，該FAILREP邏輯848包括第一NAND門864、第二NAND門866、第三NAND門868、第一反向器870以及第二反向器872。該第一NAND門864的輸入等于該第二反向器872的輸出，該第二反向器872具有施加在作為輸入的第一輸入端874的LBMATCH_Q變量。該第一NAND門864還具有施加在第二輸入端876的REDL(0)變量的輸入。該第二NAND門866具有施加在第一輸入端874的LBMATCH_Q變量以及施加在第三輸入端878的REDH(0)變量的輸入。該第三NAND門868具有等于該第一反向器870以及第一NAND門864和第二NAND門866的輸出的輸入，其中該第一反向器870具有施加在作為輸入的第四輸入端880的YCE(1)變量。該第三NAND門868的輸出在輸出端882提供FAILREP變量。
圖30顯示了針對輸入在圖28的FAILREP邏輯848的變量LBMATCH_Q、YCE(1)、REDL(0)與REDH(0)的可能的邏輯狀態(tài)。請參閱圖28和30，當該變量YCE(1)設(shè)定為邏輯高電位狀態(tài)(即“1”狀態(tài))，該FAILREP邏輯848產(chǎn)生與針對每一個變量LBMATCH_Q、REDL(0)以及REDH(0)的各個邏輯狀態(tài)無關(guān)的設(shè)定為邏輯低電位狀態(tài)的FAILREP值。該變量YCE(1)被設(shè)定為邏輯高電位狀態(tài)以指示不再有可用的冗余組件可用于修復(fù)任何核心閃存單元區(qū)塊783、784、786和788其中之一的當前區(qū)塊中核心閃存單元的缺陷地址。在此情況下，該FAILREP邏輯848被設(shè)定為邏輯高電位狀態(tài)的FAILREP值，并在圖27的步驟858與860中進入該HANG狀態(tài)。
另一方面，請參考圖28和30，當該變量YCE(1)被設(shè)定為邏輯低電位狀態(tài)(即“0”狀態(tài))時，該每一個變量LBMATCH_Q、REDL(0)以及REDH(0)的各個邏輯狀態(tài)決定通過該FAILREP邏輯848輸出的FAILREP變量。當該變量YCE(1)被設(shè)定為邏輯低電位狀態(tài)時，冗余組件可用于修復(fù)核心閃存單元的當前缺陷地址。請參閱圖30，當該變量LBMATCH_Q被設(shè)定為邏輯低電位狀態(tài)時用于指示缺陷閃存單元位于核心閃存單元的當前缺陷地址的低字節(jié)中，該變量REDL(0)的邏輯狀態(tài)決定通過該FAILREP邏輯848輸出的變量FAILREP。另一方面，當該變量LBMATCH_Q被設(shè)定為邏輯高電位狀態(tài)時用于指示缺陷閃存單元位于核心閃存單元的當前缺陷地址的高字節(jié)中，該變量REDH(0)的邏輯狀態(tài)決定通過該FAILREP邏輯848輸出的變量FAILREP。
當該變量LBMATCH_Q被設(shè)定為邏輯低電位狀態(tài)時，通過該FAILREP邏輯848輸出的變量FAILREP在該變量REDL(0)為邏輯高電位狀態(tài)時為邏輯高電位狀態(tài)，而當該變量REDL(0)為邏輯低電位狀態(tài)時則為邏輯低電位狀態(tài)，而與REDH(0)值的邏輯狀態(tài)無關(guān)。如果該變量LBMATCH_Q被設(shè)定為邏輯低電位狀態(tài)且REDL(0)為邏輯高電位狀態(tài)，則該FAILREP邏輯848確定核心閃存單元的當前缺陷地址的低字節(jié)已在之前利用第一個冗余組件完成修復(fù)。在此情況下，該變量LBMATCH_Q被設(shè)定為邏輯高電位狀態(tài)，且進入在圖27的流程圖的步驟858與860中的HANG狀態(tài)。另一方面，如果該變量LBMATCH_Q被設(shè)定為邏輯低電位狀態(tài)且REDL(0)為邏輯低電位狀態(tài)，則該FAILREP邏輯848確定核心閃存單元的當前缺陷地址的低字節(jié)并未在之前完成修復(fù)。在此情況下，如果該變量YCE(1)也被設(shè)定為邏輯低電位狀態(tài)，則該變量FAILREP被設(shè)定為邏輯低電位狀態(tài)，且在圖27中的修復(fù)程序繼續(xù)執(zhí)行。
同樣的，當該變量LBMATCH_Q被設(shè)定為邏輯高電位狀態(tài)時，通過該FAILREP邏輯848輸出的變量FAILREP在該變量REDH(0)為邏輯高電位狀態(tài)時為邏輯高電位狀態(tài)，而當該變量REDH(0)為邏輯低電位狀態(tài)時則為邏輯低電位狀態(tài)，而與REDL(0)值的邏輯狀態(tài)無關(guān)。如果該變量LBMATCH_Q被設(shè)定為邏輯高電位狀態(tài)且REDH(0)為邏輯高電位狀態(tài)時，則該FAILREP邏輯848確定核心閃存單元的當前缺陷地址的高字節(jié)已在之前利用第一個冗余組件完成修復(fù)。在此情況下，該變量LBMATCH_Q被設(shè)定為邏輯高電位狀態(tài)，且進入在圖27的流程圖的步驟858與860中的HANG狀態(tài)。另一方面，當該變量LBMATCH_Q被設(shè)定為邏輯高電位狀態(tài)且REDH(0)變量為邏輯低電位狀態(tài)時，該FAILREP邏輯848確定核心閃存單元的當前缺陷地址的高字節(jié)并未在之前完成修復(fù)。在此情況下，當該變量YCE(1)也被設(shè)定為邏輯低電位狀態(tài)時，該變量FAILREP被設(shè)定為邏輯低電位狀態(tài)，且在圖27中的修復(fù)程序繼續(xù)執(zhí)行。
當該修復(fù)程序在FAILREP邏輯848將該變量FAILREP設(shè)定為邏輯低電位狀態(tài)之后繼續(xù)執(zhí)行時，該PULSE_COUNT復(fù)位至零(圖27的步驟862)且該修復(fù)控制器832進入JUICE狀態(tài)(圖27的步驟888)。請參閱圖26和27，在該JUICE狀態(tài)期間，該修復(fù)控制器832控制該CAM編程電壓源838以施加編程電壓在各組的CAM閃存單元。通過此種編程電壓，各組CAM閃存單元被編程具有核心閃存單元的當前缺陷地址，以至于對核心閃存單元的當前缺陷地址的存取轉(zhuǎn)向為對相應(yīng)的閃存單元的冗余組件。在本發(fā)明的一個實施例中，通過將對核心閃存單元的當前缺陷地址的存取轉(zhuǎn)向為對相應(yīng)的閃存單元的冗余組件，核心閃存單元的當前缺陷地址的低字節(jié)或高字節(jié)的其中之一因而被修復(fù)。
此外，通過該CAM邏輯884產(chǎn)生該DISYHB與DISYLB信號以使該Y地址譯碼器781不能輸出該核心閃存單元的缺陷地址780的內(nèi)容。該DISYHB信號通過該CAM邏輯884維持以使該Y地址譯碼器781不能輸出該核心閃存單元的缺陷地址780的高字節(jié)內(nèi)容。該DISYLB信號通過該CAM邏輯884維持以使該Y地址譯碼器781不能輸出該核心閃存單元的缺陷地址780的低字節(jié)內(nèi)容。
用于編程CAM閃存單元的編程電壓是閃存制造領(lǐng)域技術(shù)人員所公知的。此外，用于在具有核心閃存單元780形成在其上的半導(dǎo)體芯片上產(chǎn)生該CAM編程電壓源838的程序，以產(chǎn)生施加在選定的CAM閃存單元上的編程電壓也是閃存制造領(lǐng)域技術(shù)人員所公知的。
該定時器834為充電時間周期，即用于在JUICE狀態(tài)期間在各組的CAM閃存單元上施加編程電壓的JTIMEOUT計時(圖27的步驟890)。在該充電時間周期結(jié)束之前(JTIMEOUT＝假)，該修復(fù)控制器832保持在JUICE狀態(tài)中以針對充電時間周期(JTIMEOUT)施加該編程電壓在各組的CAM閃存單元。
在該充電時間周期結(jié)束之后(JTIMEOUT＝真)，該修復(fù)控制器832進入第一校驗狀態(tài)(圖27的步驟892)。在第一校驗狀態(tài)期間，該定時器834在來自CAM容限電壓源840的容限電壓針對第二校驗狀態(tài)被施加在各組的CAM閃存單元之前為預(yù)設(shè)的等待時間周期計時，據(jù)此來自CAM容限電壓源840的電平在第二校驗狀態(tài)前處于穩(wěn)定狀態(tài)(圖27的步驟894)。在第一校驗狀態(tài)中的等待時間周期結(jié)束之前(等待＝真)，該修復(fù)控制器832保持在第一校驗狀態(tài)。
在第一校驗狀態(tài)中的等待時間周期結(jié)束之后(等待＝假)，該修復(fù)控制器832進入第二校驗狀態(tài)(圖27的步驟896)。在第二校驗狀態(tài)期間，該修復(fù)控制器832控制該CAM容限電壓源840以對在圖27的步驟888的JUICE狀態(tài)中被編程的各組CAM閃存單元施加容限電壓。容限電壓是施加在JUICE狀態(tài)中被編程的各組CAM閃存單元的每一個閃存單元的校驗電壓，用于在該JUICE狀態(tài)后校驗該閃存單元被適當?shù)木幊獭?br> 用于在該JUICE狀態(tài)后校驗該閃存單元被適當?shù)木幊痰娜菹揠妷菏情W存制造領(lǐng)域技術(shù)人員所熟知的。此外，用于在其上形成有核心閃存單元780的該半導(dǎo)體芯片上形成該CAM容限電壓源840以產(chǎn)生該容限電壓的程序也是閃存制造領(lǐng)域技術(shù)人員所公知的。
在第二校驗狀態(tài)期間，該修復(fù)控制器832接收在匹配步驟期間通過修復(fù)匹配單元846產(chǎn)生的變量REDOK(圖27的步驟898)。請參閱圖29，在該JUICE狀態(tài)期間該編程電壓施加之后(圖27的步驟888)并在該容限電壓已經(jīng)施加在各組的CAM閃存單元以通過閃存單元的冗余組件替代核心閃存單元的當前缺陷地址之后，圖29的CAM邏輯884比較該各組的CAM閃存單元的輸出與來自該地址序列發(fā)生器524的當前缺陷地址，以產(chǎn)生變量YCE(0)、YCE(1)、REDL(0)、REDH(0)、REDL(1)與REDH(1)。
如此處所述，通過圖29的CAM邏輯884產(chǎn)生該變量YCE(0)、YCE(1)、REDL(0)、REDH(0)、REDL(1)與REDH(1)以保持該二個冗余組件中被用于替代核心閃存單元的缺陷地址的二個字節(jié)的冗余組件的追蹤。該CAM邏輯比較由該地址序列發(fā)生器524所產(chǎn)生的缺陷地址以及在該CAM 790中編程的各組的CAM閃存單元的輸出，用于修復(fù)核心閃存單元的缺陷地址并依據(jù)之前的每一個變量YCE(0)、YCE(1)、REDL(0)、REDH(0)、REDL(1)與REDH(1)的各個邏輯狀態(tài)為每一個變量YCE(0)、YCE(1)、REDL(0)、REDH(0)、REDL(1)與REDH(1)產(chǎn)生各個邏輯狀態(tài)。
最初，每個YCE(0)、YCE(1)、REDL(0)、REDH(0)、REDL(1)與REDH(1)被設(shè)定為邏輯低電位狀態(tài)(即“0”狀態(tài))。此外，在任何冗余位用于修復(fù)核心閃存單元區(qū)塊783、784、786與788的其中一區(qū)塊中的缺陷地址之前的最初，閃存單元的二個冗余組件可用于修復(fù)核心閃存單元的缺陷地址的任何缺陷字節(jié)。當該二個冗余組件的第一個冗余組件用于修復(fù)核心閃存單元的缺陷地址的一個字節(jié)時，相應(yīng)于該二個冗余組件的第一個冗余組件的變量YCE(0)被設(shè)定為邏輯高電位狀態(tài)(即“1”狀態(tài))，且該二個冗余組件的第一個冗余組件不再有效。接著，當該二個冗余組件的第二個冗余組件用于修復(fù)核心閃存單元的缺陷地址的一個字節(jié)時，相應(yīng)于該二個冗余組件的第二個冗余組件的變量YCE(1)被設(shè)定為邏輯高電位狀態(tài)(即“1”狀態(tài))，且該二個冗余組件的第二個冗余組件不再有效，據(jù)此不再有冗余組件可用于修復(fù)核心閃存單元區(qū)塊783、784、786和788的其中一個當前區(qū)塊中核心閃存單元的缺陷地址。
當該二個冗余組件的第一個冗余組件用于修復(fù)核心閃存單元的缺陷地址的低字節(jié)時，該變量REDL(0)被設(shè)定為邏輯高電位狀態(tài)(即“1”狀態(tài))。另一方面，當該二個冗余組件的第一個冗余組件用于修復(fù)核心閃存單元的缺陷地址的高字節(jié)時，該變量REDH(0)被設(shè)定為邏輯高電位狀態(tài)(即“1”狀態(tài))。只有該核心閃存單元的缺陷地址的低字節(jié)或高字節(jié)其中的一個利用任一個冗余組件被修復(fù)。因此該變量REDL(0)、REDH(0)中僅有一個會設(shè)定為邏輯高電位狀態(tài)。
同樣的，當該二個冗余組件的第二個冗余組件用于修復(fù)核心閃存單元的缺陷地址的低字節(jié)時，該變量REDL(1)被設(shè)定為邏輯高電位狀態(tài)(即“1”狀態(tài))。另一方面，當該二個冗余組件的第二個冗余組件用于修復(fù)核心閃存單元的缺陷地址的高字節(jié)時，該變量REDH(1)被設(shè)定為邏輯高電位狀態(tài)(即“1”狀態(tài))。只有該核心閃存單元的缺陷地址的低字節(jié)或高字節(jié)其中之一利用任一個冗余組件被修復(fù)。因此該變量REDL(1)、REDH(1)中僅有一個會設(shè)定為邏輯高電位狀態(tài)。
請參閱圖26，該冗余組件指令鎖存器842輸入變量YCE(0)以保持針對核心閃存單元783、784、786和788被當前使用的一個區(qū)塊的有效的二個冗余組件的追蹤。當該變量YCE(1)設(shè)定為邏輯低電位狀態(tài)(即“0”狀態(tài))，該變量YCE(1)指示該二個冗余組件的第一個冗余組件是有效的。在此情況下，該冗余組件指令鎖存器842設(shè)定變量BREP01至邏輯低電位狀態(tài)(即“0”狀態(tài))用于指示該二個冗余組件的第一個冗余組件用于修復(fù)核心閃存單元的當前缺陷地址。另一方面，當該變量YCE(0)設(shè)定為邏輯高電位狀態(tài)(即“1”狀態(tài))，該變量YCE(0)指示該二個冗余組件的第一個冗余組件已被使用且不再有效，而該二個冗余組件的第二個冗余組件是有效的。在此情況下，該冗余組件指令鎖存器842設(shè)定變量BREP01至邏輯高電位狀態(tài)(即“1”狀態(tài))用于指示該二個冗余組件的第二個冗余組件用于修復(fù)核心閃存單元的當前缺陷地址。用于冗余組件指令鎖存器842的一般鎖存器的實施是電子技術(shù)領(lǐng)域的技術(shù)人員所熟知的。
圖31顯示了該修復(fù)匹配單元846的實施例，該修復(fù)匹配單元846包括第一NOR門902、第二NOR門904、第三NOR門906、第四NOR門908、第五NOR門910、第六NOR門912、NAND門914與反向器916。該第一NOR門902具有施加在第一輸入端918的變量REDL(0)以及施加在第二輸入端920的變量REDH(0)的輸入。該第二NOR門904具有該第一NOR門902輸出以及施加在第三輸入端922的變量BREP01的輸入。該第三NOR門906具有施加在第四輸入端924的變量REDH(1)以及施加在第五輸入端926的變量REDH(1)的輸入。該第四NOR門908具有該第三NOR門906輸出以及具有施加在第六輸入端928的變量BREP01的輸入的反向器916輸出的輸入。
該第五NOR門910具有該第二NOR門904輸出以及該第四NOR門908輸出的輸入。該NAND門914具有施加在第七輸入端930的變量BREPAIR以及施加在第八輸入端932的變量VERIFY的輸入。該第六NOR門912具有第五NOR門910輸出以及NAND門914輸出的輸入。該第六NOR門912的輸出在該輸出端934提供該變量REDOK。
在圖27的匹配步驟898期間，該變量BREPAIR通過修復(fù)控制器832設(shè)定為邏輯高電位狀態(tài)(即“1”狀態(tài))且變量VERIFY設(shè)定為邏輯高電位狀態(tài)(即“1”狀態(tài))。在此情況下，該變量BREP01、REDL(0)、REDH(0)、REDL(1)與REDH(1)決定圖31的修復(fù)匹配單元846的輸出REDOK的邏輯狀態(tài)。圖32顯示了輸入至圖31的修復(fù)匹配單元846的變量BREP01、REDL(0)、REDH(0)、REDL(1)與REDH(1)的可能邏輯狀態(tài)表。在此處所述的變量BREP01通過冗余組件指令鎖存器842產(chǎn)生，而在此處所述的變量REDL(0)、REDH(0)、REDL(1)與REDH(1)通過圖29的CAM邏輯884產(chǎn)生。
請參閱圖31和32，該變量BREP01通過冗余組件指令鎖存器842設(shè)定為邏輯低電位狀態(tài)(即“0”狀態(tài))以指示該二個冗余組件的第一個冗余組件用于修復(fù)核心閃存單元的當前缺陷地址的低字節(jié)或高字節(jié)的其中之一。此外，該變量BREP01通過冗余組件指令鎖存器842設(shè)定為邏輯高電位狀態(tài)(即“1”狀態(tài))以指示該二個冗余組件的第二個冗余組件用于修復(fù)核心閃存單元的當前缺陷地址的低字節(jié)或高字節(jié)的其中之一。
請參閱圖31和32，該變量BREP01通過冗余組件指令鎖存器842設(shè)定為邏輯低電位狀態(tài)(即“0”狀態(tài))時，該變量REDL(0)與REDH(0)決定該REDOK輸出的邏輯狀態(tài)，而與每一個REDL(1)與REDH(1)的各個邏輯狀態(tài)無關(guān)。在此情況下，變量REDL(0)與REDH(0)的其中之一設(shè)定為邏輯高電位狀態(tài)以指示該二個冗余組件的第一個冗余組件已用于修復(fù)核心閃存單元的當前缺陷地址的低字節(jié)或高字節(jié)的其中之一。
當變量REDL(0)設(shè)定為邏輯高電位狀態(tài)(替代變量REDH(0))時，該二個冗余組件的第一個冗余組件已用于修復(fù)核心閃存單元的當前缺陷地址的低字節(jié)。當該變量REDH(0)設(shè)定為邏輯高電位狀態(tài)(替代變量REDL(0))時，該二個冗余組件的第一個冗余組件已用于修復(fù)核心閃存單元的當前缺陷地址的高字節(jié)。在此情況下，各個CAM閃存單元已被適當?shù)木幊?，?jù)此該二個冗余組件的第一個冗余組件已適當?shù)挠糜谛迯?fù)核心閃存單元的當前缺陷地址的低字節(jié)或高字節(jié)的其中之一。因此，當該變量BREP01被設(shè)定為邏輯低電位狀態(tài)且該變量REDL(0)與REDH(0)其中之一被設(shè)定為邏輯高電位狀態(tài)時，通過該修復(fù)匹配單元846輸出的該變量REDOK被設(shè)定為邏輯高電位狀態(tài)。
另一方面，當該變量BREP01被設(shè)定為邏輯低電位狀態(tài)且該變量REDL(0)與REDH(0)二者均通過CAM邏輯884設(shè)定為邏輯低電位狀態(tài)時，則各個CAM閃存單元并未被適當?shù)木幊?，?jù)此該二個冗余組件的第一個冗余組件并未適當?shù)挠糜谛迯?fù)核心閃存單元的當前缺陷地址的低字節(jié)或高字節(jié)的其中之一。在此情況下，通過該修復(fù)匹配單元846輸出的該變量REDOK被設(shè)定為邏輯低電位狀態(tài)。
同樣的，請參閱圖31和32，該變量BREP01被設(shè)定為邏輯高電位狀態(tài)(即“1”狀態(tài))時，該變量REDL(1)與REDH(1)決定該REDOK輸出的邏輯狀態(tài)，而與每一個REDL(0)與REDH(0)的各個邏輯狀態(tài)無關(guān)。在此情況下，變量REDL(1)與REDH(1)其中之一被設(shè)定為邏輯高電位狀態(tài)以指示該二個冗余組件的第二個冗余組件已用于修復(fù)核心閃存單元的當前缺陷地址的低字節(jié)或高字節(jié)的其中之一。
當該變量REDL(1)被設(shè)定為邏輯高電位狀態(tài)(替代變量REDH(1))時，該二個冗余組件的第二個冗余組件已用于修復(fù)核心閃存單元的當前缺陷地址的低字節(jié)。當該變量REDH(1)被設(shè)定為邏輯高電位狀態(tài)(替代變量REDL(1))時，該二個冗余組件的第二個冗余組件已用于修復(fù)核心閃存單元的當前缺陷地址的高字節(jié)。在此情況下，各個CAM閃存單元已被適當?shù)木幊?，?jù)此該二個冗余組件的第二個冗余組件已適當?shù)挠糜谛迯?fù)核心閃存單元的當前缺陷地址的低字節(jié)或高字節(jié)的其中之一。因此，當該變量BREP01被設(shè)定為邏輯高電位狀態(tài)且該變量REDL(1)與REDH(1)其中之一被設(shè)定為邏輯高電位狀態(tài)時，通過該修復(fù)匹配單元846輸出的該變量REDOK被設(shè)定為邏輯高電位狀態(tài)。
另一方面，當該變量BREP01被設(shè)定為邏輯高電位狀態(tài)且該變量REDL(1)與REDH(1)二者均通過CAM邏輯884設(shè)定為邏輯低電位狀態(tài)時，各個CAM閃存單元并未被適當?shù)木幊?，?jù)此該二個冗余組件的第二個冗余組件并未適當?shù)挠糜谛迯?fù)核心閃存單元的當前缺陷地址的低字節(jié)或高字節(jié)的其中之一。在此情況下，通過該修復(fù)匹配單元846輸出的該變量REDOK被設(shè)定為邏輯低電位狀態(tài)。
請參閱圖27，當該變量REDOK被設(shè)定為邏輯低電位狀態(tài)(即假狀態(tài))時，各個CAM閃存單元并未被適當?shù)木幊桃孕迯?fù)核心閃存單元的當前缺陷地址。在此情況下，該修復(fù)控制器832檢查該變量PULSE_COUNT是否到達Max_PC(圖27的步驟936)。當該PULSE_COUNT小于Max_PC時，該修復(fù)控制器832重復(fù)該JUICE狀態(tài)與第二校驗狀態(tài)(圖27的步驟888、890、892、894、896與898)，且該PULSE_COUNT加一。在此情況下，該修復(fù)控制器832控制該CAM編程電壓源838再施加編程電壓在各個CAM閃存單元以針對充電時間周期(JTIMEOUT)修復(fù)核心閃存單元的當前缺陷地址。此外，在第二校驗狀態(tài)期間，在該編程電壓被再施加之后使用來自該CAM邏輯884的變量REDL(0)、REDH(0)、REDL(1)與REDH(1)的新值通過該修復(fù)匹配機制846產(chǎn)生該變量REDOK。
該修復(fù)控制器832通過每一次變量REDOK設(shè)定為邏輯低電位狀態(tài)而該PULSE_COUNT增加以重復(fù)該JUICE狀態(tài)與第二校驗狀態(tài)(圖27的步驟888、890、892、894、896與898)，直至該變量REDOK設(shè)定為邏輯高電位狀態(tài)而該PULSE_COUNT未超過該Max_PC或該PULSE_COUNT超過該Max_PC而該變量REDOK設(shè)定為邏輯低電位狀態(tài)為止。當該PULSE_COUNT超過該Max_PC而該變量REDOK設(shè)定為邏輯低電位狀態(tài)時，該變量PULSE_COUNT被復(fù)位至零(圖27的步驟938)，并進入該HANG狀態(tài)(圖27的步驟940)以確定圖27的修復(fù)程序。在此情況中，該修復(fù)程序并未成功的以閃存單元的冗余組件替代該核心閃存單元的當前缺陷地址。
另一方面，當該變量REDOK設(shè)定為邏輯高電位狀態(tài)而該PULSE_COUNT未超過該Max_PC時，該修復(fù)程序繼續(xù)執(zhí)行。在此情況中，該修復(fù)例行程序成功的以閃存單元的冗余組件替代該核心閃存單元的當前缺陷地址的低字節(jié)或高字節(jié)。此外，變量reg_READ通過修復(fù)控制器832(圖27的步驟942)被檢測。當該當前BIST模式用于讀取該核心閃存單元陣列的每一個閃存單元的邏輯狀態(tài)而未施加編程或擦除電壓在核心閃存單元時(如通過圖23的流程圖所示的BIST模式)，例如該變量reg_READ可通過該BIST系統(tǒng)300的前端譯碼器314設(shè)定為邏輯高電位狀態(tài)。否則，該變量reg_READ被設(shè)定為邏輯低電位狀態(tài)(如通過圖21的流程圖所示的BIST模式)。
當該變量reg_READ被設(shè)定為邏輯高電位狀態(tài)，該修復(fù)控制器832將該地址序列發(fā)生器524復(fù)位至包含有核心閃存單元的缺陷地址的核心閃存單元的當前區(qū)塊的起始地址(圖27的步驟944)，且該PULSE_COUNT復(fù)位至零(圖27的步驟946)。舉例而言，請參閱第24圖，該核心閃存單元750的缺陷地址被包含在核心閃存單元的第三區(qū)塊786中。在此實施例中，當該變量reg_READ被設(shè)定為邏輯高電位狀態(tài)，該修復(fù)控制器832將該地址序列發(fā)生器524復(fù)位至包含有核心閃存單元的缺陷地址的核心閃存單元的第三區(qū)塊786的起始地址。通過將該地址序列發(fā)生器524復(fù)位至包含有核心閃存單元的當前區(qū)塊的缺陷地址，用于讀取該核心閃存單元陣列的每一個閃存單元的邏輯狀態(tài)的BIST模式針對包含有核心閃存單元的缺陷地址的核心閃存單元的所有區(qū)塊通過閃存單元的冗余組件的替代而被執(zhí)行，以進一步確認利用該閃存單元的冗余組件的適當修復(fù)。
請參閱圖27，當該變量reg_READ被設(shè)定為邏輯高電位狀態(tài)時，該修復(fù)控制器832將該地址序列發(fā)生器524復(fù)位至包含有核心閃存單元的缺陷地址的核心閃存單元的當前區(qū)塊的起始地址(圖27的步驟944)，且該PULSE_COUNT復(fù)位至零(圖27的步驟946)，該變量BREPAIR被設(shè)定為邏輯低電位狀態(tài)(即“0”狀態(tài))(圖27的步驟948)，且該修復(fù)程序回復(fù)至喚起該修復(fù)程序的當前BIST模式(圖27的步驟950)。另一方面，當該變量reg_READ被設(shè)定為邏輯低電位狀態(tài)時，該變量BREPAIR被設(shè)定為邏輯低電位狀態(tài)(即“0”狀態(tài))(圖27的步驟948)，且該修復(fù)程序回復(fù)至喚起該修復(fù)程序的當前BIST模式(圖27的步驟950)而無需執(zhí)行圖27的步驟944與946。
舉例而言，當該修復(fù)程序770回復(fù)到圖27的當前BIST模式時，包括該START狀態(tài)252以及該START狀態(tài)252之后的步驟，系針對已通過閃存單元的冗余組件的替代所修復(fù)的核心閃存單元的當前缺陷地址被再次執(zhí)行。此外，當該修復(fù)程序770回復(fù)到圖23的當前BIST模式時，包括該START狀態(tài)682以及該START狀態(tài)682之后的步驟，從包含有核心閃存單元的缺陷地址但具有通過核心閃存單元的當前區(qū)塊中的閃存單元的冗余組件替代的核心閃存單元的當前區(qū)塊的起始地址被再次執(zhí)行。
在此方法中，在核心閃存單元陣列780的測試期間通過編程該CAM 790以利用閃存單元的冗余組件替代閃存單元的缺陷地址的閃存單元的缺陷地址的修復(fù)是在片上執(zhí)行的。因此，不使用該外部測試系統(tǒng)的管腳來編程CAM以利用閃存單元的冗余組件替代閃存單元的缺陷地址。通過使該外部測試系統(tǒng)的管腳數(shù)最小化，可通過具有有限的總管腳數(shù)的外部測試系統(tǒng)同時測試或修復(fù)較多數(shù)量的半導(dǎo)體芯片，以使閃存器件制造期間的產(chǎn)量最大化。
此外，因為通過編程該CAM閃存單元的修復(fù)是在片上執(zhí)行的，所以如該修復(fù)機制的執(zhí)行速度不會受到該外部測試系統(tǒng)容量的限制。因此，此種片上修復(fù)機制能更有效率。
前述的說明僅作為示例之用而非用于限制本發(fā)明的范圍。舉例而言，本發(fā)明可實施成更多數(shù)量的閃存單元的有效的冗余組件。在此所提及的數(shù)量僅作為示例。此外，本發(fā)明可利用閃存單元的冗余組件替代核心閃存單元的所有缺陷地址，以取代替代核心閃存單元的缺陷地址的字節(jié)，此為閃存制造領(lǐng)域的技術(shù)人員通過說明書可輕易了解的。本發(fā)明的范圍限定在后述的權(quán)利要求及其等效范圍中。
E.用于測試該BIST后端狀態(tài)機功能的診斷模式通過針對圖7的BIST系統(tǒng)300的構(gòu)件的功能測試也確保了通過該BIST系統(tǒng)300測試該核心閃存單元陣列304的精確度，特別是通過該后端BIST狀態(tài)機316。使用此種用于確保BIST系統(tǒng)300的構(gòu)件的功能的測試，當該核心閃存單元陣列304在通過該BIST系統(tǒng)300測試后被認為不正常時，此種不正常是因為該核心閃存單元陣列304中的缺陷所產(chǎn)生的而不是因為圖7的BIST系統(tǒng)300的構(gòu)件的缺陷所產(chǎn)生的。
在本發(fā)明的另一個實施例中，該后端BIST狀態(tài)機316的功能是不受該核心閃存單元陣列304所影響的。請參閱圖33，用在獨立于該核心閃存單元陣列304的功能而確定該后端BIST狀態(tài)機316的功能的系統(tǒng)960中包括模式譯碼器962、診斷匹配邏輯964以及信號選擇器966。該BIST接口312、前端接口314、后端BIST狀態(tài)機316、地址序列發(fā)生器524以及外部測試系統(tǒng)318均與此處所述相同。
該模式譯碼器962耦接至該外部測試系統(tǒng)318，且該模式譯碼器962接收來自該外部測試系統(tǒng)318的位圖形，該外部測試系統(tǒng)318傳送用于喚起針對該后端BIST狀態(tài)機316功能測試的診斷模式的預(yù)設(shè)位圖形。當該外部測試系統(tǒng)318傳送用于喚起針對該后端BIST狀態(tài)機316功能測試的診斷模式的預(yù)設(shè)位圖形時，該模式譯碼器962將該外部測試系統(tǒng)318所傳送的位圖形予以譯碼并設(shè)定AUTOL信號為邏輯高電位狀態(tài)(即“1”狀態(tài))。否則，該模式譯碼器962將該AUTOL信號設(shè)定為邏輯低電位狀態(tài)(即“0”狀態(tài))。用于該模式譯碼器962的位圖形譯碼器的實現(xiàn)是電子領(lǐng)域技術(shù)人員所熟知的。
該AUTOL信號從該模式譯碼器962耦接至該診斷匹配邏輯964、信號選擇器966以及后端BIST狀態(tài)機316。該診斷匹配邏輯964輸入來自該后端BIST狀態(tài)機316的AUTOL信號與控制信號并產(chǎn)生匹配輸出。該信號選擇器966輸入由該診斷匹配邏輯964輸出的該產(chǎn)生的匹配以及圖13的匹配電路520所輸出的核心匹配。該信號選擇器966依據(jù)AUTOL信號以及來自該后端BIST狀態(tài)機316的控制信號輸出如同由該診斷匹配邏輯964所輸出該產(chǎn)生的匹配或該匹配電路520所輸出的核心匹配其中之一的MATCH信號。
當使用設(shè)定為邏輯高電位狀態(tài)的AUTOL信號而喚起用于測試該后端BIST狀態(tài)機316功能的診斷模式時，該信號選擇器966選擇由該診斷匹配邏輯964所輸出的該產(chǎn)生的匹配作為該傳送至該后端BIST狀態(tài)機316的MATCH信號。另一方面，當沒有通過設(shè)定為邏輯低電位狀態(tài)的AUTOL信號喚起該診斷模式時，該信號選擇器966選擇由該匹配電路520所輸出的核心匹配作為該傳送至該后端BIST狀態(tài)機316的MATCH信號。
如此處所述，在前述任一情況中，在用于決定該BIST模式是通過狀態(tài)或失敗狀態(tài)的BIST模式期間，在VERIFY狀態(tài)下該后端BIST狀態(tài)機316利用該MATCH信號。圖13的匹配電路520依據(jù)核心閃存單元陣列304的預(yù)期的位圖形與測量的位圖形相比較以產(chǎn)生核心匹配輸出。然而，該診斷匹配邏輯964依據(jù)來自該模式譯碼器962的AUTOL信號以及來自該后端BIST狀態(tài)機316的控制信號產(chǎn)生該產(chǎn)生的匹配輸出。因此，來自該診斷匹配邏輯964的該產(chǎn)生的匹配輸出獨立于該核心閃存單元陣列304的功能之外。
圖34顯示了圖33的信號選擇器966的實施例，該信號選擇器966包括第一反向器968、第一AND門970、第一NOR門972、第二反向器974、第二AND門976、第三反向器978、第三AND門980、第二NOR門982和第四反向器984。該第一AND門970具有在第一輸入端986的BREAD信號并具有第一反向器968輸出的輸入，第一反向器968具有在第二輸入端988的BREP信號輸入。該第一NOR門972具有該第一AND門970輸出和在第三輸入端990的MATCHD信號的輸入。該第二AND門976具有在第四輸入端992的AUTOL信號和該第二反向器974輸出的輸入。該第二反向器974具有該第一NOR門972輸出的輸入。
此外，該第三AND門具有在第五輸入端994的int_MATCH信號并具有第三反向器978輸出的輸入，第三反向器978具有在第六輸入端996的AUTOL信號輸入。該第二NOR門982具有該第二AND門976輸出和該第三AND門980輸出的輸入。該第四反向器984具有該第二NOR門982輸出的輸入。該第四反向器984的輸出是在該輸出端997提供該MATCH信號的信號選擇器的輸出。
在第五輸入端994的該int_MATCH信號是來自該匹配電路520的核心匹配輸出，且在第三輸入端990的該MATCHD信號是來自該診斷匹配邏輯964的產(chǎn)生的匹配輸出。在第四輸入端992和第六輸入端996的該AUTOL信號是通過該模式譯碼器962所產(chǎn)生的AUTOL信號。在第一輸入端986的該BREAD信號和在第二輸入端988的該BREP信號是來自該BIST后端狀態(tài)機316的控制信號。
圖35顯示了圖33的診斷匹配邏輯964的實施例，該診斷匹配邏輯964包括第一NOR門998、第二NOR門1000、與第三NOR門1002。此外，該診斷匹配邏輯964包括第一AND門1004、第一NAND門1006、第二NAND門1008、第三NAND門1010、第四NAND門1012和第五NAND門1014。該診斷匹配邏輯964還包括第一OR門1016、第二OR門1018和第三OR門1020，以及第一反向器1022、第二反向器1024和第三反向器1026。此外，該診斷匹配邏輯964包括鎖存器1028。
該第一NOR門998具有在第一輸入端1030的ERIP信號和在第二輸入端1032的APDE信號的輸入。該第一AND門1004具有該第一NOR門998輸出與在第三輸入端1034的BACLK信號的輸入。該第二NOR門1000具有該第一AND門1004輸出與在第四輸入端1036的SACLK信號的輸入。該第二NAND門1008具有在第五輸入端1038的ER信號與該第四NAND門1012輸出的輸入。
此外，該第一OR門1016具有第一反向器1022輸出以及在第七輸入端1042的BAPDE_OPT信號的輸入，第一反向器1022具有在第六輸入端1040的BEREXE信號輸入。該第四NAND門1012具有該第一OR門1016輸出與在第八輸入端1044的STEST信號的輸入。該第二OR門1018具有第二反向器1024輸出以及在第九輸入端1046的PGM信號的輸入，第二反向器1024具有該具有第四NAND門1012輸出的輸入。該第三OR門1020具有該第四NAND門1012輸出與在第十輸入端1048的JUICE信號的輸入。
再者，該第一NAND門1006具有第二NOR門1000輸出與第二NAND門1008輸出的輸入。該第五NAND門1014具有第二OR門1018輸出與第三OR門1020輸出的輸入。該第三NAND門1010具有在第十一輸入端1050的AUTOL信號與第一NAND門1006輸出的輸入。該第三NOR門1002具有第三反向器1026輸出以及第五NAND門1014輸出的輸入，第三反向器1026具有在第十一輸入端1050的AUTOL信號輸入。
該鎖存器1028具有第三NAND門1010輸出的復(fù)位輸入(即“R”輸入)且具有第三NOR門1002輸出的設(shè)定輸入(即“S”輸入)。此外，該鎖存器1028在輸出端1052提供MATCHD信號的Q輸出。該MATCHD信號是提供至圖33和34的信號選擇器966的產(chǎn)生的匹配輸出。
在第十一輸入端1050的該AUTOL信號通過圖33的模式譯碼器962予以產(chǎn)生。在第一輸入端1030的ERIP信號、在第二輸入端1032的APDE信號、在第三輸入端1034的BACLK信號、在第四輸入端1036的SACLK信號、在第五輸入端1038的ER信號、在第六輸入端1040的BEREXE信號、在第七輸入端1042的BAPDE_OPT信號、在第八輸入端1044的STEST信號、在第九輸入端1046的PGM信號以及在第十輸入端1048的JUICE信號通過該BIST后端狀態(tài)機316予以產(chǎn)生，具體而言，是通過圖31的該后端BIST控制器502產(chǎn)生。
圖36顯示了圖35的鎖存器1028的實施例，該鎖存器1028包括第一PMOSFET(P溝道金屬氧化物半導(dǎo)體場效應(yīng)晶體管)1051、第二PMOSFET 1057、NMOSFET(N溝道金屬氧化物半導(dǎo)體場效應(yīng)晶體管)1054、第一反向器1056與第二反向器1058。該第一PMOSFET 1051的源極以及該第二PMOSFET 1057的源極耦接至正電壓源1059，而該NMOSFET 1054的源極則耦接至負電壓源1061。該正電壓源1059提供如5伏特的邏輯高電位狀態(tài)電壓，而該負電壓源1061在該鎖存器1028的實施例中則為接地節(jié)點。
該第一PMOSFET 1051的柵極耦接至鎖存器1028的復(fù)位輸入(即“R”輸入)，鎖存器1028的復(fù)位輸入耦接至圖35中第三NAND門1010輸出。該NMOSFET 1054的柵極耦接至鎖存器1028的設(shè)定輸入(即“S”輸入)，鎖存器1028的設(shè)定輸入耦接至圖35中第三NOR門1002輸出。該第一PMOSFET 1051的漏極耦接至NMOSFET 1054的漏極，NMOSFET 1054的漏極還耦接至該第一反向器1056的輸入與該第二反向器1058的輸出。該第一反向器1056的輸出耦接至該第二反向器1058的輸入，并且是該鎖存器1028用于提供該診斷匹配邏輯964的產(chǎn)生的匹配輸出MATCHD的Q輸出。
此外，該第二PMOSFET 1057的柵極耦接至復(fù)位輸入(即“IRSTB”輸入)，該第二PMOSFET 1057的漏極耦接至該第一PMOSFET 1051的漏極與該NMOSFET 1054的漏極。當該AUTOL設(shè)定為邏輯高電位狀態(tài)，該BIST后端狀態(tài)機316設(shè)定該IRSTB信號至邏輯高電位狀態(tài)以關(guān)閉該第二PMOSFET 1057，據(jù)此該產(chǎn)生的匹配輸出MATCHD通過施加在該第一PMOSFET 1051與該NMOSFET 1054的設(shè)定輸入與復(fù)位輸入被決定。另一方面，當該AUTOL設(shè)定為邏輯低電位狀態(tài)，該BIST后端狀態(tài)機316設(shè)定該IRSTB信號至邏輯低電位狀態(tài)，以開啟該第二PMOSFET 1057，第二PMOSFET 1057依次鎖存該產(chǎn)生的匹配輸出MATCHD至邏輯低電位狀態(tài)。
圖37顯示了當AUTOL設(shè)定為邏輯高電位狀態(tài)且該IRSTB設(shè)定為邏輯高電位狀態(tài)時，在圖36的鎖存器1028的操作期間的變量表。在此情況下，該產(chǎn)生的匹配輸出MATCHD通過施加在該第一PMOSFET1051與該NMOSFET 1054的設(shè)定輸入與復(fù)位輸入被決定。當該復(fù)位輸入(即“R”輸入)與該設(shè)定輸入(即“S”輸入)設(shè)定為邏輯低電位狀態(tài)(即“0”狀態(tài))時，該鎖存器128的Q輸出(即MATCHD輸出)轉(zhuǎn)換至邏輯低電位狀態(tài)(即“0”狀態(tài))。另一方面，當該復(fù)位輸入(即“R”輸入)與該設(shè)定輸入(即“S”輸入)處于邏輯高電位狀態(tài)(即“1”狀態(tài))時，該鎖存器128的Q輸出(即MATCHD輸出)轉(zhuǎn)換至邏輯高電位狀態(tài)(即“1”狀態(tài))。
當該復(fù)位輸入(即“R”輸入)處于邏輯高電位狀態(tài)(即“1”狀態(tài))，且該設(shè)定輸入(即“S”輸入)處于邏輯低電位狀態(tài)(即“0”狀態(tài))時，該鎖存器1028的Q輸出(即MATCHD輸出)被鎖存至之前該Q輸出的邏輯狀態(tài)。該復(fù)位輸入(即“R”輸入)處于邏輯低電位狀態(tài)(即“0”狀態(tài))，且該設(shè)定輸入(即“S”輸入)處于邏輯高電位狀態(tài)(即“1”狀態(tài))的情況不會為圖35的該診斷匹配邏輯964中的鎖存器1028所利用。
以下將針對用于測試該后端BIST狀態(tài)機316的圖33的系統(tǒng)960的構(gòu)件的操作予以說明。圖38顯示了在該診斷模式被喚起后通過該后端BIST狀態(tài)機316所執(zhí)行的BIST模式用于編程該核心閃存單元陣列304時，由圖33的后端BIST狀態(tài)機316所進入的狀態(tài)的流程圖。請參閱圖33和38，當該外部測試系統(tǒng)318輸入預(yù)設(shè)的位圖形以喚起該診斷狀態(tài)時該診斷模式被起始(圖38的步驟1060)。此外，請參閱圖33，在該診斷模式起始時，使用者輸入數(shù)據(jù)至該BIST接口312以喚起該當前BIST模式。
在此情況中，來自該模式譯碼器962的AUTOL信號被設(shè)定為邏輯高電位狀態(tài)(即“1”狀態(tài))。此外，當該診斷模式被喚起時，該后端BIST狀態(tài)機316依循圖15的流程圖的步驟，但在該VERIFY狀態(tài)期間利用來自該信號選擇器966的MATCH信號(圖15的步驟560與562)取代該匹配電路520輸出。
請參閱圖34，在該診斷模式被喚起之后通過該后端BIST狀態(tài)機316所執(zhí)行的BIST模式用于編程該核心閃存單元陣列304時，該BREAD信號被設(shè)定為邏輯低電位狀態(tài)(即“0”狀態(tài))。因此，通過該AUTOL信號設(shè)定為邏輯高電位狀態(tài)，來自圖34的信號選擇器966的該MATCH信號是來自該診斷匹配邏輯964的產(chǎn)生的匹配輸出MATCHD。
請參閱圖36，在該診斷模式起始之前，該鎖存器1028的AUTOL信號與IRSTB信號被設(shè)定為邏輯低電位狀態(tài)，以至于產(chǎn)生的匹配輸出MATCHD被鎖存在邏輯低電位狀態(tài)。因此，在用于編程該核心閃存單元陣列304的BIST模式起始時，在該核心閃存單元陣列304的初始地址的產(chǎn)生的匹配輸出MATCHD被鎖存在邏輯低電位狀態(tài)(即“0”狀態(tài))。該后端BIST狀態(tài)機316進入第一編程VERIFY狀態(tài)(圖15的步驟560與562)，該產(chǎn)生的匹配輸出MATCHD被鎖存在邏輯低電位狀態(tài)(即“0”狀態(tài))，而因此，該核心閃存單元陣列304的初始地址具有失敗的結(jié)果(圖38的步驟1062)。因為該失敗的結(jié)果，該后端BIST狀態(tài)機316進入編程JUICE狀態(tài)(圖15的步驟566)。
請參閱圖35，除在第十一輸入端1050的AUTOL信號通過該模式譯碼器962設(shè)定為邏輯高電位狀態(tài)之外，在第九輸入端1046的PGM信號、在第十輸入端1048的JUICE信號以及在第八輸入端1044的STEST信號在該JUICE狀態(tài)中通過該BIST控制器502設(shè)定為邏輯高電位狀態(tài)。其它的信號(即ERIP、APDE、BACLK、ER、BEREXE以及BAPDE_OPT信號)在該編程JUICE狀態(tài)中通過該BIST控制器502設(shè)定為邏輯低電位狀態(tài)。因此，在該編程JUICE狀態(tài)中該產(chǎn)生的匹配輸出MATCHD設(shè)定為邏輯高電位狀態(tài)(即“1”狀態(tài))。
在該編程JUICE狀態(tài)之后，隨著該產(chǎn)生的匹配輸出MATCHD由編程JUICE狀態(tài)設(shè)定為邏輯高電位狀態(tài)(即“1”狀態(tài))，該控制器502進入后續(xù)的編程VERIFY狀態(tài)(圖15的步驟560與562)，因此，該核心閃存單元陣列304的初始地址具有失敗的結(jié)果(圖38的步驟1066)。請參閱圖33，由于該通過的結(jié)果，該后端BIST狀態(tài)機316控制該地址序列發(fā)生器524以通過設(shè)定該BACLK信號至邏輯高電位狀態(tài)(圖38的步驟1068)增加至該核心閃存單元陣列304的初始地址。
請參閱圖35，該BACLK信號設(shè)定為邏輯高電位狀態(tài)(且該AUTOL與ATEST信號也設(shè)定為邏輯高電位狀態(tài)，但該ERIP、APDE、BACLK、ER、PGM、JUICE、BEREXE以及BAPDE_OPT信號則設(shè)定為邏輯低電位狀態(tài))，該產(chǎn)生的匹配輸出MATCHD由編程JUICE狀態(tài)設(shè)定為邏輯低電位狀態(tài)(即“0”狀態(tài))。在該地址序列發(fā)生器524增加至該核心閃存單元陣列304的初始地址之后，該BIST控制器502檢查該地址是否通過該核心閃存單元陣列304的最后地址(圖38的步驟1070)。當該地址通過該核心閃存單元陣列304的最后地址時，該BIST模式結(jié)束。否則，針對該核心閃存單元陣列304的每一個后續(xù)地址重復(fù)步驟1062、1064、1066、1068與1070，直至該地址序列發(fā)生器524達到通過該核心閃存單元陣列304的最后地址的地址為止。
請參閱圖13，當該BIST模式在該診斷模式被喚起以編程該核心閃存單元陣列304的閃存單元之后通過該后端狀態(tài)機316被執(zhí)行時，可以探測如來自該編程/擦除電壓源510的節(jié)點的后端狀態(tài)機316節(jié)點，以確定該后端狀態(tài)機316在圖38的步驟中是否是正常的。舉例而言，如果該后端狀態(tài)機316是正常的，則圖13的來自該編程/擦除電壓源510的節(jié)點在每次在圖13的步驟1064中進入該編程JUICE狀態(tài)時提供正9伏特的字線電壓。通過在圖38的步驟執(zhí)行期間圖13的后端狀態(tài)機316的節(jié)點的探測，當BIST模式用于編程該核心閃存單元陣列304的閃存單元時，確定該后端狀態(tài)機316的功能。
圖39顯示了當該BIST模式在該診斷模式被喚起以通過獨立的APDE(擦除后自動程序干擾)擦除該核心閃存單元陣列304的閃存單元之后通過該后端狀態(tài)機316被執(zhí)行時，通過圖33的后端狀態(tài)機316進入的狀態(tài)的流程圖。圖40顯示了當該BIST模式在該診斷模式被喚起以通過插入的APDE擦除該核心閃存單元陣列304的閃存單元之后通過該后端狀態(tài)機316被執(zhí)行時，通過圖33的后端狀態(tài)機316進入的狀態(tài)的流程圖。請參閱圖35，針對獨立的APDE，該BIST控制器502設(shè)定該BAPDE_OPT信號為邏輯高電位狀態(tài)(即“1”狀態(tài))。另一方面，針對插入的APDE，該BIST控制器502設(shè)定該BAPDE_OPT信號為邏輯低電位狀態(tài)(即“0”狀態(tài))。
請參閱圖33和39，當該外部測試系統(tǒng)318輸入該預(yù)設(shè)的位圖形以喚起該診斷狀態(tài)時，該診斷狀態(tài)被起始(圖39的步驟1072)。在此情況下，來自該模式譯碼器962的AUTOL信號被設(shè)定為邏輯高電位狀態(tài)(即“1”狀態(tài))。再者，請參閱圖33，在該診斷模式起始時，該使用者輸入數(shù)據(jù)至該BIST接口312以喚起該當前BIST模式。此外，當該診斷模式被喚起時，該后端狀態(tài)機316在VERIFY狀態(tài)期間利用來自該信號選擇器966的MATCH信號(例如為圖15步驟560與562)取代該匹配電路520的輸出。請參閱圖34，當該BIST模式在該診斷模式被喚起以擦除該核心閃存單元陣列304的閃存單元之后通過該后端狀態(tài)機316被執(zhí)行時，該BREAD信號被設(shè)定為邏輯低電位狀態(tài)(即“0”狀態(tài))。因此，通過AUTOL信號被設(shè)定為邏輯高電位狀態(tài)，來自圖34的該信號選擇器966的MATCH信號是來自該診斷匹配邏輯964的該產(chǎn)生的匹配輸出MATCHD。
請參閱圖36，在該段模式起始之前，該鎖存器1028的AUTOL信號與IRSTB信號被設(shè)定為邏輯低電位狀態(tài)，據(jù)此該產(chǎn)生的匹配輸出MATCHD被鎖存至邏輯低電位狀態(tài)。因此，在用于擦除該核心閃存單元陣列304的閃存單元的BIST模式的起始時，該產(chǎn)生的匹配輸出MATCHD在該核心閃存單元陣列304的第一扇區(qū)的第一地址被鎖存至邏輯低電位狀態(tài)(即“0”狀態(tài))。請參閱圖16，該核心閃存單元陣列304如圖16所示被劃分至多個水平扇區(qū)602、604、606、608、610、612、614與616。當該后端狀態(tài)機316進入第一擦除VERIFY狀態(tài)時，該產(chǎn)生的匹配輸出MATCHD被鎖存至邏輯低電位狀態(tài)(即“0”狀態(tài))，且因此，該核心閃存單元陣列304的第一扇區(qū)的第一地址具有失敗的結(jié)果(圖39的步驟1074)。
因為該失敗的結(jié)果，該后端狀態(tài)機316進入擦除JUICE狀態(tài)。請參閱圖35，除在該第十一輸入端1050的AUTOL信號通過該模式譯碼器962設(shè)定為邏輯高電位狀態(tài)之外，在該第五輸入端1038的ER信號、在該第十輸入端1048的JUICE信號、在該第八輸入端1044的STEST信號、在該第六輸入端1040的BEREXE信號、在該第一輸入端1030的ERIP信號、在第七輸入端1042的BAPDE_OPT信號在該擦除JUICE狀態(tài)中通過該BIST控制器502設(shè)定為邏輯高電位狀態(tài)。其它的信號(即該APDE、BACLK、SACLK與PGM信號)在該擦除JUICE狀態(tài)中通過該BIST控制器502設(shè)定為邏輯低電位狀態(tài)。因此，該產(chǎn)生的匹配輸出MATCHD在該擦除JUICE狀態(tài)中被設(shè)定為邏輯高電位狀態(tài)(即“1”狀態(tài))(圖39的步驟1076)。
在該擦除JUICE狀態(tài)之后，該BIST控制器502隨著根據(jù)之前的擦除JUICE狀態(tài)被設(shè)定為邏輯高電位狀態(tài)(即“1”狀態(tài))的該產(chǎn)生的匹配輸出MATCHD進入后續(xù)的擦除VERIFY狀態(tài)。并因此，該核心閃存單元陣列304的第一扇區(qū)的第一地址具有通過的結(jié)果(圖39的步驟1078)。因為該通過的結(jié)果，該后端狀態(tài)機316控制該地址序列發(fā)生器524以通過設(shè)定該BACLK信號至邏輯高電位狀態(tài)增加至該核心閃存單元陣列304的第一扇區(qū)的后續(xù)地址(圖39的步驟1080)。
請參閱圖35，即使隨著該BACLK信號被設(shè)定為邏輯高電位狀態(tài)，因為該STEST、BEREXE、ERIP與BAPDE_OPT信號被設(shè)定為邏輯高電位狀態(tài)，所以該產(chǎn)生的匹配輸出MATCHD保持被鎖存至邏輯高電位狀態(tài)(即“1”狀態(tài))。在該地址序列發(fā)生器524增加至該核心閃存單元陣列304的第一扇區(qū)的后續(xù)地址之后，該BIST控制器502檢查該地址是否通過該核心閃存單元陣列304的第一扇區(qū)的最后地址(圖39的步驟1082)。
當該地址通過該核心閃存單元陣列304的第一扇區(qū)的最后地址，該后端狀態(tài)機316控制該地址序列發(fā)生器524以通過設(shè)定該SACLK信號至邏輯高電位狀態(tài)增加至該核心閃存單元陣列304的后續(xù)扇區(qū)的第一地址(圖39的步驟1084)。否則，圖39的步驟1078、1080與1082針對該核心閃存單元陣列304的第一扇區(qū)的后續(xù)地址被重復(fù)執(zhí)行，直至該地址序列發(fā)生器524達到通過該核心閃存單元陣列304的第一扇區(qū)的最后地址的地址為止。
在該地址通過該核心閃存單元陣列304的第一扇區(qū)的最后地址以至于該后狀態(tài)機316控制該地址序列發(fā)生器524以通過設(shè)定該SACLK信號至邏輯高電位狀態(tài)增加至該核心閃存單元陣列304的后續(xù)扇區(qū)的第一地址的情況下(圖39的步驟1084)，該BIST控制器502檢查該地址是否通過該核心閃存單元陣列304的最后扇區(qū)(圖39的步驟1086)。如果該地址通過該核心閃存單元陣列304的最后扇區(qū)，則該獨立的APDE在圖39的步驟1088中被執(zhí)行。
否則，圖39的步驟1074、1076、1078、1080、1082、1084與1086針對該核心閃存單元陣列304的每一個后續(xù)扇區(qū)被重復(fù)執(zhí)行，直至該地址序列發(fā)生器524達到通過該核心閃存單元陣列304的最后扇區(qū)的地址為止。須特別注意的，在本發(fā)明的此實施例中，當圖35的該第四輸入端的SACLK信號(與AUTOL、STEST、BEREXE、ERIP與BAPDE_OPT信號相同)在圖39的步驟1084中被設(shè)定為邏輯高電位狀態(tài)時，由于該產(chǎn)生的匹配輸出MATCHD被鎖存回至邏輯低電位狀態(tài)，因此該步驟1074與1076僅針對該核心閃存單元陣列304的每一個扇區(qū)的第一地址被執(zhí)行。
然而，該產(chǎn)生的匹配輸出MATCHD針對該核心閃存單元的扇區(qū)中每一個后續(xù)地址在圖39的步驟1076的擦除JUICE狀態(tài)中被設(shè)定至邏輯高電位狀態(tài)。舉例而言，由于該擦除JUICE狀態(tài)的時間周期相對較長(其可例如為10毫秒)，因此步驟1074與1076僅針對該核心閃存單元的每一扇區(qū)的第一地址被執(zhí)行，以至于針對扇區(qū)的每一個地址執(zhí)行該擦除JUICE狀態(tài)具有不期望的時長。
當該地址達到在步驟1086通過該核心閃存單元陣列304的最后扇區(qū)時，該核心閃存單元陣列304的每一個地址已被擦除確認，且該獨立的APDE在圖39的步驟1088中予以執(zhí)行。通過圖39的步驟1088，因為該SACLK信號與圖35的該AUTOL、STEST、BEREXE、ERIP與BAPDE_OPT信號均在圖39的步驟1084中被設(shè)定至邏輯高電位狀態(tài)，因此該產(chǎn)生出的匹配輸出MATCHD被鎖存至邏輯低電位狀態(tài)(即“0”狀態(tài))。此外，通過在圖39的步驟1084中該SACLK信號被設(shè)定至邏輯高電位狀態(tài)，該地址序列發(fā)生器524通過該BIST控制器502復(fù)位至該核心閃存單元陣列304的第一列。
該后端狀態(tài)機316通過被鎖存至邏輯低電位狀態(tài)(即“0”狀態(tài))的該產(chǎn)生的匹配輸出MATCHD，在該核心閃存單元陣列304的第一扇區(qū)的第一列地址進入第一APDE VERIFY狀態(tài)。因此，該第一APDEVERIFY狀態(tài)針對該核心閃存單元陣列304的第一扇區(qū)的第一列地址具有失敗的結(jié)果(圖39的步驟1088)。由于該失敗的結(jié)果，該后端狀態(tài)機316進入APDE JUICE狀態(tài)(圖39的步驟1090)。
請參閱圖35，除在該第十一輸入端1050的AUTOL信號通過該模式譯碼器962設(shè)定至邏輯高電位狀態(tài)之外，在第二輸入端1032的該APDE信號、在該第十輸入端1048的JUICE信號、在該第八輸入端1044的STEST信號、在該第六輸入端1040的BEREXE信號、在該第九輸入端1046的PGM信號和在該第七輸入端1042的BAPDE_OPT信號通過該BIST控制器502在該APDE JUICE狀態(tài)中被設(shè)定至邏輯高電位狀態(tài)。其它的信號(即該ERIP、ER、BACLK、與SACLK信號)通過該BIST控制器502在該APDE JUICE狀態(tài)中設(shè)定至邏輯低電位狀態(tài)。因此，該產(chǎn)生的匹配輸出MATCHD在該APDE JUICE狀態(tài)中被設(shè)定至邏輯高電位狀態(tài)(即“1”狀態(tài))(圖39的步驟1090)。
在該APDE JUICE狀態(tài)之后，該BIST控制器502隨著該產(chǎn)生的匹配輸出MATCHD被設(shè)定至邏輯高電位狀態(tài)(即“1”狀態(tài))由先前的APDE JUICE狀態(tài)進入后續(xù)的APDE VERIFY狀態(tài)，且因此，該核心閃存單元陣列304的第一扇區(qū)的第一列地址具有通過的結(jié)果(圖39的步驟1092)。由于該通過的結(jié)果，該后端狀態(tài)機316控制該地址序列發(fā)生器524以通過設(shè)定該BACLK信號至邏輯高電位狀態(tài)增加至該核心閃存單元陣列304的第一扇區(qū)的后續(xù)列地址(圖39的步驟1094)。
請參閱圖35，即使該BACLK信號被設(shè)定至邏輯高電位狀態(tài)，因為該AUTOL、STEST、BEREXE、APDE與BAPDE_OPT信號被設(shè)定至邏輯高電位狀態(tài)，所以該產(chǎn)生的匹配輸出MATCHD保持被鎖存在邏輯高電位狀態(tài)(即“1”狀態(tài))。在該地址序列發(fā)生器524增加至該核心閃存單元陣列304的第一扇區(qū)的后續(xù)列地址之后，該BIST控制器502檢查該列地址是否通過該核心閃存單元陣列304的第一扇區(qū)的最后列地址(圖39的步驟1096)。由于APDE VERIFY程序典型的決定流過該核心閃存單元陣列的列的總體漏電流，因此APDE VERIFY狀態(tài)通過該后端狀態(tài)機一次執(zhí)行一個列地址，此為閃存器件領(lǐng)域技術(shù)人員所熟知的。
如果該列地址通過該核心閃存單元陣列304的第一扇區(qū)的最后列地址，則該后端狀態(tài)機316控制該地址序列發(fā)生器524以通過設(shè)定該SACLK信號至邏輯高電位狀態(tài)(即“1”狀態(tài))增加至該核心閃存單元陣列304的后續(xù)扇區(qū)的第一列地址(圖39的步驟1098)。否則，圖39的步驟1092、1094與1096針對該核心閃存單元陣列304的第一扇區(qū)的每一個后續(xù)列地址予以重復(fù)，直至該地址序列發(fā)生器524達到通過該核心閃存單元陣列304的第一扇區(qū)的最后列地址的地址為止。
在該列地址通過該核心閃存單元陣列304的第一扇區(qū)的最后列地址以至于該后狀態(tài)機316控制該地址序列發(fā)生器524以通過設(shè)定該SACLK信號至邏輯高電位狀態(tài)增加至該核心閃存單元陣列304的后續(xù)扇區(qū)的第一列地址的情況下(圖39的步驟1098)，該BIST控制器502檢查該地址是否通過該核心閃存單元陣列304的最后扇區(qū)(圖39的步驟1100)。如果該列地址通過該核心閃存單元陣列304的最后扇區(qū)，則該BIST模式結(jié)束。
否則，圖39的步驟1088、1090、1092、1094、1096、1098與1100針對該核心閃存單元陣列304的每一個后續(xù)扇區(qū)予以重復(fù)執(zhí)行，直至該地址序列發(fā)生器524達到通過該核心閃存單元陣列304的最后扇區(qū)的列地址為止。須特別注意的，在本發(fā)明的此實施例中，由于當在圖35的與該AUTOL、STEST、BEREXE、ERIP與BAPDE_OPT信號相同的第四輸入端的SACLK信號在圖39的步驟1098中被設(shè)定為邏輯高電位狀態(tài)，所以該產(chǎn)生出的匹配輸出MATCHD被鎖存至邏輯低電位狀態(tài)，因此該步驟1088與1090僅針對該核心閃存單元陣列304的每一個扇區(qū)的第一列地址被執(zhí)行。
然而，該產(chǎn)生的匹配輸出MATCHD針對該核心閃存單元的扇區(qū)中每一個后續(xù)列地址在圖39的步驟1092的APDE JUICE狀態(tài)中被設(shè)定至邏輯高電位狀態(tài)。舉例而言，由于該APDE JUICE狀態(tài)中，APDE電壓施加在閃存單元整體扇區(qū)的每一個閃存單元，因此步驟1088與1090僅針對該核心閃存單元的每一扇區(qū)的第一列地址被執(zhí)行，此為閃存器件領(lǐng)域技術(shù)人員所熟知的。
當該列地址達到在圖39的步驟1100通過該核心閃存單元陣列304的最后扇區(qū)時，該核心閃存單元陣列304的每一個地址已被APDE確認，且該BIST模式結(jié)束。針對該BAPDE_OPT信號設(shè)定至邏輯高電位狀態(tài)的圖39的獨立的APDE，大體上整體的該核心閃存單元陣列304通過圖39的步驟1074、1076、1078、1080、1082、1084與1086被第一次擦除校驗，且接著，大體上整體的該核心閃存單元陣列304通過圖39的步驟1088、1090、1092、1094、1096、1098與1100被APDE校驗。
另一方面，圖40顯示了在該診斷模式被喚起之后通過該后端狀態(tài)機316所執(zhí)行的BIST模式用于通過插入的APDE擦除該核心閃存單元陣列304的閃存單元時，由圖33的后端狀態(tài)機316所進入的狀態(tài)的流程圖。就該BIST模式而言，該BAPDE_OPT信號設(shè)定至邏輯低電位狀態(tài)(即該“0”狀態(tài))。
請參閱圖33和40，當該外部測試系統(tǒng)318輸入預(yù)設(shè)的位圖形以喚起該診斷狀態(tài)時，該診斷模式被起始(圖38的步驟1102)。在此情況中，來自該模式譯碼器962的AUTOL信號被設(shè)定為邏輯高電位狀態(tài)(即“1”狀態(tài))。此外，請參閱圖33，在該診斷模式起始時，使用者輸入數(shù)據(jù)至該BIST接口312以喚起該當前BIST模式。再者，當該診斷模式被喚起時，該后端狀態(tài)機316在該VERIFY狀態(tài)期間利用來自該信號選擇器966的MATCH信號取代該匹配電路520輸出。請參閱圖34，在該診斷模式被喚起后通過該后端BIST狀態(tài)機316所執(zhí)行的BIST模式被用于編程該核心閃存單元陣列304時，該BREAD信號設(shè)定為邏輯低電位狀態(tài)(即“0”狀態(tài))。因此，通過該AUTOL信號設(shè)定為邏輯高電位狀態(tài)，來自圖34的信號選擇器966的該MATCH信號是來自該診斷匹配邏輯964的產(chǎn)生的匹配輸出MATCHD。
請參閱圖36，在該診斷模式起始之前，該鎖存器1028的AUTOL信號與IRSTB信號被設(shè)定為邏輯低電位狀態(tài)，以至于產(chǎn)生的匹配輸出MATCHD被鎖存在邏輯低電位狀態(tài)。因此，在用于擦除該核心閃存單元陣列304的閃存單元的BIST模式起始時，在該核心閃存單元陣列304的第一扇區(qū)的第一地址的產(chǎn)生的匹配輸出MATCHD被鎖存在邏輯低電位狀態(tài)(即“0”狀態(tài))。請參閱圖16，該核心閃存單元陣列304如圖16所示的被劃分至多個水平扇區(qū)602、604、606、608、610、612、614與616。當該后端狀態(tài)機316進入第一擦除VERIFY狀態(tài)時，該產(chǎn)生的匹配輸出MATCHD被鎖存至邏輯低電位狀態(tài)(即“0”狀態(tài))，且因此，該核心閃存單元陣列304的第一扇區(qū)的第一地址具有失敗的結(jié)果(圖40的步驟1104)。
因為該失敗的結(jié)果，該后端狀態(tài)機316進入擦除JUICE狀態(tài)。請參閱圖35，除在該第十一輸入端1050的AUTOL信號通過該模式譯碼器962被設(shè)定為邏輯高電位狀態(tài)之外，在該第五輸入端1038的ER信號、在該第十輸入端1048的JUICE信號、在該第八輸入端1044的STEST信號、在該第六輸入端1040的BEREXE信號與在該第一輸入端1030的ERIP信號在該擦除JUICE狀態(tài)中通過該BIST控制器502被設(shè)定為邏輯高電位狀態(tài)。其它的信號(即該BAPDE_OPT、APDE、BACLK、SACLK與PGM信號)在該擦除JUICE狀態(tài)中通過該BIST控制器502設(shè)定為邏輯低電位狀態(tài)。因此，該產(chǎn)生的匹配輸出MATCHD在該擦除JUICE狀態(tài)中保持在邏輯低電位狀態(tài)(即“0”狀態(tài))(圖40的步驟1106)。
通過插入的APDE，在該擦除JUICE狀態(tài)之后進入第一APDEVERIFY狀態(tài)(圖40的步驟1108)。因為該產(chǎn)生的匹配輸出MATCHD保持被鎖存在邏輯低電位狀態(tài)，該第一APDE VERIFY狀態(tài)具有失敗的結(jié)果。由于該失敗的結(jié)果，進入APDE JUICE狀態(tài)(圖40的步驟1110)。請參閱圖35，在該APDE JUICE狀態(tài)期間，除在該AUTOL信號通過該模式譯碼器962被設(shè)定為邏輯高電位狀態(tài)之外，該APDE、JUICE、PGM、BEREXE與STEST信號通過該BIST控制器502被設(shè)定為邏輯高電位狀態(tài)。其它的信號(即該BAPDE_OPT、ERIP、ER、BACLK與SACLK信號)在該APDE JUICE狀態(tài)中通過該BIST控制器502設(shè)定為邏輯低電位狀態(tài)。因此，該產(chǎn)生的匹配輸出MATCHD在該APDE JUICE狀態(tài)中設(shè)定為邏輯高電位狀態(tài)(即“1”狀態(tài))(圖40的步驟1110)。
在該APDE JUICE狀態(tài)之后，該BIST控制器502隨著根據(jù)先前的APDE JUICE狀態(tài)被設(shè)定為邏輯高電位狀態(tài)(即“1”狀態(tài))的該產(chǎn)生的匹配輸出MATCHD進入后續(xù)的APDE VERIFY狀態(tài)。并因此，該核心閃存單元陣列304的第一扇區(qū)的第一地址具有通過的結(jié)果(圖40的步驟1112)。因為該通過的結(jié)果，請參閱圖33，該后端狀態(tài)機316控制該地址序列發(fā)生器524以通過設(shè)定該BACLK信號至邏輯高電位狀態(tài)增加至該核心閃存單元陣列304的第一扇區(qū)的后續(xù)列地址(圖40的步驟1114)。
請參閱圖35，即使該BACLK信號被設(shè)定為邏輯高電位狀態(tài)，因為該AUTOL、STEST、BEREXE與APDE信號被設(shè)定為邏輯高電位狀態(tài)，所以該產(chǎn)生的匹配輸出MATCHD保持被鎖存至邏輯高電位狀態(tài)(即“1”狀態(tài))。在該地址序列發(fā)生器524增加至該核心閃存單元陣列304的第一扇區(qū)的后續(xù)列地址之后，該BIST控制器502檢查該列地址是否通過該核心閃存單元陣列304的第一扇區(qū)的最后列地址(圖40的步驟1116)。由于APDE JUICE程序典型的決定流過該核心閃存單元陣列的列的總體漏電流，因此APDE VERIFY狀態(tài)通過該后端狀態(tài)機一次執(zhí)行一個列地址，此為閃存器件領(lǐng)域技術(shù)人員所熟知的。
如果該列地址通過該核心閃存單元陣列304的第一扇區(qū)的最后列地址，則該后端狀態(tài)機316控制該地址序列發(fā)生器524以回到核心閃存單元陣列304的第一扇區(qū)的第一地址(圖40的步驟1118)，該第一地址在圖40的步驟1104初始沒有通過該第一ERASE校驗狀態(tài)。否則，圖40的步驟1112、1114與1116針對該核心閃存單元陣列304的第一扇區(qū)的每一后續(xù)列地址被重復(fù)執(zhí)行，直至該地址序列發(fā)生器524達到通過該核心閃存單元陣列304的第一扇區(qū)的最后列地址的列地址為止。
當該列地址通過該核心閃存單元陣列304的第一扇區(qū)的最后列地址時，該后狀態(tài)機316控制該地址序列發(fā)生器524以通過設(shè)定該BACLK信號至邏輯高電位狀態(tài)回到核心閃存單元陣列的第一扇區(qū)的第一地址(圖40的步驟1118)，該第一地址在圖40的步驟1104初始沒有通過該第一ERASE校驗狀態(tài)。請參閱圖35，因為該AUTOL、STEST、BEREXE、BACLK與ERIP信號被設(shè)定為邏輯高電位狀態(tài)，所以該MATCHD保持被鎖存至邏輯高電位狀態(tài)(即“1”狀態(tài))(圖40的步驟1118)。
接著，通過該MATCHD保持被鎖存至邏輯高電位狀態(tài)，針對該核心閃存單元陣列的第一扇區(qū)的第一地址進入第二擦除VERIFY狀態(tài)(圖40的步驟1120)。以至于第二擦除VERIFY狀態(tài)具有通過的結(jié)果。因為該通過的結(jié)果，請參閱圖33，該后端狀態(tài)機316控制該地址序列發(fā)生器524以通過設(shè)定該BACLK信號至邏輯高電位狀態(tài)增加至該核心閃存單元陣列304的第一扇區(qū)的后續(xù)地址(圖40的步驟1122)。
請參閱圖35，即使該BACLK信號被設(shè)定至邏輯高電位狀態(tài)，因為該AUTOL、STEST、BEREXE與ERIP信號被設(shè)定為邏輯高電位狀態(tài)，所以該產(chǎn)生的匹配輸出MATCHD保持被鎖存至邏輯高電位狀態(tài)(即“1”狀態(tài))。在該地址序列發(fā)生器524增加至該核心閃存單元陣列304的第一扇區(qū)的后續(xù)地址之后，該BIST控制器502檢查該地址是否通過該核心閃存單元陣列304的第一扇區(qū)的最后地址(圖40的步驟1124)。
如果該地址通過該核心閃存單元陣列304的第一扇區(qū)的最后地址，則該后狀態(tài)機316控制該地址序列發(fā)生器524以通過設(shè)定該SACLK信號增加至該核心閃存單元陣列304的后續(xù)扇區(qū)的第一地址(圖40的步驟1126)。否則，圖40的步驟1120、1122、與1124針對該核心閃存單元陣列304的第一扇區(qū)的后續(xù)地址被重復(fù)執(zhí)行，直至該地址序列發(fā)生器524達到通過該核心閃存單元陣列304的第一扇區(qū)的最后地址的地址為止。
在該地址通過該核心閃存單元陣列304的第一扇區(qū)的最后地址，以至于該后狀態(tài)機316控制該地址序列發(fā)生器524以通過設(shè)定該SACLK信號增加至該核心閃存單元陣列304的后續(xù)扇區(qū)的第一地址(圖40的步驟1126)的情況下，該BIST控制器502檢查該地址是否通過該核心閃存單元陣列304的最后扇區(qū)(圖40的步驟1128)。如果該地址通過該核心閃存單元陣列304的最后扇區(qū)，則圖40的BIST模式結(jié)束。
否則，圖40的步驟1104、1106、1108、1110、1112、1114、1116、1118、1120、1122、1124、1126和1128針對該核心閃存單元陣列304的后續(xù)扇區(qū)被重復(fù)執(zhí)行，直至該地址序列發(fā)生器524達到通過該核心閃存單元陣列304的最后扇區(qū)的地址為止。需注意的是在本發(fā)明的實施例中，當在第四輸入端的SACLK信號和圖35的該AUTOL、STEST、BEREXE與ERIP信號在圖40的步驟1126中被設(shè)定回邏輯高電位狀態(tài)時，由于該產(chǎn)生的匹配輸出MATCHD被鎖存回邏輯低電位狀態(tài)，所以該步驟1104、1106、1108與1110僅針對該核心閃存單元陣列304的每一個扇區(qū)的第一地址予以執(zhí)行。
然而，針對核心閃存單元的區(qū)塊中的后續(xù)地址該產(chǎn)生的匹配輸出MATCHD在圖40的步驟1110的APDE JUICE狀態(tài)中被設(shè)定回邏輯高電位狀態(tài)。舉例而言，因為該ERASE JUICE狀態(tài)的時間周期相對長(如10毫秒)，該步驟1104、1106、1108與1110僅針對該核心閃存單元陣列304的每一個扇區(qū)的第一地址予以執(zhí)行，以至于針對每一個列地址執(zhí)行該ERASE JUICE狀態(tài)具有不期望的時長。
當該列地址在圖40的步驟1128達到通過該核心閃存單元陣列304的最后扇區(qū)時，該核心閃存單元陣列的每一個地址已被擦除校驗和APDE校驗，且該BIST模式結(jié)束。針對圖40的該插入的APDE隨著該BAPDE_OPT信號設(shè)定至邏輯高低位狀態(tài)，該核心閃存單元陣列304以一次一個扇區(qū)的方式同時被擦除校驗與APDE校驗，相較于圖39的獨立的APDE，其中大體上該核心閃存單元陣列整體被第一次擦除校驗且之后大體上該核心閃存單元陣列304整體被APDE校驗。
請參閱圖13，當該BIST模式在該診斷模式通過獨立的APDE被喚起以擦除該核心閃存單元陣列304的閃存單元之后通過該后端狀態(tài)機316予以執(zhí)行時，可以探測如來自該編程/擦除電壓源510的節(jié)點的后端狀態(tài)機316節(jié)點，以確定該后端狀態(tài)機316在圖39的步驟中是否是正常的。舉例而言，若該后端狀態(tài)機316正常時，圖13的來自該編程/擦除電壓源510的節(jié)點在每次進入圖39或40的該擦除JUICE狀態(tài)時提供負9.5伏特的字線電壓。在圖39和40的步驟執(zhí)行期間通過探測圖13的后端狀態(tài)機316的節(jié)點，當BIST模式用于擦除該核心閃存單元陣列304的閃存單元時，確定該后端狀態(tài)機316的功能。
請參閱圖34，在該診斷模式被喚起用于讀取各個核心閃存單元的每一個閃存單元的編程或擦除邏輯狀態(tài)而沒有喚起該修復(fù)模式之后，當該BIST模式通過該后端狀態(tài)機316被執(zhí)行時，通過該BIST接口312，該BREAD信號被設(shè)定為邏輯高電位狀態(tài)，但該BREP信號被設(shè)定為邏輯低電位狀態(tài)。在此情況中，來自該信號選擇器966的該MATCH信號被設(shè)定為邏輯高電位狀態(tài)。在該診斷模式被喚起以讀取各個核心閃存單元的每一個閃存單元的編程或擦除邏輯狀態(tài)之后，當該BIST模式通過該后端狀態(tài)機316被執(zhí)行時，該后端狀態(tài)機316在該讀取VERIFY狀態(tài)中利用來自該信號選擇器966的該MATCH信號跟隨圖18的步驟(圖18的步驟690與692)。由于來自該信號選擇器966的該MATCH信號被設(shè)定為邏輯高電位狀態(tài)，所以該具有通過的結(jié)果的讀取VERIFY狀態(tài)通過大體上該核心閃存單元陣列整體的每一個地址由該后端狀態(tài)機316予以執(zhí)行。
另一方面，針對任何類型的BIST模式，如果該修復(fù)程序被喚起，則該BREP信號通過該后端狀態(tài)機316設(shè)定為邏輯高電位狀態(tài)。在此情況下，請參閱圖34，來自該信號選擇器966的該MATCH信號通過來自該診斷匹配邏輯964的該產(chǎn)生的匹配輸出MATCHD予以確定。圖41顯示了在該診斷模式隨著該修復(fù)模式被喚起(如圖23的流程圖)而被喚起以讀取各個核心閃存單元的每一個閃存單元的編程或擦除邏輯狀態(tài)之后，當該BIST模式通過該后端狀態(tài)機316被執(zhí)行時的流程圖。
請參閱圖33和41，當該外部測試系統(tǒng)318輸入該預(yù)設(shè)的位圖形以喚起該診斷模式時該診斷模式被起始(圖41的步驟1130)。在此情況中，來自該模式譯碼器962的該AUTOL信號被設(shè)定為邏輯高電位狀態(tài)(即“1”狀態(tài))。此外，請參閱圖33，在該診斷模式起始時，該使用者輸入數(shù)據(jù)至BIST接口312以喚起該當前的BIST模式。再者，當該段模式被喚起時，該后端狀態(tài)機316在任何VERIFY狀態(tài)期間利用來自該信號選擇器966的MATCHD信號替代該匹配電路520的輸出，當該修復(fù)程序被緩喚起時，該BREP信號被設(shè)定至邏輯高電位狀態(tài)。因此，隨著AUTOL設(shè)定至邏輯高電位狀態(tài)，圖34的來自該信號選擇器966的MATCHD信號是來自該診斷匹配邏輯964的該產(chǎn)生的匹配輸出MATCHD。
請參閱圖36，在該診斷模式起始之前，該鎖存器1028的AUTOL信號與IRSTB信號被設(shè)定至邏輯低電位狀態(tài)以至于該產(chǎn)生出的匹配輸出MATCHD被鎖存至邏輯低電位狀態(tài)。因此，在該BIST模式起始時，該產(chǎn)生的匹配輸出MATCHD在該核心閃存單元陣列304的第一地址被鎖存至邏輯低電位狀態(tài)(即“0”狀態(tài))。當該后端狀態(tài)機316進入第一讀取VERIFY狀態(tài)時，該產(chǎn)生出的匹配輸出MATCHD被鎖存至邏輯低電位狀態(tài)(即“0”狀態(tài))，且因此，該核心閃存單元陣列的第一扇區(qū)的第一地址具有失敗的結(jié)果(圖41的步驟1132)。因為該修復(fù)程序被喚起，所以該后端狀態(tài)機316進入第一CAM VERIFY狀態(tài)。由于該MATCHD被鎖存至邏輯低電位狀態(tài)(即“0”狀態(tài))，所以該核心閃存單元陣列的第一扇區(qū)的第一地址具有失敗的結(jié)果(圖41的步驟1134)。
隨著該第一CAM VERIFY狀態(tài)的失敗的結(jié)果且通過此處圖27的修復(fù)程序，該后端狀態(tài)機316進入CAM JUICE狀態(tài)。請參閱圖35，該PGM與JUICE信號在該CAM JUICE狀態(tài)中被設(shè)定為邏輯高電位狀態(tài)以至于該MATCHD被設(shè)定至邏輯高電位狀態(tài)(圖41的步驟1136)。接著，因為該產(chǎn)生的匹配輸出MATCHD根據(jù)圖41的步驟1136的先前CAM JUICE狀態(tài)被鎖存至邏輯高電位狀態(tài)，故該后端狀態(tài)機316進入第二CAM VERIFY狀態(tài)。
該后端狀態(tài)機316接著檢查該變量reg_READ以確定該BIST模式是否為獨立的讀取模式(圖41的步驟1141)。獨立的讀取模式是閃存器件領(lǐng)域技術(shù)人員所熟知的。舉例而言，當該當前BIST模式為獨立的讀取模式用于讀取核心閃存單元陣列的每一個閃存單元的各個邏輯狀態(tài)而不施加編程或擦除電壓在該核心閃存單元(如圖23的流程圖所示的BIST模式)時，該變量reg_READ通過該BIST系統(tǒng)300的前端譯碼器314設(shè)定至邏輯高電位狀態(tài)。否則，該變量reg_READ設(shè)定至邏輯低電位狀態(tài)(如圖23的流程圖所示的BIST模式)。
當該BIST模式隨著設(shè)定為邏輯高電位狀態(tài)的變量reg_READ而為獨立的讀取模式時，則該后端狀態(tài)機316將該地址序列發(fā)生器524復(fù)位至該包含有伴隨現(xiàn)實BACLK信號被設(shè)定為邏輯高電位狀態(tài)的當前閃存單元的核心閃存單元的當前區(qū)塊的起始地址(圖41的步驟1144)。隨著該BACLK信號被設(shè)定為邏輯高電位狀態(tài)，該MATCHD被鎖存至邏輯低電位狀態(tài)，且步驟1132、1134、1136、1138、1141與1144通過該核心閃存單元的當前區(qū)塊的起始地址被重復(fù)執(zhí)行。在此模式中，步驟1132、1134、1136、1138、1141與1144被無限期的循環(huán)重復(fù)，直至電源從該BIST狀態(tài)機脫離為止。在該步驟循環(huán)期間，請參閱圖13和26，可以探測該后端狀態(tài)機316的節(jié)點以及特別是圖26中在該修復(fù)程序期間如該CAM編程電壓源838或CAM容限電壓源840的節(jié)點等所使用的構(gòu)件，以確定該后端狀態(tài)機316在圖41的步驟期間是否是正常的。
此外，當該BIST模式隨著設(shè)定為邏輯低電位狀態(tài)的變量reg_READ而為非獨立的讀取模式時，該后端狀態(tài)機316接著檢查該BIST模式是否通過變量emb_READ而為嵌入的讀取模式(圖41的步驟1142)。舉例而言，該變量emb_READ在圖15和21步驟584被設(shè)定為邏輯高電位狀態(tài)，當隨著該變量emb_READ被設(shè)定為邏輯高電位狀態(tài)該BIST模式為嵌入的讀取模式時，該后端狀態(tài)機316通過針對通過的結(jié)果該產(chǎn)生的匹配輸出MATCHD被鎖存至邏輯高電位狀態(tài)而進入第二讀取VERIFY模式(圖41的步驟1145)。另一方面，當隨著該變量emb_READ被設(shè)定為邏輯低電位狀態(tài)該BIST模式并非為嵌入的讀取模式時，由于該修復(fù)程序回到喚起這些修復(fù)程序的當前BIST模式，故該后端狀態(tài)機316進入編程、擦除或APDE VERIFY狀態(tài)。在此情況下，該產(chǎn)生的匹配輸出MATCHD針對通過的結(jié)果被鎖存至邏輯高電位狀態(tài)(圖41的步驟1143)。
在該變量emb_READ被設(shè)定為邏輯高電位狀態(tài)或低電位狀態(tài)其中之一的情況中，通過設(shè)定該BACLK信號至邏輯高電位狀態(tài)，該后端狀態(tài)機316接著控制該地址序列發(fā)生器524以增加至該核心閃存單元陣列的后續(xù)地址(圖41的步驟1146)。隨著該BACLK信號被設(shè)定至邏輯高電位狀態(tài)，該產(chǎn)生的匹配輸出MATCHD被設(shè)定回邏輯低電位狀態(tài)(即“0”狀態(tài))。在該地址序列發(fā)生器524增加至該核心閃存單元陣列304的后續(xù)地址之后，該BIST控制器502檢查該地址是否通過該核心閃存單元陣列304的最后地址(圖41的步驟1148)。當該地址通過該核心閃存單元陣列304的最后地址時，結(jié)束該BIST模式。否則，圖41的步驟1132、1134、1136、1138、1141、1142、1145、1146與1148針對該核心閃存單元陣列304的后續(xù)地址被重復(fù)執(zhí)行，直至該地址序列發(fā)生器524達到通過該核心閃存單元陣列304的最后地址的地址為止。
請參閱圖13和26，可以探測該后端狀態(tài)機316的節(jié)點以及特別是圖26中在該修復(fù)程序期間如該CAM編程電壓源838或CAM容限電壓源840的節(jié)點等所使用的構(gòu)件，以確定該后端狀態(tài)機316在圖41的步驟期間是否是正常的。隨著圖13的該后端狀態(tài)機316的節(jié)點以及特別是圖26中在該修復(fù)程序期間的節(jié)點等所使用的構(gòu)件的探測，可確定在該BIST模式期間當該修復(fù)程序被喚起時，該后端狀態(tài)機316在圖41的步驟期間是否正常。
在此方法中，在圖38、39、40和41的任一BIST模式中，通過利用獨立于該核心閃存單元陣列304功能之外的該產(chǎn)生的匹配輸出MATCHD的該后端狀態(tài)機316，該后端狀態(tài)機316的功能可獨立于該核心閃存單元陣列304被確認。因此通過該后端狀態(tài)機316的獨立的測試可確保通過該BIST系統(tǒng)300的該核心閃存單元陣列304的測試精確度。通過確認該后端狀態(tài)機316的功能的測試，當在通過該BIST系統(tǒng)300測試之后該核心閃存單元陣列304被認為不正常時，該不正常是由該核心閃存單元陣列304的缺陷所導(dǎo)致的而非該后端狀態(tài)機316中的缺陷。
前述的實施例僅用于說明而非用于限制本發(fā)明的范圍。在此揭露或用于說明的數(shù)量僅是示例的。本發(fā)明的限制定義在后述的權(quán)利要求中。
F.在BIST系統(tǒng)中的地址序列發(fā)生器該BIST系統(tǒng)300通過在各個順序中的閃存單元陣列304使用每一個BIST模式定序執(zhí)行多個BIST模式。因此，在該BIST系統(tǒng)300中的地址序列發(fā)生器用于依據(jù)針對多個BIST模式中的每一個的各個順序通過該閃存單元陣列304有效的定序。
在本發(fā)明的另一方面中，圖42顯示了形成在其上具有該閃存單元陣列304的半導(dǎo)體芯片上的地址序列發(fā)生器1200的方塊圖。該地址序列發(fā)生器1200可用作圖13或26的地址序列發(fā)生器524。請參閱圖7和33，相應(yīng)于本發(fā)明的一個方面，該地址序列發(fā)生器1200形成在其上具有該閃存單元陣列304的半導(dǎo)體芯片上而成為該BIST系統(tǒng)300的一部分。
請參閱圖42，該地址序列發(fā)生器1200包括地址序列發(fā)生器緩沖器1202和地址序列發(fā)生器控制邏輯1204。該地址序列發(fā)生器緩沖器1202的每一個緩沖器儲存單一數(shù)據(jù)位，用于儲存該數(shù)據(jù)位的緩沖器是電子領(lǐng)域的技術(shù)人員所公知的。請參閱圖42和43，在本發(fā)明的一個實施例中，該地址序列發(fā)生器緩沖器1202由20個用于提供20個指示閃存單元陣列304的每一個閃存單元的地址的緩沖器所組成。
請參閱圖43的實施例，該地址序列發(fā)生器緩沖器1202包括第一組的六個緩沖器1206用于提供第一組的六個位A[5:0]，該第一組的六個位A[5:0]用于針對閃存單元陣列304的每一個閃存單元指示Y地址。該Y地址是用于指示哪一個位線被閃存單元所耦接的位線地址，此為閃存器件領(lǐng)域技術(shù)人員所公知的。此外，該地址序列發(fā)生器緩沖器1202包括第二組的九個緩沖器1208用于提供第二組的九個位A[14:6]，該第二組的九個位A[14:6]用于針對閃存單元陣列304的每一個閃存單元指示X地址。該X地址是用于指示哪一個字線被閃存單元所耦接的字線地址，此為閃存器件領(lǐng)域技術(shù)人員所公知的。
此外，該地址序列發(fā)生器緩沖器1202包括第三組的三個緩沖器1210用于提供第三組的三個位A[17:15]，該第三組的三個位A[17:15]指示該閃存單元陣列304的每一個閃存單元的扇區(qū)地址。該閃存單元陣列304劃分成多個扇區(qū)，而該扇區(qū)地址指示哪一個扇區(qū)包括該閃存單元，此為閃存器件領(lǐng)域技術(shù)人員所公知的。最后，該地址序列發(fā)生器緩沖器1202包括第四組的二個緩沖器1212用于提供第四組的二個位A[19:18]，該第四組的二個位A[19:18]指示該閃存單元陣列304的每一個閃存單元的冗余區(qū)塊地址。該多個扇區(qū)被分類至冗余區(qū)塊中，其中每一個該冗余區(qū)塊由多個扇區(qū)所組成。該冗余區(qū)塊地址指示哪一個冗余區(qū)塊包括該閃存單元。
請參閱圖42，該地址序列發(fā)生器控制邏輯1204包括Y/X地址設(shè)定/復(fù)位邏輯1214、Y/X地址定序控制邏輯1216、CAM定序控制邏輯1218、OTP定序控制邏輯1220和冗余定序控制邏輯1222。該地址序列發(fā)生器控制邏輯1204耦接至該BIST接口312、BIST前端接口譯碼器314、BIST后端狀態(tài)機316、冗余CAM邏輯884和該地址序列發(fā)生器緩沖器1202，并輸入控制信號至該BIST接口312、BIST前端接口譯碼器314、BIST后端狀態(tài)機316、冗余CAM邏輯884和該地址序列發(fā)生器緩沖器1202。該BIST接口312、BIST前端接口譯碼器314、BIST后端狀態(tài)機316與前述圖7所示的具有相同的結(jié)構(gòu)和/或功能，而該冗余CAM邏輯884則與前述圖29所示的具有相同的結(jié)構(gòu)和/或功能。
請參閱圖42，該地址序列發(fā)生器控制邏輯1204，針對當前BIST模式輸入來自該BIST接口312、BIST前端接口譯碼器314、BIST后端狀態(tài)機316、冗余CAM邏輯884和該地址序列發(fā)生器緩沖器1202中至少一個的控制信號。該地址序列發(fā)生器控制邏輯1204接著控制該地址序列發(fā)生器緩沖器1202以依據(jù)針對多個BIST模式的每一個BIST模式的控制信號通過各個地址的順序來定序。
以下將說明BIST模式的控制信號以及相應(yīng)的地址順序的示例。請參閱圖44，該Y/X地址設(shè)定/復(fù)位邏輯1214輸入來自該BIST前端接口譯碼器314用于指示當前BIST模式起始的控制信號。在此情況中，該Y/X地址設(shè)定/復(fù)位邏輯1214維持YACRST控制信號以復(fù)位該第一組多個地址序列發(fā)生器緩沖器1206以至于該第一組的六個位A[5:0]指示該閃存單元陣列304的起始Y地址。舉例而言，當該第一組的六個位A[5:0]針對每一個后續(xù)Y地址每次減一時，該起始Y地址由所有高電位狀態(tài)的六個位(如“111111”)所組成。
此外，該Y/X地址設(shè)定/復(fù)位邏輯1214維持XACRST控制信號以復(fù)位該第二組多個序列發(fā)生器緩沖器1208，以至在第二組的九個位A[14:6]在當前BIST模式起始時指示該閃存單元陣列304的起始X地址。舉例而言，當該第二組的九個位A[14:6]針對每一個后續(xù)X地址每次減一時，該起始X地址由所有高電位狀態(tài)的九個位(如“111111111”)組成。
同樣的，該Y/X地址設(shè)定/復(fù)位邏輯1214維持SACRST控制信號以復(fù)位該第三組多個序列發(fā)生器緩沖器1210，以至于第三組的三個位A[17:15]在當前BIST模式起始時指示該閃存單元陣列304的起始扇區(qū)地址。舉例而言，當該第三組的三個位A[17:15]針對每一個后續(xù)扇區(qū)地址每次減一時，該起始扇區(qū)地址由所有高電位狀態(tài)的三個位(如“111”)組成。
此外，該Y/X地址設(shè)定/復(fù)位邏輯1214維持BRACRST控制信號以復(fù)位該第四組多個序列發(fā)生器緩沖器1212，以至于第四組的二個位A[19:18]在當前BIST模式起始時指示該閃存單元陣列304的冗余區(qū)塊地址。舉例而言，當該第四組二個位A[19:18]針對每一個后續(xù)扇區(qū)地址每次減一時，該冗余區(qū)塊地址由所有高電位狀態(tài)的三個位(如“11”)組成。
請參閱圖45，在本發(fā)明的另一實施例中，針對該X地址的第二組多個序列發(fā)生器緩沖器1208耦接至第一X地址譯碼器1230與第二X地址譯碼器1232。來自該第二組多個序列發(fā)生器緩沖器1208的第二組的九個位耦接至該第一X地址譯碼器1230與第二X地址譯碼器1232，該第一X地址譯碼器1230與第二X地址譯碼器1232譯碼該用于選擇閃存單元陣列的字線的地址位。此種地址譯碼器是閃存器件領(lǐng)域的技術(shù)人員所公知的。在本發(fā)明的一個實施例中，為了有效率的布局該第一X地址譯碼器1230與第二X地址譯碼器1232，該第二X地址譯碼器1232布局在其上形成有閃存單元的該半導(dǎo)體芯片上以作為該第一X地址譯碼器1230的鏡像。在此情況下，該Y/X地址設(shè)定/復(fù)位邏輯1214顛倒第二組字節(jié)的位A[9:6]的子集的順序，用于達到該閃存單元陣列304的字線物理上的相鄰接續(xù)。
舉例而言，該第一X地址譯碼器1230輸入未被轉(zhuǎn)換的順序的位A[9:6]的子集以定序從該閃存單元陣列304的頂端的第一至第十六字線。因為該第二X地址譯碼器1232布局為該第一X地址譯碼器1230的鏡像，如果第二X地址譯碼器1232輸入未被轉(zhuǎn)換的順序的位A[9:6]的子集，則該第二X地址譯碼器1232從該閃存單元陣列304的底部的第三十二至第十七字線定序。在此情況下，由于該第二X地址譯碼器1232在該第一X地址譯碼器1230接續(xù)至該第十六字線后跳至該第三十二字線，所以第一個伴隨該第一X地址譯碼器1230的字線的順序以及之后伴隨該第二X地址譯碼器1232的字線并不物理上的相鄰。
然而，通過顛倒位A[9:6]的子集的順序，在該第一X地址譯碼器1230定序從該閃存單元陣列304的頂端的第一至第十六字線之后，該第二X地址譯碼器1232定序第十七至第三十二字線，因此通過該第一X地址譯碼器1230與第二X地址譯碼器1232定序的該字線的順序是物理上相鄰的。該相鄰的有效位A[10]耦接至該Y/X地址定序控制邏輯1216。該相鄰的有效位A[10]在該第一X地址譯碼器1230定序從該閃存單元陣列的頂端的第一至第十六字線之后被拴緊(toggle)。因此，當該相鄰的有效位A[10]被拴緊后，該Y/X地址定序控制邏輯1216控制該第二組多個序列發(fā)生器緩沖器1208以轉(zhuǎn)換位A[9:6]的子集的順序以至于該第二X地址譯碼器1232定序該第十七至第三十二字線。
請參閱圖46，在本發(fā)明的另一個實施例中，該OTP定序控制邏輯1220輸入來自該BIST前端接口譯碼器314的控制信號，該控制信號指示當前BIST模式用于存取OTP閃存單元。OTP閃存單元是該閃存單元陣列304的一部分，其典型的僅編程一次以儲存如描述該閃存單元陣列304的確認信息等的信息。使用者通過該BIST接口312由該外部測試系統(tǒng)318存取該OTP閃存單元。使用者輸入該OTP閃存單元其中之一的地址至該BIST接口312的寄存器1234。
在圖46的示例中，使用者輸入四位的數(shù)據(jù)BSRQ[6:3]至該BIST接口312的寄存器1234。當該OTP定序控制邏輯1220輸入來自該BIST前端接口譯碼器314用于指示當前BIST模式用于存取OTP閃存單元的控制信號，該OTP定序控制邏輯1220控制通過柵極1236以將形成該位A[4:1]子集的第一組多個地址定序緩沖器1206的子集耦接至該BIST接口312的寄存器1234。因此，該BIST接口312的寄存器1234的四位數(shù)據(jù)BSRQ[6:3]被轉(zhuǎn)換至形成該第一組的位A[5:0]的位A[4:1]子集的第一組多個地址定序緩沖器1206的子集。該最高有效位A[5]與最低效位A
在此情況中并不會被使用，且該OTP定序控制邏輯1220控制通過柵極1236以針對這些位A[5]與A
將該地址序列發(fā)生器緩沖器耦接至負電源VSS。在此方法中，該使用者通過該外部測試系統(tǒng)318指定將被存取的OTP閃存單元的地址。
請參閱圖42和47，該冗余定序控制邏輯1222包括冗余定序使能邏輯1240以及最大列地址選擇器1242。該冗余定序使能邏輯1240輸入來自該BIST接口312、該BIST前端接口譯碼器314與該冗余CAM邏輯884的控制信號。通過該控制信號該冗余定序使邏輯1240能夠決定該冗余閃存單元是否通過該地址定序緩沖器1202被定序。
請參閱圖48，該閃存單元陣列304由前述圖22所揭露的核心閃存單元780與冗余閃存單元782所組成。在通過該核心閃存單元780的定序期間，當?shù)竭_該核心閃存單元的最后列1244的最后列地址(即Y地址)時，MAXCA_REG信號被保持。在通過該冗余閃存單元782的定序期間，當?shù)竭_該核心閃存單元的最后列1246的最后列地址(即Y地址)時，TGLO1信號被保持。
當該冗余閃存單元782未被定序而僅有該核心閃存單元780被定序時，該冗余定序使邏輯1240能夠產(chǎn)生保持為邏輯高電位狀態(tài)的DIAG信號，而當該冗余閃存單元782伴隨著該核心閃存單元780被定序時，該冗余定序使邏輯1240能夠產(chǎn)生保持為邏輯低電位狀態(tài)的DIAG信號。該冗余定序使邏輯1240能夠在下列的狀況下保持該DIAG信號至邏輯高電位狀態(tài)(A)當來自該BIST前端接口譯碼器314的控制信號指示當前BIST模式用于診斷該核心閃存單元780陣列的編程；(B)當來自該BIST前端接口譯碼器314的控制信號指示當前BIST模式用于診斷該核心閃存單元780陣列的擦除校驗；(C)當來自該冗余CAM邏輯884的YCE[1]信號被保持為邏輯高電位狀態(tài)以指示所有可用的冗余閃存單元已用于修復(fù)缺陷核心閃存單元；(D)當來自該BIST接口312的控制信號指示當前測試模式用于手動測試以取代BIST模式。
否則，該冗余定序使邏輯1240能夠設(shè)定該DIAG信號至邏輯低電位狀態(tài)。
該最大列地址選擇器1242依據(jù)該DIAG信號被設(shè)定至邏輯高電位狀態(tài)或邏輯低電位狀態(tài)選擇該MAXCA_REG信號其中之一或與該REDADD信號“與”操作(即邏輯操作“AND”」的TGLO1信號作為MAXCA信號。該最大列地址選擇器1242當該DIAG信號保持為邏輯高電位狀態(tài)時選擇該MAXCA_REG信號作為該MAXCA信號。另一方面，該最大列地址選擇器1242當該DIAG信號保持為邏輯低電位狀態(tài)時選擇與該REDADD信號“與”操作(即邏輯操作“AND”)的TGLO1信號作為該MAXCA信號。
圖49顯示由包括CLK信號1250的最大列地址選擇器1242所利用的信號的時序圖。請參閱圖48和49，在該CLK信號1250的第一周期1251時，當該核心閃存單元780的最后列地址1244針對Y地址達到第一組多個地址序列發(fā)生器緩沖器1206時，該MAXCA_REG信號1252通過該Y/X地址定序控制邏輯1216被保持。在該第一周期1251之后的該CLK信號1250的第二周期1253起始時，該冗余定序控制邏輯1222針對Y地址控制該第一組多個地址序列發(fā)生器緩沖器1206以通過該冗余閃存單元782的列來定序。
在本發(fā)明的一個實施例中，該最后的二個有效位A[1:0]用于通過該冗余閃存單元782的列定序。在示例的閃存器件中，閃存單元的每一個冗余區(qū)塊具有十六個冗余輸入/輸出(I/O)用于存取該冗余組件。在此示例中，每一個冗余組件與該十六個冗余輸入/輸出的八個輸入/輸出相關(guān)聯(lián)，以使每一個冗余區(qū)塊具有二個冗余組件。此外，冗余閃存單元的四個冗余列與每一個冗余輸入/輸出相關(guān)聯(lián)。因此，該二個有效位A[1:0]用于針對每一個冗余輸入/輸出通過該冗余閃存單元的四個冗余列定序。
在該冗余閃存單元780的列的定序期間，該REDADD信號被保持為邏輯高電位狀態(tài)，保持為邏輯高電位狀態(tài)的REDADD信號防止該四個有效位A[5:2]被拴緊。當最后二個有效位A[1:0]隨著該CLK信號1250的每一個周期通過“11”、“10”、“01”與“00”被減值時，REDADD信號被保持為邏輯高電位狀態(tài)以通過該冗余閃存單元782的列定序。
請參閱圖48和49，在該冗余閃存單元782的最后列地址1246的有效的地址“00”通過該第一組多個地址序列發(fā)生器緩沖器1206的最低的兩個有效位“10”定序之后。在該CLK信號1250的第二周期1257期間該TGLO1 1256保持為邏輯高電位狀態(tài)。該REDADD信號1254保持在邏輯高電位狀態(tài)直至該CLK信號1250的第二周期1257結(jié)束，當該REDADD信號1254設(shè)定回邏輯低電位狀態(tài)時，該最低的兩個有效位“10”回復(fù)設(shè)定至“11”。
請參閱圖47、48和49，當該DIAG信號保持為邏輯高電位狀態(tài)時，該最大列地址選擇器1242在CLK信號1250的第一周期1251期間選擇該MAXCA信號作為先前顯示的MAXCA_REG信號。在此情況下，閃存單元304的列地址的處理停止在該核心閃存單元780的最后列1244，而該冗余閃存單元782的列則不被處理。另一方面，當該DIAG信號保持為邏輯高低位狀態(tài)時，選擇該MAXCA信號作為與該REDADD信號“與”操作(即邏輯操作“AND”)的TGLO1信號。
顯示在圖49中的該MAXCA信號1258在該第一組多個地址序列發(fā)生器緩沖器1206的最低的兩個有效位“10”已通過該冗余閃存單元782的列定序之后，在CLK信號1250的第五周期1257期間被被保持為邏輯高低位狀態(tài)。在此情況下，該閃存單元304的列地址的處理并未停止在該核心閃存單元780的最后列1244，以至于該冗余閃存單元782的列也被處理。
請參閱圖50，在本發(fā)明的另一個實施中，該Y/X地址定序控制邏輯1216輸入來自前端接口譯碼器314用于指示當前BIST模式用于針對閃存單元陣列304的每一個扇區(qū)測試各個WPCAM(寫保護內(nèi)容可尋址存儲器；write protect content addressable memory)的控制信號。請參閱圖51，在該閃存單元陣列304的一個示例中，該閃存單元陣列304被劃分成三十二個64Kbyte(千字節(jié))的閃存單元扇區(qū)。此外，最后的64Kbyte扇區(qū)還劃分成四個較小的子扇區(qū)，這些子扇區(qū)包括32Kbyte扇區(qū)的第31號子扇區(qū)、8Kbyte扇區(qū)的第32號子扇區(qū)、8Kbyte扇區(qū)的第33號子扇區(qū)與16Kbyte扇區(qū)的第34號子扇區(qū)。前面所有的三十一個扇區(qū)包括64Kbyte扇區(qū)的第0號扇區(qū)、第1號扇區(qū)、第2號扇區(qū)至第30號扇區(qū)。
請參閱圖50和51，當該定序控制邏輯916輸入來自前端接口譯碼器314用于指示當前BIST模式用于針對閃存單元陣列304的每一個扇區(qū)測試各個WPCAM的控制信號時，該定序控制邏輯1216控制該第三組多個地址序列發(fā)生器緩沖器1210與第四組多個地址序列發(fā)生器緩沖器1212的位A[19:15]的定序。此外，在此情況中，該定序控制邏輯1216控制該第二組多個地址序列發(fā)生器緩沖器1208的位A[14:12]的定序。
請參閱圖51的表的最后列，為存取第34號扇區(qū)、第33號扇區(qū)、第32號扇區(qū)與第31號扇區(qū)，該定序控制邏輯1216控制該第二組多個地址序列發(fā)生器緩沖器1208以定序該三個位A[14:12]。該三個位A[14:12]按照用于第34號扇區(qū)的“110”，接著用于第33號扇區(qū)的“101”，再接著用于第32號扇區(qū)的“100”到用于第31號扇區(qū)的“011”被定序。在該三個位A[14:12]定序期間，該五個位A[19:15]被保持在“11111”的位圖形中。當?shù)竭_三個位成為“011”的第31號扇區(qū)時，該位A[14]已由邏輯高電位狀態(tài)“1”拴緊為邏輯低電位狀態(tài)“0”。
之后，該Y/X定序控制邏輯1216控制該第三組多個地址序列發(fā)生器緩沖器1210與第四組多個地址序列發(fā)生器緩沖器1212以每次一個位的方式減值用于通過第30號扇區(qū)，接著第29號降至第0號扇區(qū)而定序。此外，在第30號扇區(qū)已被成為“010”的該三個位A[14:12]存取之后，用于位A[14]的緩沖器離開用于位A[15]的緩沖器，以及該Y/X定序控制邏輯1216防止用于該位A[12]的緩沖器被拴緊，以至于該三個位A[14:12]針對剩余的64Kbyte第30至第0號扇區(qū)固定在“010”狀態(tài)。
在此方法中，該第二組多個地址序列發(fā)生器緩沖器1208的子集的三個位A[14:12]用于通過第34、33、32與31號子扇區(qū)的地址定序。接著，在該第34、33、32與31號子扇區(qū)定序之后，該三個位A[14:12]固定在“010”狀態(tài)，而該第三組多個地址序列發(fā)生器緩沖器1210與第四組多個地址序列發(fā)生器緩沖器1212以每次一位的方式減值的五個位A[19:15]用于定序剩余的64Kbyte的第30至第0號扇區(qū)。因此，在定序該三十一個64Kbyte扇區(qū)(第30至第0號)期間，該第34、33、32與31號子扇區(qū)并未隨著第二組多個地址序列發(fā)生器緩沖器1208的位A[14:12]定序。
請參閱圖52，在本發(fā)明的另一實施例中，該Y/X定序控制邏輯1216輸入來自前端接口譯碼器314用于指示當前BIST模式用于擦除修剪(trimming)參考單元(reference cell)組的控制信號。請參閱圖31，如前圖13所述，該參考閃存單元位于該參考電路514中且提供通過該比較器電路516所使用的參考電流電平。在本發(fā)明的實施例中，該參考閃存單元包括ERV(擦除校驗；erase verify)參考單元，用于提供在擦除校驗期間用于決定閃存單元是否已有效的被擦除的電流電平。
此外，RDV(讀取校驗；read verify)參考單元提供在讀取校驗程序中使用的電流電平。PGMV參考單元提供用于在編程校驗期間決定閃存單元是否已有效的被編程的電流電平。請參閱圖51和53，APDEV1參考單元提供在APDEV(在擦除校驗后自動編程干擾；auto programdisturb after erase verify)程序中針對較小的子扇區(qū)(即圖51中該第31、32、33與34號子扇區(qū))使用的電流電平。另一方面，與該APDEV1參考單元相結(jié)合的APDEV2參考單元提供在APDEV程序中針對正常的64Kbyte扇區(qū)(即圖51中該第0至30號扇區(qū))使用的電流電平。此種參考單元與校驗程序是閃存器件領(lǐng)域技術(shù)人員所熟知的。
請參閱圖52，當該Y/X定序控制邏輯1216輸入來自前端接口譯碼器314用于指示當前BIST模式用于修剪參考單元組的控制信號時，該Y/X定序控制邏輯1216控制通過柵極1260以將來自該BIST接口312的寄存器1234的二個位BSRQ[10:9]耦接至用于儲存最低的二個有效位A[1:0]的該第一組多個六個緩沖器1206。在此情況中，來自該BIST接口312的寄存器1234的二個位BSRQ[10:9]被轉(zhuǎn)換成該第一組多個地址序列發(fā)生器緩沖器1206的最低的二個有效位A[1:0]。使用者通過外部測試系統(tǒng)318輸入該BIST接口312的寄存器1234的二個位BSRQ[10:9]。
請參閱圖53，該第一組多個地址序列發(fā)生器緩沖器1206的最后三個有效位A[2:0]用于通過該ERV、RDV、PGMV、APDEV1與APDEV2參考單元定序。圖53的表給出了用于表示每一個該ERV、RDV、PGMV、APDEV1與APDEV2參考單元的地址的最后三個有效位A[2:0]的位圖形的示例。在圖53的示例中，該ERV參考單元通過最后三個有效位A[2:0]的位圖形“111”予以表示，該RDV參考單元通過位圖形“110”予以表示，該PGMV參考單元通過位圖形“101”予以表示，該APDEV1參考單元通過位圖形“100”予以表示以及該APDEV2參考單元通過位圖形“011”予以表示。
圖54顯示了用于擦除修剪該參考單元的BIST模式的步驟流程圖。圖54的流程圖的步驟具有與前述圖15的流程圖的步驟相同的組件符號。請參閱圖54，在該START狀態(tài)之后(圖54的步驟552與554)，檢查該最后二個有效位A[1:0]的位圖形(圖54的步驟1261)。當使用者并未針對該最后二個有效位A[1:0]輸入“11”的位圖形時，進入編程修剪程序(圖54的步驟1262)用于利用編程電壓修剪該RDV、PGMV、APDEV1與APDEV2參考單元的其中之一。此種編程修剪程序是閃存器件領(lǐng)域技術(shù)人員所熟知的。
另一方面，使用者針對該最后二個有效位A[1:0]輸入“11”的位圖形以喚起圖54的擦除修剪程序。在此情況中，在該最后三個有效位A[2:0]的位圖形是“111”，且進入APDEV1與APDEV2狀態(tài)用于確定通過該ERV參考單元的電流電平是在匹配步驟562的可接受范圍內(nèi)。當該通過該ERV參考單元的電流電平并未在匹配步驟562的可接受范圍內(nèi)，且MAX_PC數(shù)量的擦除脈沖并未被施加時(圖54的步驟564)，接著進入JUICE狀態(tài)(圖54的步驟566與568)用于施加擦除脈沖至所有的ERV、RDV、PGMV、APDEV1與APDEV2參考單元。在該JUICE期間，第一擦除脈沖具有施加在該ERV、RDV與PGMV參考單元的第一ARVSS0電平而第二擦除脈沖具有施加在該APDEV1與APDEV2參考單元的第二ARVSS1電平。
步驟556、558、560、562、564、566與568隨著增加至該PULSE_COUNT被重復(fù)執(zhí)行，直至通過該ERV參考單元的當前電流電平隨著未達到該MAX_PC的PULSE_COUNT而在可接受的范圍內(nèi)或直至隨著當前電流電平未在可接受的范圍內(nèi)而該PULSE_COUNT達到MAX_PC為止。當隨著當前電流電平未在可接受的范圍內(nèi)該PULSE_COUNT達到MAX_PC時，進入該HANG狀態(tài)(圖54的步驟570與572)。在此情況中，該當前參考單元并未成功的被擦除修剪。
如果該電流電平隨著未達到該MAX_PC的PULSE_COUNT而在可接受的范圍內(nèi)，則該當前參考單元已成功的被擦除修剪。在此情況中，再次檢查該最后二個有效位A[1:0]的位圖形(圖54的步驟1264)。如果該最后二個有效位A[1:0]的位圖形是“01”時則該PGMV參考單元已被擦除修剪。否則，該PGMV參考單元并未達到。
在此情況中，檢查該第三個最低有效位A[2](圖54的步驟1266)。請參考圖53，如果該第三個最低有效位A[2]達到邏輯低電位狀態(tài)“0”，則已達到最后參考單元APDEV2。在此情況中，針對所有的ERV、RDV、PGMV、APDEV1與APDEV2參考單元的擦除修剪已完成。因此，該地址序列發(fā)生器緩沖器1202以及地址序列發(fā)生器控制邏輯1204復(fù)位至初始的Y地址與X地址(圖54的步驟1268)，并進入該編程修剪程序(圖54的步驟1270)以利用該編程電壓修剪該ERV參考單元。此種參考單元編程修剪程序是閃存器件領(lǐng)域技術(shù)人員所熟知的。
請在參閱步驟1266，如果該第三個最低有效位A[2]未達到邏輯低電位狀態(tài)“0”時，則該最后三個有效位A[2:0]通過一個位的減值以接續(xù)至下一個參考單元。在該ERV參考單元被擦除修剪之后，該最后三個有效位A[2:0]通過一個位的減值成為“110”用于通過步驟556、558、560、562、564、566與568擦除修剪該RDV參考單元。接著，在該RDV參考單元被擦除修剪之后，該最后三個有效位A[2:0]通過一個位的減值成為“110”用于通過步驟556、558、560、562、564、566與568擦除修剪該PGMV參考單元。
請參閱圖54的步驟1264，在該PGMV參考單元被擦除修剪之后，該最后二個有效位A[1:0]的位圖形是“01”。在此情況下，具有該第一ARVSS0電平的擦除脈沖從該ERV、RDV與PGMV參考單元被解耦(圖54的步驟1274)，以至于在任何的后續(xù)JUICE狀態(tài)期間不再施加擦除脈沖至該ERV、RDV與PGMV參考單元(圖54的步驟566與568)。具有電平ARVSS1的擦除脈沖僅耦接至該APDEV1與APDEV2參考單元，并僅施加至該APDEV1與APDEV2參考單元，由于該ERV、RDV與PGMV參考單元已完成擦除修剪因此自此時起沒有擦除電壓被施加在該ERV、RDV與PGMV參考單元。
在該最后三個有效位A[2:0]減值至“100”時，該APDEV1參考單元在JUICE狀態(tài)中隨著僅在該APDEV1與APDEV2參考單元施加第二擦除脈沖電平ARVSS1通過步驟556、558、560、562、564、566與568而被擦除修剪(圖54的步驟566與568)。接著，在該APDEV1參考單元被擦除修剪之后，該最后三個有效位A[2:0]通過一個位的減值成為“011”，用于在JUICE狀態(tài)中隨著僅在該APDEV1與APDEV2參考單元施加第二擦除脈沖電平(ARVSS1)通過步驟556、558、560、562、564、566與568擦除修剪該APDEV2參考單元(圖54的步驟566與568)。在該APDEV2參考單元被擦除修剪之后，該第三個最低有效位A[2]在步驟1266中被檢查。且該用于擦除修剪該ERV、RDV、PGMV、APDEV1與APDEV2參考單元的程序隨著圖54的步驟1268與1270而結(jié)束。
請參閱圖55，在本發(fā)明的另一實施例中，該Y/X地址定序控制邏輯1216輸入來自該前端接口譯碼器314的Xminmax(X最大最小)與Yminmax(Y最大最小)控制信號，當該Xminmax控制信號隨著該Yminmax控制信號被設(shè)定為邏輯低電位狀態(tài)而設(shè)定至邏輯高電位狀態(tài)時，該Y/X地址定序控制邏輯1216在例如字線地址增加之前針對Y地址控制第一組多個地址定序緩沖器1206以針對該X地址的第二組多個地址定序緩沖器1208的字線地址的每一個位線地址定序。在此情況中，針對閃存單元的行(即字線)的每一個位線地址的閃存單元在定序至該閃存單元的下一行前被處理。
另一方面，當該Xminmax控制信號隨著該Yminmax控制信號被設(shè)定為邏輯高電位狀態(tài)而設(shè)定至邏輯低電位狀態(tài)時，該Y/X地址定序控制邏輯1216在例如位線地址增加之前針對X地址控制第二組多個地址定序緩沖器1208以針對該Y地址的第一組多個地址定序緩沖器1206的位線地址的每一個字線地址定序。在此情況中，針對閃存單元的列(即位線)的每一個字線地址的閃存單元在定序至該閃存單元的下一列前被處理。此種Xminmax控制信號隨著該Yminmax控制信號針對不同的BIST模式提供該行與列處理順序的彈性。
請參閱圖56，在本發(fā)明的另一實施例中，該Y/X地址定序控制邏輯1216輸入來自該前端接口譯碼器314的用于指示當前BIST模式針對閃存單元的檢查板編程的BIST模式的控制信號。在檢查板BIST模式中，可替換的閃存單元是以閃存器件領(lǐng)域技術(shù)人員所熟知的的方式被存取。因此，當該Y/X地址定序控制邏輯1216輸入來自該前端接口譯碼器314的用于指示當前BIST模式針對閃存單元的檢查板編程的BIST模式的控制信號時，該Y/X地址定序控制邏輯1216控制該第一組多個地址定序緩沖器1206僅拴緊(toggle)五個位A[5:1]的子集以通過二個單元增加該Y地址。因此，該最低有效位A
并未針對閃存單元的行拴緊，以至于可存取的該閃存單元的行中可替換的閃存單元在檢查板BIST模式中被編程。
然而，該最低有效位A
一旦在該第二組多個地址定序緩沖器1208的位A[14:6]增加時會被拴緊。在該初始一次的拴緊后，該最低有效位A
并不會被拴緊而僅有其它的位A[5:0]被拴緊以通過二個單元增加該Y地址，以至于可存取該閃存單元的行中可替換的閃存單元。在針對該X地址的位A[14:6]增加時該最低有效位A
的初始一次的拴緊導(dǎo)致在該閃存單元的列中可替換的閃存單元被存取。
請參閱圖57，在本發(fā)明的另一個實施例中，該Y/X地址定序控制邏輯1216輸入來自該前端接口譯碼器314的用于指示當前BIST模式針對閃存單元的對角線編程與擦除的BIST模式的控制信號。在對角線BIST模式中，僅有位于該閃存單元的扇區(qū)的對角線位置的閃存單元會被存取。在此的對角線定義為具有相同行號與相同列號的位置。請參閱圖5，示例的扇區(qū)1280由八個子扇區(qū)所組成，該八個子扇區(qū)包括第一子扇區(qū)1282、第二子扇區(qū)1284、第三子扇區(qū)1286、第四子扇區(qū)1288、第五子扇區(qū)1290、第六子扇區(qū)1292、第七子扇區(qū)1294與第八子扇區(qū)1296。該八個子扇區(qū)1282、1284、1286、1288、1290、1292、1294與1296中的每一個子扇區(qū)具有相同數(shù)量的閃存單元行與列以至于該八個子扇區(qū)中的每一個子扇區(qū)均具有各自的對角線(由圖58的虛線予以表示)。
通過圖58的八個子扇區(qū)的其中之一的對角線的閃存單元地址通過減值該Y地址位A[5:0]與X地址位A[14:6]二者的一個位而定序。需注意的是該Y地址位A[5:0]與最低的六個有效的X地址位A[11:6]的六個位均減值一個位，用于存取在該對角線位置的每一個閃存單元。在此情況中，減值該最高的三個有效的X地址位A[14:12]以通過該八個子扇區(qū)1282、1284、1286、1288、1290、1292、1294與1296中的每一個子扇區(qū)定序。因此，可利用此方法存取具有通過該八個子扇區(qū)1282、1284、1286、1288、1290、1292、1294與1296中的每一個子扇區(qū)的一條對角線的閃存單元的八條對角線。
在此情況下，該Y地址A[5:0]的六個位初始化至起始的Y地址，即六個邏輯高電位狀態(tài)位“111111”，且該X地址A[14:6]的九個位也初始化至起始的X地址，即九個邏輯高電位狀態(tài)位“111111111”。接著，在每一次成功的對角線編程校驗或?qū)蔷€擦除校驗發(fā)生的每一個地址序列發(fā)生器的時鐘周期，該Y地址A[5:0]通過一個位向下減值且該X地址A[14:6]也通過一個位向下減值。當該Y地址A[5:0]的六個位達到六個邏輯低電位狀態(tài)位“000000”且該X地址A[11:6]的最低的六個有效的位達到六個邏輯低電位狀態(tài)位“000000”時，位于圖58的八個子扇區(qū)的其中之一的對角線位置的所有閃存單元均被存取。
此時，隨著通過該三個最高有效的X地址位A[14:12]的一個位的減值，該Y地址A[5:0]的六個位再次轉(zhuǎn)動至邏輯高電位狀態(tài)位“111111”，且該X地址A[11:6]也再次轉(zhuǎn)動至邏輯高電位狀態(tài)位“111111”，用于通過這些子扇區(qū)1282、1284、1286、1288、1290、1292、1294與1296的下一接續(xù)扇區(qū)的對角線位置的閃存單元定序。在此方法中，當該六個Y地址位A[5:0]與該九個X地址位A[14:6]分別從初始化的“111111”與“111111111”達到六個邏輯低電位狀態(tài)位“000000”與九個邏輯低電位狀態(tài)位“000000000”，且在每一次成功的對角線編程校驗或?qū)蔷€擦除校驗發(fā)生的每一個地址序列發(fā)生器的時鐘周期，該六個Y地址位A[5:0]與該九個X地址位A[14:6]中的每一個位以一個位向下減值時，位于通過該八個子扇區(qū)1282、1284、1286、1288、1290、1292、1294與1296的八條對角線中的每一條對角線的閃存單元被存取。
在此方法中，針對每一個BIST模式通過該閃存單元陣列304的地址的定序是通過該地址序列發(fā)生器控制邏輯1204與該地址序列發(fā)生器緩沖器1202在片上執(zhí)行的。因此，對于該閃存單元陣列304的地址的定序無須使用該外部測試系統(tǒng)318的管腳。由于使用的該外部測試系統(tǒng)的管腳數(shù)最小化，可通過具有有限的總管腳數(shù)的外部測試系統(tǒng)同時測試較多數(shù)量的半導(dǎo)體芯片，以使閃存器件制造期間的產(chǎn)量最大化。此外，因為通過該閃存單元陣列304的地址的定序是在片上執(zhí)行的，所以該地址定序的執(zhí)行速度不會受到該外部測試系統(tǒng)容量的限制。因此，此種通過該閃存單元陣列304的地址的定序?qū)τ诙鄠€BIST模式而言能夠更有效率。
前述的說明僅作為示例之用而非用于限制本發(fā)明的范圍。此外，用于圖45至58的每一個獨立構(gòu)件的實施例均是電子領(lǐng)域技術(shù)人員所熟知的。舉例而言，包括該Y/X地址設(shè)定/復(fù)位邏輯1214、Y/X地址定序控制邏輯1216、CAM定序控制邏輯1218、OTP定序控制邏輯1220與冗余定序控制邏輯1222的地址序列發(fā)生器控制邏輯1204可通過如可編程邏輯器件等數(shù)據(jù)處理器件予以實施以執(zhí)行此處所述的功能是電子領(lǐng)域技術(shù)人員所熟知的。本發(fā)明的范圍限定在后述的權(quán)利要求及其等效范圍中。
G.在BIST系統(tǒng)中的圖形產(chǎn)生器需要一種針對多個BIST模式有效的產(chǎn)生該閃存單元陣列的編程或擦除狀態(tài)需要的位圖形的機制。在現(xiàn)有技術(shù)中，此種預(yù)期的位圖形儲存在存儲器件中。然而，隨著多數(shù)量的BIST模式，相應(yīng)于針對多個BIST模式的每一個模式的預(yù)期的位圖形的儲存單元可能會需要就該存儲器件而言無法接受的半導(dǎo)體芯片的大面積。
請參閱圖59，在本發(fā)明的另一個方面，用在針對每一個BIST模式產(chǎn)生預(yù)期的位圖形的系統(tǒng)1300包括多個圖形產(chǎn)生邏輯單元1302與圖形產(chǎn)生器1304。請參閱圖13和59，圖59的該地址序列發(fā)生器524、狀態(tài)機316的后端BIST控制器502、匹配電路520與閃存單元陣列304與前述圖13的相同組件符號的方塊具有相同的結(jié)構(gòu)與功能。此外，依據(jù)本發(fā)明的一個實施例，該圖形產(chǎn)生邏輯單元1302與圖形產(chǎn)生器1304包含圖13的位圖形產(chǎn)生器518。
該多個圖形產(chǎn)生邏輯單元1302針對該閃存單元陣列304的每一個閃存單元的各個位置輸入來自該地址序列發(fā)生器524的各個X地址與Y地址。該多個圖形產(chǎn)生邏輯單元1302利用該X地址與Y地址以產(chǎn)生多個位圖形。該圖形產(chǎn)生器1304輸入來自該后端狀態(tài)機316的后端BIST控制器502的控制信號以及來自該多個圖形產(chǎn)生邏輯單元1302的多個位圖形。該圖形產(chǎn)生器1304依據(jù)來自該后端BIST控制器502的控制信號選擇來自該多個圖形產(chǎn)生邏輯單元1302的多個位圖形的其中之一。
該匹配電路520耦接至該圖形產(chǎn)生器1304并輸入來自該圖形產(chǎn)生器1304的預(yù)期的位圖形。該匹配電路520在該當前BIST模式的VERIFY狀態(tài)期間，比較來自該圖形產(chǎn)生器1304的預(yù)期的位圖形與該閃存單元陣列304所測量出的位圖形以傳送該比較結(jié)果至該后端BIST控制器502以指示前述的PASS(通過)或FAIL(失敗)的結(jié)果。依據(jù)本發(fā)明的一個方面，該多個圖形產(chǎn)生邏輯單元1302與圖形產(chǎn)生器1304形成在半導(dǎo)體芯片上，該半導(dǎo)體芯片具有形成在其上的閃存單元陣列304。
請參閱圖60，在一個實施例中，該圖形產(chǎn)生邏輯單元1302包括編程圖形產(chǎn)生邏輯單元1306、擦除圖形產(chǎn)生邏輯單元1308、對角線圖形產(chǎn)生邏輯單元1310與檢查板圖形產(chǎn)生邏輯單元1312。該圖形產(chǎn)生器1306、1308、1310與1312的每一個產(chǎn)生各自的輸出，該各自的輸出相應(yīng)于該閃存單元陣列304的每一個閃存單元的各個位置的各個邏輯狀態(tài)。該編程圖形產(chǎn)生邏輯單元1306針對該閃存單元陣列304中的閃存單元的每一個位置產(chǎn)生邏輯低電位狀態(tài)(即“0”狀態(tài))，而該擦除圖形產(chǎn)生邏輯單元1308針對該閃存單元陣列304中的閃存單元的每一個位置產(chǎn)生邏輯高電位狀態(tài)(即“1”狀態(tài))。
該對角線圖形產(chǎn)生邏輯單元1310僅在該閃存單元陣列304的每一個對角線位置通過產(chǎn)生邏輯低電位狀態(tài)(即“0”狀態(tài))而產(chǎn)生對角線位圖形。該對角線圖形產(chǎn)生邏輯單元1310輸入通過用于指示閃存單元的各個位置的地址序列發(fā)生器524所產(chǎn)生的X地址的六個位A11、A10、A9、A8、A7與A6以及Y地址的六個位A5、A4、A3、A2與A1，用于依據(jù)預(yù)期的的對角線位圖形針對該閃存單元的各個位置產(chǎn)生各自的邏輯狀態(tài)。
該檢查板圖形產(chǎn)生邏輯單元1312針對該閃存單元304陣列的閃存單元的任二個相鄰的位置通過產(chǎn)生可替換的邏輯低電位或高電位狀態(tài)而產(chǎn)生檢查板位圖形。該檢查板圖形產(chǎn)生邏輯單元1312輸入來自該地址序列發(fā)生器524的X地址的的最低有效位A6以及Y地址的最低有效位A0，用于依據(jù)預(yù)期的檢查板位圖形針對該閃存單元的各個位置產(chǎn)生各自的邏輯狀態(tài)。
圖61顯示了該對角線圖形產(chǎn)生邏輯單元1310的一個實施例，該對角線圖形產(chǎn)生邏輯單元1310包括第一異或(exclusive OR)門1314、第二異或門1316、第三異或門1318、第四異或門1320、第五異或門1322、第六異或門1324和或(OR)門1326。該第一異或門1314具有該X地址的的最低有效位A6以及Y地址的最低有效位A0的輸入。該第二異或門1316具有該X地址的第二最低有效位A7以及Y地址的第二最低有效位A1的輸入。該第三異或門1318則具有該X地址的第三最低有效位A8以及Y地址的第三最低有效位A2的輸入。
同樣的，該第四異或門1320具有該X地址的第四最低有效位A9以及Y地址的第四最低有效位A3的輸入。第五異或門1322具有該X地址的第五最低有效位A10以及Y地址的第五最低有效位A4的輸入。該第六異或門1324則具有該X地址的第六最低有效位A11以及Y地址的第六最低有效位A5的輸入。該或門1326具有每一個異或門1314、1316、1318、1320、1322與1324的輸出的輸入。因此，該對角線圖形產(chǎn)生邏輯單元1310的各個輸出被表示如下OUTPUT(輸出)＝(A0□A6)+(A1□A7)+(A2□A8)+(A3□A9)+(A4□A10)+(A5□A11)其中該符號□用于表示異或運算，而符號+則用于表示或(OR)運算。
圖62顯示該檢查板圖形產(chǎn)生邏輯單元1312的一個實施例，該檢查板圖形產(chǎn)生邏輯單元1312包括異或門1330。圖62的異或門1330具有X地址的最低有效位A6以及Y地址的最低有效位A0的輸入。因此，該對角線圖形產(chǎn)生邏輯單元1310的各個輸出被表示如下OUTPUT(輸出)＝A0□A6其中該符號□用于表示異或運算。
圖63顯示閃存單元陣列304的實施例，該閃存單元陣列304由四行乘四列的閃存單元所組成。典型的閃存單元陣列具有更多數(shù)的閃存單元行或列。然而，圖63中四行乘四列的閃存單元陣列是為了說明的明確。位于第一行和第一列的閃存單元位置被指定為“a1”、位于第一行和第二列的閃存單元位置被指定為“a2”、位于第一行和第三列的閃存單元位置被指定為“a3”、位于第一行和第四列的閃存單元位置被指定為“a4”。位于第二行和第一列的閃存單元位置被指定為“b1”、位于第二行和第二列的閃存單元位置被指定為“b2”、位于第二行和第三列的閃存單元位置被指定為“b3”、位于第二行和第四列的閃存單元位置被指定為“b4”。位于第三行和第一列的閃存單元位置被指定為“c1”、位于第三行和第二列的閃存單元位置被指定為“c2”、位于第三行和第三列的閃存單元位置被指定為“c3”、位于第三行和第四列的閃存單元位置被指定為“c4”。位于第四行和第一列的閃存單元位置被指定為“d1”、位于第四行和第二列的閃存單元位置被指定為“d2”、位于第四行和第三列的閃存單元位置被指定為“d3”、位于第四行和第四列的閃存單元位置被指定為“d4”。
請參閱圖64，當該當前BIST模式用于編程該閃存單元陣列304的每一個閃存單元時，該預(yù)期的位圖形針對該閃存單元陣列304的每一個位置為邏輯低電位狀態(tài)“0”。請參閱圖65，當該當前BIST模式用于擦除該閃存單元陣列304的每一個閃存單元時，該預(yù)期的位圖形針對該閃存單元陣列304的每一個位置為邏輯高電位狀態(tài)“0”。
請參閱圖66，當該當前BIST模式用于檢查板編程該閃存單元陣列304時，該預(yù)期的位圖形系針對該閃存單元陣列304的任何相鄰的二個閃存單元而為可替換的邏輯低電位狀態(tài)“0”與高電位狀態(tài)“1”。請參閱圖67，當該當前BIST模式用于對角線編程該閃存單元陣列304時，該預(yù)期的位圖形僅針對位于該閃存單元陣列304的對角線位置的閃存單元而為邏輯低電位狀態(tài)“0”。
請參閱圖60和64，選擇針對該閃存單元陣列304的任何位置而為邏輯低電位狀態(tài)“0”的編程圖形產(chǎn)生邏輯單元1306的輸出用于產(chǎn)生圖64的預(yù)期的位圖形。持續(xù)鎖存具有邏輯低電位狀態(tài)“0”的邏輯電路是電子領(lǐng)域技術(shù)人員所熟知的。此外，請參閱圖60和65，選擇針對該閃存單元陣列304的任何位置而為邏輯高電位狀態(tài)“1”的擦除圖形產(chǎn)生邏輯單元1308的輸出用于產(chǎn)生圖65的預(yù)期的位圖形。持續(xù)鎖存具有邏輯高電位狀態(tài)“1”的邏輯電路是電子領(lǐng)域技術(shù)人員所熟知的。
請參閱圖60、61和67，該對角線圖形產(chǎn)生邏輯單元1310用于產(chǎn)生圖67的預(yù)期的對角線位圖形。圖68給出了針對圖63的閃存單元陣列的每一個位置的各個X地址與Y地址表的示例。須特別注意的是針對該位于第一行和第一列指定為“a1”的閃存單元位置，該X地址的六個位(A11、A10、A9、A8、A7與A6)為“111111”，以及該Y地址的六個位(A5、A4、A3、A2、A1與A0)為“111111”。該X地址指示閃存單元的列地址，而該Y地址指示閃存單元的行地址。在圖68中，針對在相同行中任何二個相鄰的閃存單元，在相同行中的該X地址從左至右通過一個位向下減值。同樣的，針對在相同列中任何二個相鄰的閃存單元，在相同列中的該Y地址從上至下通過一個位向下減值。通過此種地址指定，圖61的該對角線圖形產(chǎn)生邏輯單元1310的實施產(chǎn)生了圖67的預(yù)期的對角線位圖形。
請參閱圖62、63和66，該對角線圖形產(chǎn)生邏輯單元1310的輸出用于產(chǎn)生圖66的預(yù)期的檢查板位圖形。通過圖68的表的地址指定，圖62的該檢查板圖形產(chǎn)生邏輯單元1312的實施產(chǎn)生了圖66的預(yù)期的檢查板位圖形。
圖69顯示了包括多工器1336的圖形選擇器1304，該多工器1336耦接至圖60的每一個圖形產(chǎn)生邏輯單元1306、1308、1310與1312。該多工器1336輸入每一個圖形產(chǎn)生邏輯單元1306、1308、1310與1312的各自的輸出。此外，該多工器1336輸入來自該后端BIST狀態(tài)控制器502的控制信號“編程校驗”、“擦除校驗”、“對角線校驗”以及“檢查板校驗”。
該后端BIST狀態(tài)控制器502依據(jù)當前BIST模式保持控制信號“編程校驗”、“擦除校驗”、“對角線校驗”以及“檢查板校驗”其中之一。當該當前BIST模式用于編程該閃存單元陣列304的每一個閃存單元時，該后端BIST狀態(tài)控制器502保持“編程校驗”控制信號。當該當前BIST模式用于擦除該閃存單元陣列304的每一個閃存單元時，該后端BIST狀態(tài)控制器502保持“擦除校驗”控制信號。當該當前BIST模式用于檢查板編程該閃存單元陣列304的每一個閃存單元時，該后端BIST狀態(tài)控制器502顯示“檢查板校驗”控制信號。當該當前BIST模式用于對角線編程該閃存單元陣列304的每一個閃存單元時，該后端BIST狀態(tài)控制器502保持“對角線校驗”控制信號。
該多工器1336選擇該圖形產(chǎn)生邏輯單元1306、1308、1310與1312的各自的輸出的其中之一作為選擇的輸出，用于針對閃存單元陣列304的閃存單元的每一個地址產(chǎn)生該預(yù)期的位圖形。當顯示“編程校驗”控制信號時，該多工器1336選擇來自該編程圖形產(chǎn)生邏輯單元1306的邏輯低電位狀態(tài)“0”輸出作為針對閃存單元位置的選定輸出。當顯示“擦除校驗”控制信號時，該多工器1336選擇來自該擦除圖形產(chǎn)生邏輯單元1308的邏輯高電位狀態(tài)“1”輸出作為針對閃存單元位置的選定輸出。
另一方面，當保持“對角線校驗”控制信號時，該多工器1336選擇來自該對角線圖形產(chǎn)生邏輯單元1310的對角線位圖形輸出作為針對閃存單元位置的選定輸出。當保持“檢查板校驗”控制信號時，該多工器1336選擇來自該檢查板圖形產(chǎn)生邏輯單元1312的檢查板位圖形輸出作為針對閃存單元位置的選定輸出。
一般而言，在BIST模式期間的VERIFY狀態(tài)可分類成“編程校驗”、“擦除校驗”、“對角線校驗”以及“檢查板校驗”。在此方法中，在VERIFY狀態(tài)期間通過該BIST系統(tǒng)所使用的用于片上測試該閃存單元陣列304的預(yù)期的位圖形通過也形成在片上的該圖形產(chǎn)生邏輯單元1306、1308、1310與1312被產(chǎn)生。該圖形選擇器1304依據(jù)當前BIST模式選則該圖形產(chǎn)生邏輯單元1306、1308、1310與1312其中之一的適當輸出。此種用于產(chǎn)生預(yù)期的位圖形的機制無需大量的儲存單元以儲存用于在片上測試該閃存單元陣列304期間執(zhí)行多個BIST模式的預(yù)期的位圖形。
前述的說明僅作為示例而非用于限制本發(fā)明的范圍。舉例而言，本發(fā)明可實施成更多數(shù)量的圖形產(chǎn)生邏輯單元1306、1308、1310與1312以產(chǎn)生更多數(shù)量的預(yù)期的位圖形。此外，本發(fā)明可實施成更多數(shù)的閃存單元陣列。任何在此說明與揭露的數(shù)字僅為示例。
H.用于有效擦除校驗BIST模式的片上擦除脈沖計數(shù)器此外，該BIST模式的其中一種是用于測試被適當擦除的該核心閃存單元陣列的每一個閃存單元的擦除校驗BIST模式。在該擦除校驗BIST模式期間，在最大數(shù)量的擦除脈沖施加在該閃存單元之前該陣列的每一個閃存單元必須被擦除至適當?shù)碾娖?通過流過該閃存單元的電流總量予以指示)。
擦除校驗程序包括在閃存單元施加擦除電壓的擦除脈沖，接著通過讀取施加在閃存單元上的電壓測量流過該閃存單元的電流電平。該流過該閃存單元的電流電平必須達到針對該閃存單元的最低參考電流電平以通過擦除校驗(且被視為適當?shù)牟脸?。在該閃存單元上擦除電壓的擦除脈沖的施加被重復(fù)多次，直至流過該閃存單元的電流電平是最低參考電流電平為止。然而，在最大數(shù)量的擦除脈沖針對該閃存單元施加在該閃存單元之前，流過該閃存單元的電流電平必須為最低參考電流電平以通過該擦除校驗BIST模式。否則，該閃存單元被視為缺陷。
如閃存器件領(lǐng)域技術(shù)人員所熟知的，該閃存單元陣列被劃分成多個閃存單元扇區(qū)。圖70顯示了示例的四行閃存單元乘四列閃存單元的示例的扇區(qū)1400。閃存單元的扇區(qū)典型的具有更多的行與列，為了明確說明因此圖70的示例扇區(qū)僅顯示四行閃存單元與四列閃存單元。
用于擦除閃存單元的擦除電壓的擦除脈沖被立刻施加在閃存單元的扇區(qū)的所有閃存單元。請參閱圖70，位于對角線的閃存單元(即位于圖70中所指定的位置A1、B2、C3與D4)首先被擦除校驗。在對角線位置的每一個閃存單元的擦除校驗期間，該擦除脈沖被施加在該閃存單元的扇區(qū)1400的所有閃存單元。
首先確定必須針對每一個位于對角線位置的閃存單元將被施加在閃存單元的扇區(qū)1400以通過擦除校驗的擦除脈沖的對角線總數(shù)量。接著，決定選定的擦除脈沖的對角線總數(shù)量的百分比用于作為在該閃存單元的扇區(qū)1400整體的擦除校驗期間施加在該閃存單元的扇區(qū)1400的脈沖最大數(shù)量。在對角線的閃存單元通過施加在該閃存單元的扇區(qū)1400的擦除脈沖的對角線總數(shù)量通過校驗之后，整體扇區(qū)的每一個閃存單元(即位于圖70中所指定的位置A1、A2、A3、A4、B1、B2、B3、B4、C1、C2、C3、C4、D1、D2、D3與D4)在針對該扇區(qū)1400的選定的對角線總數(shù)量百分比的擦除脈沖被再次施加在該閃存單元的扇區(qū)1400之前必須通過擦除校驗，以通過該擦除校驗BIST模式。否則，該閃存單元的扇區(qū)1400被視為沒有通過敗該擦除校驗BIST模式。
在現(xiàn)有技術(shù)中，該外部測試系統(tǒng)在擦除校驗測試期間保持對于施加在該閃存單元的扇區(qū)1400擦除脈沖數(shù)量的追蹤。然而，通過該外部測試系統(tǒng)在擦除校驗測試期間保持對于施加在該閃存單元的扇區(qū)1400擦除脈沖數(shù)量的追蹤會依據(jù)該外部測試系統(tǒng)的容量而減慢速度。因此，需要一種在擦除校驗期間保持對于施加在該閃存單元的扇區(qū)1400擦除脈沖數(shù)量的追蹤的機制。
請參閱圖7和70，在本發(fā)明的另一個實施例中，用于在擦除校驗期間保持對于所施加的擦除脈沖數(shù)量的追蹤的系統(tǒng)1402形成在該半導(dǎo)體芯片上，該半導(dǎo)體芯片具有形成在其上的閃存單元陣列304。該系統(tǒng)1402包括擦除脈沖計數(shù)器1404、時鐘產(chǎn)生器1406與脈沖計數(shù)器控制器1408(顯示在圖71的虛線中)。該脈沖計數(shù)器控制器1408耦接至該BIST接口312與BIST狀態(tài)機316。該BIST接口312與BIST狀態(tài)機316如先前的圖7所述。
在本發(fā)明的另一個實施例中，該擦除脈沖計數(shù)器1404為通過至少一個由該時鐘產(chǎn)生器1406所產(chǎn)生的脈沖增加二進制計數(shù)的二進制計數(shù)器。二進制計數(shù)器是電子領(lǐng)域技術(shù)人員所熟知的。該BIST狀態(tài)機316產(chǎn)生控制信號用于指示擦除脈沖已施加在該閃存單元的扇區(qū)1400。當該BIST狀態(tài)機316產(chǎn)生該控制信號以指示擦除脈沖已在JUICE狀態(tài)期間施加在該閃存單元的扇區(qū)1400時，該脈沖計數(shù)器控制器1408控制該時鐘產(chǎn)生器1406以產(chǎn)生二個非交疊時鐘信號脈沖ERCLK1與ERCLK2。用于產(chǎn)生時鐘信號脈沖的時鐘信號產(chǎn)生器是電子領(lǐng)域技術(shù)人員所熟知的。當該時鐘產(chǎn)生器1406產(chǎn)生二個非交疊時鐘信號脈沖ERCLK1與ERCLK2時，該擦除脈沖計數(shù)器1404增加該二進制計數(shù)。因此，該擦除脈沖計數(shù)器1404針對每一個施加在該閃存單元的扇區(qū)1400的擦除電壓的擦除脈沖增加該二進制計數(shù)。
請參閱圖72，在該脈沖計數(shù)器控制器1408中的構(gòu)件以虛線顯示，其包括時鐘控制邏輯1412、復(fù)位邏輯1413、最大脈沖計數(shù)譯碼器1414、重新加載邏輯1416、多工器1418、補碼產(chǎn)生器1420以及包括通過二個重新加載計數(shù)值產(chǎn)生器的除法運算(divide)1422、通過四個重新加載計數(shù)值產(chǎn)生器的除法運算1424與通過八個重新加載計數(shù)值產(chǎn)生器的除法運算1426的多個重新加載計數(shù)值產(chǎn)生器。圖73顯示了在圖72中用于保持在擦除校驗BIST模式期間所施加的擦除脈沖數(shù)量追蹤的系統(tǒng)在操作期間的步驟流程圖。
請參閱圖72和73，該復(fù)位邏輯1413輸入來自該BIST狀態(tài)機316用于指示擦除校驗BIST模式起始的控制信號。在該復(fù)位邏輯1413接收來自該BIST狀態(tài)機316用于指示擦除校驗BIST模式起始的控制信號后，該復(fù)位邏輯1413復(fù)位該擦除脈沖計數(shù)器1404以起始零脈沖計數(shù)(圖73的步驟1429)。舉例而言，當該擦除脈沖計數(shù)器為六位計數(shù)器時，該起始零脈沖可例如為“000000”。
請參閱圖70和72，該BIST狀態(tài)機316執(zhí)行該擦除校驗BIST模式以針對該閃存單元的扇區(qū)1400對位于該對角線位置的每一個閃存單元作首次擦除校驗(即位于圖70中所指定的位置A1、B2、C3與D4)。擦除校驗程序包括在閃存單元施加擦除電壓的擦除脈沖，接著通過讀取施加在閃存單元的電壓測量流過該閃存單元的電流電平，此為閃存器件制造領(lǐng)域技術(shù)人員所熟知的。該流過該閃存單元的電流電平必須達到針對該閃存單元的最低參考電流電平以通過擦除校驗(且被視為適當?shù)牟脸?，此為閃存器件制造領(lǐng)域技術(shù)人員所熟知的。在該閃存單元上擦除電壓的擦除脈沖的施加被重復(fù)多次，直至流過該閃存單元的電流電平是最低參考電流電平為止。
用于擦除閃存單元的擦除電壓的擦除脈沖被立刻施加在該閃存單元的扇區(qū)1400的所有閃存單元。在每一個位于對角線位置的閃存單元的擦除校驗期間，該擦除脈沖被施加在該閃存單元的扇區(qū)1400的所有閃存單元。
該BIST狀態(tài)機316在對角線的閃存單元的擦除期間，每當擦除電壓施加在該閃存單元的扇區(qū)1400的每一個閃存單元時傳送控制信號。每當該BIST狀態(tài)機316在對角線的閃存單元的擦除期間傳送控制信號以指示擦除電壓施加在該閃存單元的扇區(qū)1400的每一個閃存單元時，該時鐘控制邏輯1412控制該時鐘產(chǎn)生器1406產(chǎn)生二個非交疊時鐘信號脈沖ERCLK1與ERCLK2。該擦除脈沖計數(shù)器1404每當該時鐘產(chǎn)生器1406產(chǎn)生二個非交疊時鐘信號脈沖ERCLK1與ERCLK2時增加該二進制計數(shù)。因此，該擦除脈沖計數(shù)器1404在對角線的閃存單元的擦除期間針對施加在該閃存單元的扇區(qū)1400的擦除電壓的每一個擦除脈沖增加該二進制計數(shù)(圖73的步驟1430)。
在此方法中，該擦除脈沖計數(shù)器1404在對角線校驗結(jié)束到達時計數(shù)將針對每一個對角線閃存單元被施加在該閃存單元的扇區(qū)1400的擦除脈沖的對角線總數(shù)，以通過擦除校驗(圖73的步驟1430與1434)。此外，在該對角線校驗期間，該最大脈沖計數(shù)譯碼器1414輸入來自該擦除脈沖計數(shù)器1404用于指示擦除脈沖的對角線總數(shù)的二進制計數(shù)，以確定該擦除脈沖的對角線總數(shù)是否已達到(即“等于”)最大脈沖計數(shù)值(Max_PC)(圖73的步驟1432)。
如果該擦除脈沖的對角線總數(shù)在圖73的步驟1434中的對角線校驗結(jié)束之前，已達到該最大脈沖計數(shù)值(Max_PC)(圖73的步驟1432)，則該擦除脈沖的對角線總數(shù)設(shè)定至該最大脈沖計數(shù)值(Max_PC)，并通過圖73的步驟1438繼續(xù)操作。另一方面，在圖73的步驟1434中的對角線校驗結(jié)束時而該擦除脈沖的對角線總數(shù)未達到該最大脈沖計數(shù)值(Max_PC)(圖73的步驟1432)時，圖73的流程圖的步驟通過該擦除脈沖計數(shù)器1404計數(shù)擦除脈沖的對角線總數(shù)而在步驟1438繼續(xù)執(zhí)行。
無論在何種情況，在該擦除脈沖的對角線總數(shù)確定之后，整體的閃存單元的扇區(qū)1400被擦除確認。該重新加載邏輯1416與最大脈沖計數(shù)譯碼器1414輸入將被施加在該閃存單元的扇區(qū)1400的選定的對角線總數(shù)的百分比的擦除脈沖，用于擦除確認該整體的閃存單元的扇區(qū)(即位于圖70中所指定的位置A1、A2、A3、A4、B1、B2、B3、B4、C1、C2、C3、C4、D1、D2、D3與D4)。該選定的擦除脈沖的對角線總數(shù)的百分比由使用者通過該BIST接口312予以指定。
該補碼產(chǎn)生器1420輸入該擦除脈沖的對角線總數(shù)的二進制位圖形并產(chǎn)生該位圖形的二進制補碼。在圖73的步驟1434中的對角線校驗結(jié)束之前，當該擦除脈沖的對角線總數(shù)在圖73的步驟1432中達到該最大脈沖計數(shù)值(Max_PC)時，該擦除脈沖的對角線總數(shù)設(shè)定至該最大脈沖計數(shù)值(Max_PC)。另一方面，當該擦除脈沖的對角線總數(shù)在圖73的步驟1432中未達到該最大脈沖計數(shù)值(Max_PC)時，該擦除脈沖的對角線總數(shù)通過擦除脈沖計數(shù)器1404予以計數(shù)至圖73的步驟1434中的對角線校驗結(jié)束。二進制補碼針對該擦除脈沖的對角線總數(shù)的位圖形，通過將邏輯高電位狀態(tài)(即1)改變至邏輯低電位狀態(tài)(即0)，以及將邏輯低電位狀態(tài)(即0)將改變至邏輯高電位狀態(tài)(即1)予以產(chǎn)生。此種補碼產(chǎn)生器是電子領(lǐng)域技術(shù)人員所熟知的。
在本發(fā)明的一個實施例中，該最大脈沖計數(shù)值(Max_PC)由2m-1予以表示，且該擦除脈沖計數(shù)是m-位計數(shù)器。舉例而言，為簡化說明，假設(shè)該Max_PC是63而以26-1予以表示而m則為六。在此情況下，該擦除脈沖計數(shù)器1404是六位二進制計數(shù)器。
請進一步參閱圖72和73，多個重新加載計數(shù)值產(chǎn)生器1422、1424與1426產(chǎn)生各自的重新加載計數(shù)值，即該最大脈沖計數(shù)值(Max_PC)減去各自的該擦除脈沖的對角線總數(shù)的百分比。通過二個重新加載計數(shù)值產(chǎn)生器的除法運算1422產(chǎn)生第一重新加載計數(shù)值，第一重新加載計數(shù)值是通過朝向該最低有效位移位該擦除脈沖的對角線總數(shù)的補碼的一位并針對最高有效位增加邏輯高電位狀態(tài)的該擦除脈沖的對角線總數(shù)的最大脈沖計數(shù)值(Max_PC)的50％。
此外，通過四個重新加載計數(shù)值產(chǎn)生器的除法運算1424產(chǎn)生第二重新加載計數(shù)值，第二重新加載計數(shù)值是通過朝向該最低有效位移位該擦除脈沖的對角線總數(shù)的補碼的二位并針對二個最高有效位的每一位增加邏輯高電位狀態(tài)的該擦除脈沖的對角線總數(shù)的最大脈沖計數(shù)值(Max_PC)的25％。通過八個重新加載計數(shù)值產(chǎn)生器的除法運算1426產(chǎn)生第三重新加載計數(shù)值，第三重新加載計數(shù)值是通過朝向該最低有效位移位該擦除脈沖的對角線總數(shù)的補碼的三位并針對三個最高有效位的每一位增加邏輯高電位狀態(tài)的該擦除脈沖的對角線總數(shù)的最大脈沖計數(shù)值(Max_PC)的12.5％。
為示例的說明，針對Max_PC為63以至于該擦除脈沖計數(shù)器1404為六個位二進制計數(shù)器，并假設(shè)該擦除脈沖的對角線總數(shù)為40，據(jù)此該擦除脈沖的對角線總數(shù)的二進制位圖形是“101000”。在此情況下該擦除脈沖的對角線總數(shù)的補碼為“010111”。通過二個重新加載計數(shù)值產(chǎn)生器的除法運算1422的輸出為“101011”，其通過移位該擦除脈沖的對角線總數(shù)的補碼(在此情況下為“010111”)的一位并針對最高有效的位增加邏輯高電位狀態(tài)予以產(chǎn)生。來自該二個重新加載計數(shù)值產(chǎn)生器的除法運算1422的第一重新加載計數(shù)值為43，其由該Max_PC值(即63)減去該擦除脈沖的對角線總數(shù)的50％(即40的50％為20)所取得。
同樣的，通過四個重新加載計數(shù)值產(chǎn)生器的除法運算1424的輸出為“110101”，其通過移位該擦除脈沖的對角線總數(shù)的補碼(在此情況下為“010111”)的二位并針對二個最高有效位的每一個位增加邏輯高電位狀態(tài)予以產(chǎn)生。來自該四個重新加載計數(shù)值產(chǎn)生器的除法運算1424的第二重新加載計數(shù)值為53，其由該Max_PC值(即63)減去該擦除脈沖的對角線總數(shù)的25％(即40的25％為10)所取得。
此外，通過八個重新加載計數(shù)值產(chǎn)生器的除法運算1426的輸出為“111010”，其通過移位該擦除脈沖的對角線總數(shù)的補碼(在此情況下為“010111”)的三位并針對三個最高有效的位的每一個位增加邏輯高電位狀態(tài)予以產(chǎn)生。來自該八個重新加載計數(shù)值產(chǎn)生器的除法運算1426的第三重新加載計數(shù)值為58，其由該Max_PC值(即63)減去該擦除脈沖的對角線總數(shù)的12.5％(即40的12.5％為5)所取得。
該重新加載邏輯1416控制該多工器1418以選擇來自該重新加載計數(shù)值產(chǎn)生器1422、1424與1426的第一、第二與第三重新加載計數(shù)值的其中之一作為選定的將被重新加載至該脈沖計數(shù)器1404的重新加載計數(shù)值。該選定的重新加載計數(shù)值依據(jù)由使用者通過該BIST接口312所輸入的選定的擦除脈沖的對角線總數(shù)從該第一、第二與第三重新加載計數(shù)值中予以選出。
如果由使用者通過該BIST接口312輸入的選定的擦除脈沖的對角線總數(shù)與相應(yīng)于該重新加載計數(shù)值產(chǎn)生器1422、1424與1426其中之一的百分比相同，則來自該重新加載計數(shù)值產(chǎn)生器其中之一的重新加載計數(shù)值是選定的重新加載計數(shù)值。舉例而言，如果由使用者通過該BIST接口312輸入的選定的擦除脈沖的對角線總數(shù)的百分比是50％，則來自該多工器1418的選定的重新加載計數(shù)值是來自在該二個重新加載計數(shù)值產(chǎn)生器的除法運算1422的第一重新加載計數(shù)值。或者，如果由使用者通過該BIST接口312輸入的選定的擦除脈沖的對角線總數(shù)的百分比是25％，則來自該多工器1418的選定的重新加載計數(shù)值是來自在該四個重新加載計數(shù)值產(chǎn)生器的除法運算1424的第二重新加載計數(shù)值。此外，如果由使用者通過該BIST接口312輸入的選定的擦除脈沖的對角線總數(shù)的百分比是12.5％，則來自該多工器1418的選定的重新加載計數(shù)值是來自在該八個重新加載計數(shù)值產(chǎn)生器的除法運算1426的第三重新加載計數(shù)值。
另一方面，如果由使用者通過該BIST接口312輸入的選定的擦除脈沖的對角線總數(shù)與相應(yīng)于該重新加載計數(shù)值產(chǎn)生器1422、1424與1426其中之一的百分比不同，則該選定的重新加載計數(shù)值是相應(yīng)于低于由使用者輸入的選定的擦除脈沖的對角線總數(shù)的百分比的各個百分比而來自該重新加載計數(shù)值產(chǎn)生器1422、1424與1426其中之一。舉例而言，如果由使用者通過該BIST接口312輸入的選定的擦除脈沖的對角線總數(shù)的百分比是75％，則該重新加載邏輯1416控制該多工器1418以選擇該選定的重新加載計數(shù)值為來自該二個重新加載計數(shù)值產(chǎn)生器的除法運算1422的第一重新加載計數(shù)值或來自該四個重新加載計數(shù)值產(chǎn)生器的除法運算1424的第二重新加載計數(shù)值的其中之一。
無論如何，在閃存單元的扇區(qū)1400的每一個對角線閃存單元通過擦除脈沖的對角線總數(shù)的確定而予以擦除校驗之后，整體的閃存單元的扇區(qū)1400已被擦除校驗。在起始該整體的閃存單元的扇區(qū)1400的擦除校驗之前，來自該多工器的選定的重新加載計數(shù)值被重新加載至該擦除脈沖計數(shù)器1404中。針對該整體的閃存單元的扇區(qū)1400的擦除校驗，該BIST狀態(tài)機316在該整體的閃存單元的扇區(qū)擦除校驗期間每當擦除脈沖被施加在該扇區(qū)1400的每一個閃存單元時傳送控制信號。每當該BIST狀態(tài)機316傳送控制信號以指示在該整體的閃存單元的扇區(qū)擦除校驗期間該擦除脈沖被施加在該閃存單元的扇區(qū)1400的每一個閃存單元時，該時鐘控制邏輯1412控制該時鐘產(chǎn)生器1406產(chǎn)生二個非交疊時鐘信號脈沖ERCLK1與ERCLK2。
該擦除脈沖計數(shù)器1404每當該時鐘產(chǎn)生器1406產(chǎn)生二個非交疊時鐘信號脈沖ERCLK1與ERCLK2時增加該二進制計數(shù)。因此，該擦除脈沖計數(shù)器1404針對在該整體的閃存單元的扇區(qū)擦除校驗期間施加在該閃存單元的扇區(qū)1400的每一個閃存單元的擦除電壓的每一個擦除脈沖增加該二進制計數(shù)(圖73的步驟1440)。然而，針對該整體的閃存單元的扇區(qū)1400的擦除校驗，該擦除脈沖計數(shù)器1404從該選定的重新加載計數(shù)值增加，該選定的重新加載計數(shù)值在該整體的閃存單元的扇區(qū)的擦除校驗起始之前加載至該擦除脈沖計數(shù)器的重新加載計數(shù)值。
在該整體的閃存單元的扇區(qū)的擦除校驗期間，該最大脈沖計數(shù)譯碼器1414輸入來自該擦除脈沖計數(shù)器1404的二進制計數(shù)以確定是否通過該擦除脈沖計數(shù)器1404達到該最大脈沖計數(shù)(Max_PC)(圖73的步驟1442)。當來自該擦除脈沖計數(shù)器1404的二進制計數(shù)達到該最大脈沖計數(shù)(Max_PC)時，該最大脈沖計數(shù)譯碼器1414產(chǎn)生控制信號至該BIST狀態(tài)機316用于指示通過該擦除脈沖計數(shù)器1404達到該最大脈沖計數(shù)(Max_PC)。
在該扇區(qū)1400的擦除脈沖的計數(shù)達到該最大脈沖計數(shù)(Max_PC)之前如果該整體的閃存單元的扇區(qū)1400通過擦除校驗時以至于達到該扇區(qū)1400的中點(圖73的步驟1444)，則該扇區(qū)1400通過該擦除校驗BIST模式(圖73的步驟1446)且該擦除校驗BIST結(jié)束。另一方面，如果來自該擦除脈沖計數(shù)器1404施加在該扇區(qū)1400擦除脈沖的計數(shù)達到該最大脈沖計數(shù)(Max_PC)(圖73的步驟1442)，則該最大脈沖計數(shù)譯碼器1414決定由使用者通過該BIST接口312輸入的選定的擦除脈沖的對角線總數(shù)的百分比是否在該整體的閃存單元的擦除校驗期間施加在該扇區(qū)1400(圖73的步驟1452)。如果由使用者通過該BIST接口312輸入的該選定的擦除脈沖的對角線總數(shù)的百分比與相應(yīng)于重新加載計數(shù)值產(chǎn)生器1422、1424與1426其中之一的各個百分比相同，則在該整體的閃存單元的擦除校驗期間由使用者通過該BIST接口312輸入的該選定的擦除脈沖的對角線總數(shù)的百分比已施加在該扇區(qū)1400。
舉例而言，如果由使用者通過該BIST接口312輸入的該選定的擦除脈沖的對角線總數(shù)的百分比是50％，則來自該多工器1418的選定的重新加載計數(shù)值是來自該二個重新加載計數(shù)值產(chǎn)生器的除法運算1422的第一重新加載計數(shù)值。因此，當來自該擦除脈沖計數(shù)器1404的計數(shù)指示已到施加在該扇區(qū)1400的擦除脈沖的計數(shù)達到該最大脈沖計數(shù)(Max_PC)的時候(圖73的步驟1442)，擦除脈沖的對角線總數(shù)的50％已在該整體的閃存單元的擦除校驗期間施加在該閃存單元的扇區(qū)1400以至于該選定的擦除脈沖的對角線總數(shù)的百分比(即50％)已施加在該扇區(qū)1400。
或者，如果由使用者通過該BIST接口312輸入的該選定的擦除脈沖的對角線總數(shù)的百分比是25％，則來自該多工器1418的選定的重新加載計數(shù)值是來自該四個重新加載計數(shù)值產(chǎn)生器的除法運算1424的第二重新加載計數(shù)值。因此，當通過來自該擦除脈沖計數(shù)器1404的計數(shù)指示已到施加在該扇區(qū)1400的擦除脈沖的計數(shù)達到該最大脈沖計數(shù)(Max_PC)的時候(圖73的步驟1442)，擦除脈沖的對角線總數(shù)的25％已在該整體的閃存單元的擦除校驗期間施加在該閃存單元的扇區(qū)1400以至于該選定的擦除脈沖的對角線總數(shù)的百分比(即25％)已施加在該扇區(qū)1400。
此外，如果由使用者通過該BIST接口312輸入的該選定的擦除脈沖的對角線總數(shù)的百分比是12.5％，則來自該多工器1418的選定的重新加載計數(shù)值是來自該八個重新加載計數(shù)值產(chǎn)生器的除法運算1426的第三重新加載計數(shù)值。因此，當通過來自該擦除脈沖計數(shù)器1404的計數(shù)指示已到施加在該扇區(qū)1400的擦除脈沖的計數(shù)達到該最大脈沖計數(shù)(Max_PC)的時候(圖73的步驟1442)，擦除脈沖的對角線總數(shù)的12.5％已在該整體的閃存單元的擦除校驗期間施加在該閃存單元的扇區(qū)1400以至于該選定的擦除脈沖的對角線總數(shù)的百分比(即12.5％)已施加在該扇區(qū)1400。
如果在圖73的步驟1442中達到該最大脈沖計數(shù)(Max_PC)且在該整體的閃存單元的擦除校驗期間由使用者通過該BIST接口312輸入的該選定的擦除脈沖的對角線總數(shù)的百分比已施加在該扇區(qū)1400(圖73的步驟1452)，則該閃存單元的扇區(qū)1400被視為沒有通過該擦除校驗BIST模式(圖73的步驟1454)。在此情況中，該擦除校驗BIST模式會結(jié)束或進入修復(fù)程序(已詳述在前)。
另一方面，如果在圖73的步驟1442中達到該最大脈沖計數(shù)(Max_PC)且在該整體的閃存單元的擦除校驗期間由使用者通過該BIST接口312輸入的該選定的擦除脈沖的對角線總數(shù)的百分比并未施加在該扇區(qū)1400(圖73的步驟1452)，則該最大脈沖計數(shù)譯碼器1414傳送重新加載控制信號至該重新加載邏輯1416以至于該重新加載邏輯1416控制該多工器以選擇另一個來自該重新加載計數(shù)值產(chǎn)生器1422、1424與1426的重新加載計數(shù)值(圖73的步驟1456)。在該整體的閃存單元的扇區(qū)1400擦除校驗繼續(xù)之前，該另一個選定的重新加載計數(shù)值被裝填至該擦除脈沖計數(shù)器1404中。
另一個通過該多工器1418選定的重新加載計數(shù)值作為來自該重新加載計數(shù)值產(chǎn)生器1422、1424與1426的重新加載計數(shù)值的其中之一，以至于先前選定的重新加載計數(shù)值的各個百分比與另一個選定的重新加載計數(shù)值的各個百分比總計達到該由使用者通過該BIST接口312輸入的該選定的擦除脈沖的對角線總數(shù)的百分比。舉例而言，如果由使用者通過該BIST接口312輸入的該選定的擦除脈沖的對角線總數(shù)的百分比是75％時，相應(yīng)于通過二個重新加載計數(shù)值產(chǎn)生器的除法運算1422的各個百分比是50％而相應(yīng)于通過四個重新加載計數(shù)值產(chǎn)生器的除法運算1424是25％，總計達由使用者通過該BIST接口312輸入的該選定的擦除脈沖的對角線總數(shù)的百分比(即75％)。
在此情況中，如果在圖73的先前步驟1438中，來自通過二個重新加載計數(shù)值產(chǎn)生器的除法運算1422的該第一重新加載計數(shù)值通過多工器1418被選擇作為選定的重新加載計數(shù)值，且圖73的步驟1456達到時，圖73的步驟1456中另一個選定的重新加載計數(shù)值為來自通過四個重新加載計數(shù)值產(chǎn)生器的除法運算1424的第二重新加載計數(shù)值，在該重新加載邏輯416控制該多工器1418選擇來自通過四個重新加載計數(shù)值產(chǎn)生器的除法運算1424的第二重新加載計數(shù)值之后，該擦除脈沖計數(shù)器加載該新選定的重新加載計數(shù)值。
接著，圖73的流程圖回到步驟1440以至于步驟1440、1442、1444、1446、1452、1454和/或1456針對接續(xù)的整體的閃存單元的扇區(qū)1400擦除校驗被重復(fù)執(zhí)行。然而，在這些步驟重復(fù)執(zhí)行期間，該擦除脈沖計數(shù)器從該新選定的重新加載計數(shù)值增加(在本實施例中即來自通過四個重新加載計數(shù)值產(chǎn)生器的除法運算1424的第二重新加載計數(shù)值)。再者，在這些步驟重復(fù)執(zhí)行期間，在施加在該扇區(qū)1400的擦除脈沖的計數(shù)達到該最大脈沖計數(shù)(Max_PC)之前，如果每一個該整體的閃存單元的扇區(qū)1400通過擦除校驗以至于達到該扇區(qū)1400的終點(圖73的步驟1444)，則該扇區(qū)1400通過該擦除校驗BIST模式(圖73的步驟1446)，且該擦除校驗BIST模式結(jié)束。
然而，當該最大脈沖計數(shù)(Max_PC)在圖73的步驟1442達到時，該最大脈沖計數(shù)譯碼器1414確定是否由使用者通過該BIST接口312輸入的該選定的擦除脈沖的對角線總數(shù)的百分比已在該整體的閃存單元的扇區(qū)的擦除校驗期間施加在該扇區(qū)1400(圖73的步驟1452)。針對先前選定的擦除脈沖的對角線總數(shù)的百分比為75％，當該Max_PC值此時通過該擦除脈沖計數(shù)器1404達到時，選定的對角線總數(shù)的百分比已施加在該扇區(qū)1400。在先前的步驟1440、1442、1444、1446、1452、1454和/或1456循環(huán)期間，來自通過二個重新加載計數(shù)值產(chǎn)生器的除法運算1422的該第一重新加載計數(shù)值加載至該擦除脈沖計數(shù)器1404中，且達到該Max_PC值而導(dǎo)致擦除脈沖的對角線總數(shù)的50％施加在該扇區(qū)1400。接著，在當前的步驟1440、1442、1444、1446、1452、1454和/或1456循環(huán)期間，來自通過四個重新加載計數(shù)值產(chǎn)生器的除法運算1424的第二重新加載計數(shù)值加載至該擦除脈沖計數(shù)器1404中，且達到該Max_PC值而導(dǎo)致擦除脈沖的對角線總數(shù)的25％施加在該扇區(qū)1400。因此，總共擦除脈沖的對角線總數(shù)的75％施加在該扇區(qū)1400。
在此方法中，該重新加載邏輯1416與該最大脈沖計數(shù)譯碼器1414保持對于任何由使用者通過該BIST接口312輸入的該選定的擦除脈沖的對角線總數(shù)的百分比的追蹤，只要該選定的百分比是多個重新加載計數(shù)值產(chǎn)生器1422、1424與1426的各自的百分比的組合。舉例而言，由于多個重新加載計數(shù)值產(chǎn)生器1422、1424與1426的各自的百分比系分別為50％、25％與12.5％，所以由使用者通過該BIST接口312輸入的選定的百分比為75％、62.5％、50％、37.5％、25％或12.5％。因此，該用于在該擦除校驗BIST模式期間保持對于施加在該閃存單元的扇區(qū)1400的擦除脈沖數(shù)量的追蹤的系統(tǒng)1402，在該整體的閃存單元扇區(qū)擦除校驗期間提供式應(yīng)用在施加的擦除脈沖的對角線總數(shù)的多個百分比的彈性。
此外，額外的各個百分比可通過多個重新加載計數(shù)值產(chǎn)生器1422的額外的重新加載計數(shù)值產(chǎn)生器予以產(chǎn)生。尤其，任何百分比可通過1/2n的分數(shù)予以表示，該”n”是大于零的正整數(shù)，如1/16、1/32、1/64等等，可有助于產(chǎn)生。此外，由使用者通過該BIST接口312輸入的該選定的擦除脈沖的對角線總數(shù)的百分比可為任何具有來自多個重新加載計數(shù)值產(chǎn)生器的重新加載計數(shù)值的任何重新加載數(shù)的多個重新加載計數(shù)值產(chǎn)生器的各自的百分比的組合。舉例而言，就選定的擦除脈沖的對角線總數(shù)的百分比為75％而言，僅有二個重新加載50％與25％被描述。然而，可提供三個重新加載或四個重新加載等其它的百分比。
再者，在擦除校驗BIST模式期間保持對于施加在該閃存單元的扇區(qū)1400的擦除脈沖數(shù)量的追蹤是在片上執(zhí)行的。由于在擦除校驗BIST模式期間保持對于施加在該閃存單元的扇區(qū)1400的擦除脈沖數(shù)量的追蹤是在片上執(zhí)行的，所以該擦除校驗BIST模式的執(zhí)行速度部會受到該外部測試系統(tǒng)容量的影響。因此，在擦除校驗BIST模式期間保持對于施加在該閃存單元的扇區(qū)的擦除脈沖數(shù)量的追蹤更有效率。
前述的說明僅作為示例而非用于限制本發(fā)明的范圍。舉例而言，任何在此說明與揭露的數(shù)字僅是示例的。此外，該脈沖計數(shù)器控制器1408的每一個構(gòu)件1412、1413、1414、1416、1418、1420、1422、1424與1426的實施可通過電子領(lǐng)域技術(shù)人員所樹熟知的不同手段予以實現(xiàn)，其可例如為通過數(shù)據(jù)處理器中的硬件邏輯或軟件編程等方式。本發(fā)明僅限定于后敘的的權(quán)利要求及其等效的范圍。
I.在測試閃存器件CAM部分期間容限電壓的產(chǎn)生請參閱圖4，該半導(dǎo)體晶片220具有多個形成在其上的半導(dǎo)體芯片。圖4的半導(dǎo)體晶片220上的每一個方形區(qū)域表示一個半導(dǎo)體芯片。為明確說明的原因，典型的半導(dǎo)體晶片將比圖4所示的形成有更多的半導(dǎo)體芯片。舉例而言，每一個半導(dǎo)體芯片具有形成在其上的閃存器件。請參閱圖74，其中顯示的示例半導(dǎo)體芯片1465具有由核心閃存單元陣列所組成的閃存器件1466。圖4的每一個半導(dǎo)體芯片具有各個由核心閃存單元陣列1466所組成的閃存器件。由核心閃存單元陣列所組成的閃存器件電子領(lǐng)域技術(shù)人員所熟知的。
此外，具有多個外圍區(qū)域1468的半導(dǎo)體芯片1464具有用于控制該核心閃存單元陣列1466運作的邏輯電路，此是電子領(lǐng)域技術(shù)人員所熟知的。CAM 1470典型的是該外圍區(qū)域1468的一部分。該CAM 1470針對該核心閃存單元陣列1466的適當執(zhí)行儲存關(guān)于該核心閃存單元陣列1466的不同類型的信息。舉例而言，該CAM 1470儲存替代在該核心閃存單元陣列1466中任何缺陷單元的冗余單元的地址信息。此種位于該外圍區(qū)域1468中的CAM 1470的使用是電子領(lǐng)域技術(shù)人員所熟知的。
因為該CAM 1470儲存在該核心閃存單元陣列1466運作期間所使用的信息，所以在該CAM 1470使用之前可校驗該CAM 1470的運作的可靠性與適當性。該CAM 1470典型的由閃存單元所組成，此為電子領(lǐng)域技術(shù)人員所熟知的。舉例而言，該CAM 1470的每一個閃存單元具有如前述圖1所示的器件結(jié)構(gòu)。
因為該CAM 1470儲存在該核心閃存單元陣列1466運作期間所使用的信息，所以在該CAM 1470使用之前可校驗該CAM 1470的運作的可靠性與適當性。針對校驗該CAM 1470的運作的可靠性與適當性，編程與擦除該CAM 1470的閃存單元。接著，為檢查該CAM的閃存單元的適當功能，在編程或擦除之后在該閃存單元執(zhí)行讀取操作以確認該閃存單元適當?shù)某绦蚧虿脸?。在編程該CAM的閃存單元之后的讀取操作為閃存領(lǐng)域技術(shù)人員所稱的“編程容限(program margining)”。同樣的，在擦除該CAM的閃存單元之后的讀取操作為閃存領(lǐng)域技術(shù)人員所稱的“擦除容限(erase margining)”。
在該CAM的閃存單元的編程容限期間，大約3.3伏特的柵極到源極電壓施加在該閃存單元以測試該閃存單元是否保持在關(guān)閉狀態(tài)。若該閃存單元隨著該源極電壓而開啟，則確定該閃存單元是缺陷的。此種3.3伏特的柵極到源極電壓被稱為“容限電壓”(margining voltage)。在該CAM的閃存單元的擦除容限期間大約0伏特的柵極到源極電壓被施加在該閃存單元以測試該閃存單元是否在開啟狀態(tài)。若該閃存單元隨著該源極電壓而關(guān)閉，則確定該閃存單元系缺陷者。此種0伏特的柵極到源極電壓也被稱為“容限電壓”。
在現(xiàn)有技術(shù)中，所施加的該3.3伏特的容限電壓是來自外部測試系統(tǒng)1471的電源Vcc。該外部測試系統(tǒng)1471系針對包括形成在半導(dǎo)體芯片1464上的核心閃存單元陣列1466的閃存器件的適當功能予以測試。該外部測試系統(tǒng)1471可例如為總部位于美國加州Palo Alto市的Agilent Technologies公司所生產(chǎn)的V3300原型。然而，來自該外部測試系統(tǒng)1471的電壓Vcc會隨著諸如溫度等外部狀況每天有所變化。此外，針對測試該核心閃存單元1466的不同模式，針對來自該外部測試系統(tǒng)1471的電壓Vcc會需要不同的電平。然而，來自該外部測試系統(tǒng)1471的電壓Vcc的變化會導(dǎo)致在該CAM 1470的閃存單元的適當功能測試期間不期望的變化。因此，需要更穩(wěn)定的容限電壓源以獲得更一致的CAM 1470的閃存單元的適當功能測試結(jié)果。
請參閱圖75，如閃存領(lǐng)域技術(shù)人員所熟知的，半導(dǎo)體芯片1480包括由核心閃存單元陣列所組成的閃存器件1482以及具有邏輯電路與CAM 1486的外圍區(qū)域1484。此外，依據(jù)本發(fā)明的一個方面的半導(dǎo)體芯片1480包括具有容限電壓產(chǎn)生器1490的BIST系統(tǒng)300。該BIST系統(tǒng)300與前述的BIST系統(tǒng)300具有相同的功能與結(jié)構(gòu)。
該BIST系統(tǒng)300在BIST模式通過外部測試系統(tǒng)1492被喚起期間且在用與測試該核心閃存單元陣列的適當功能期間通過在該半導(dǎo)體芯片1480的片上在該閃存單元陣列1482執(zhí)行編程、擦除與讀取操作。另一方面，當手動模式通過外部測試系統(tǒng)1492被喚起時該外部測試系統(tǒng)1492直接在該閃存單元陣列1482執(zhí)行編程、擦除與讀取操作。該外部測試系統(tǒng)1492可例如為通過BIST模式使用或可例如為總部位于美國加州Palo Alto市的Agilent Technologies公司所生產(chǎn)的V3300原型。
因為該CAM 1486儲存在該閃存單元陣列1482操作期間所使用的信息，因此在該CAM 1486用于儲存該信息之前會校驗該CAM 1486運作的可靠性與適當性。如電子領(lǐng)域技術(shù)人員所熟知的，該CAM 1486典型的是由閃存單元陣列所組成。為校驗該CAM 1486運作的可靠性與適當性，編程或擦除該閃存單元。接著，為檢查該CAM 1486的閃存單元的適當功能，在編程或擦除之后在該閃存單元執(zhí)行讀取操作以確認該閃存單元適當?shù)某绦蚧虿脸?。在編程該CAM 1486的閃存單元之后的讀取操作為閃存領(lǐng)域技術(shù)人員所稱的”編程容限”。同樣的，在擦除該CAM 1486的閃存單元之后的讀取操作為閃存領(lǐng)域技術(shù)人員所稱的“擦除容限”。
在該CAM 1486的閃存單元的編程容限期間，大約3.3伏特的柵極到源極電壓被施加在該閃存單元以測試該閃存單元是否保持在關(guān)閉狀態(tài)。若該閃存單元隨著該源極電壓而開啟，則確定該閃存單元是缺陷的。此種3.3伏特的柵極到源極電壓被稱為”容限電壓”。在該CAM 1486的閃存單元的擦除容限期間大約0伏特的柵極到源極電壓被施加在該閃存單元以測試該閃存單元是否在開啟狀態(tài)。若該閃存單元隨著該源極電壓而關(guān)閉，則確定該閃存單元是缺陷的。此種0伏特的柵極到源極電壓也被稱為”容限電壓”。
圖76顯示了容限電壓產(chǎn)生器裝置1490的電路圖，該容限電壓產(chǎn)生器裝置1490用于產(chǎn)生在該CAM 1486的閃存單元的測試期間所使用的編程容限電壓與擦除容限電壓。請參閱圖75和76，依據(jù)本發(fā)明的一個方面，該容限電壓產(chǎn)生器裝置1490形成為該半導(dǎo)體芯片1480上的BIST系統(tǒng)300的一部分。請參閱圖76，該容限電壓產(chǎn)生器裝置1490包括電壓調(diào)整器1502以及高電壓電荷泵1503，該電壓調(diào)整器1502以及高電壓電荷泵1503為高電壓產(chǎn)生器裝置1501的一部分(顯示在圖76的虛線中)用于提供具有VPROG的電平的高電壓源。該電壓調(diào)整器1502以及高電壓電荷泵1503形成在該半導(dǎo)體芯片1480上。用于產(chǎn)生相對穩(wěn)定電壓的該高電壓電荷泵與電壓調(diào)整器是電子領(lǐng)域技術(shù)人員所熟知的。
此外，如接地節(jié)點1504的低電壓源1504耦接至該電壓調(diào)整器1502。該VPROG的高電平與該接地節(jié)點1504相關(guān)。請參閱圖76，該容限電壓產(chǎn)生器裝置1490還包括作為第一晶體管的PMOSFET 1506與作為第二晶體管的NMOSFET 1508。該PMOSFET 1506耦接至用于提供該VPROG電壓的高電壓源1501，而該NMOSFET 1508則耦接至該低電壓源1504的接地節(jié)點。
此外，具有R1阻抗值的第一電阻1510耦接在該PMOSFET 1506的漏極與輸出節(jié)點1512之間，而具有R2阻抗值的第二電阻1514耦接在該NMOSFET 1508的漏極與輸出節(jié)點1512之間。用于測試該CAM1486的閃存單元的編程或擦除容限電壓在該輸出節(jié)點1512被產(chǎn)生。
該容限電壓產(chǎn)生器裝置1490還包括用于在BIST模式或手動模式期間控制該編程或擦除容限電壓產(chǎn)生的邏輯電路1516(顯示在圖76的虛線中)。該邏輯電路1516包括電平轉(zhuǎn)換器1518。該電平轉(zhuǎn)換器1518的輸出，OUTB，耦接至該PMOSFET 1506的柵極。第一NOR門1520的輸出耦接至該電平轉(zhuǎn)換器1518的輸入。該第一NOR門1520具有控制信號(ERMARGIN)的第一輸入以及第二NOR門1522輸出的第二輸入。該第二NOR門1522具有控制信號(BVERIFY)的第一輸入以及第一反向器1524輸出的第二輸入。該第一反向器1524具有控制信號(STEST)的輸入。
此外，該邏輯電路1516包括第三NOR門1526以及第二反向器1528。該第二反向器1528的輸出耦接至該NMOSFET 1508的柵極，該第二反向器1528的輸入耦接至該第三NOR門1526的輸出。該第三NOR門1526具有耦接至該第三NOR門1526的第一輸入的控制信號(ERMARGIN)，耦接至該第三NOR門1526的第二輸入的控制信號(BREPAIR)以及耦接至該第三NOR門1526的第三輸入的控制信號(BWPPGM)等三個輸入。
再者，該容限電壓產(chǎn)生器裝置1490還包括第一組傳遞晶體管(passtransisitor)，其包括第一傳遞PMOSFET 1532與第一傳遞NMOSFET1534。該第一組傳遞晶體管1532與1534的漏極耦接至該輸出節(jié)點1512，且該第一組傳遞晶體管1532與1534的源極耦接至在圖77中的CAM 1486的第一閃存單元群組1536的柵極。
同樣的，該容限電壓產(chǎn)生器裝置1490還包括第二組傳遞晶體管(pass transistor)，其包括第二傳遞PMOSFET 1538與第二傳遞NMOSFET 1540。該第二組傳遞晶體管1538與1540的漏極耦接至該輸出節(jié)點1512，且該第二組傳遞晶體管1538與1540的源極耦接至在圖77中的CAM 1486的第二閃存單元群組1542的柵極。
圖78顯示了該電平轉(zhuǎn)換器1518的實施例的示例。該電平轉(zhuǎn)換器1518包括第一轉(zhuǎn)換PMOSFET 1552、第二轉(zhuǎn)換PMOSFET 1554、第一轉(zhuǎn)換NMOSFET 1556與第二轉(zhuǎn)換NMOSFET 1558。
該第一轉(zhuǎn)換PMOSFET 1552與第二轉(zhuǎn)換PMOSFET 1554的源極相互耦接至該提供VPROG的電平的高電壓源1501。該第一轉(zhuǎn)換PMOSFET 1552與第一轉(zhuǎn)換NMOSFET 1556的漏極相互耦接至第一輸出節(jié)點OUTB。該第二轉(zhuǎn)換PMOSFET 1554與第二轉(zhuǎn)換NMOSFET 1558的漏極相互耦接至第二輸出節(jié)點OUT。該第二轉(zhuǎn)換PMOSFET 1554耦接至該第一轉(zhuǎn)換PMOSFET 1552的漏極與該位于第一輸出節(jié)點OUTB的第一轉(zhuǎn)換NMOSFET 1556。該第一轉(zhuǎn)換NMOSFET 1556的柵極耦接至輸入節(jié)點IN，而該第二轉(zhuǎn)換NMOSFET 1558的柵極通過第三反向器1560耦接至該輸入節(jié)點IN。
圖79顯示了在圖76的該容限電壓產(chǎn)生器裝置1490操作期間的電壓表。請參閱圖75、76和79，該信號ERMARGIN、STEST、BVERIFY、BREPAIR與BWPPGM是由該BIST系統(tǒng)300所傳送的控信號。當擦除容限操作在CAM 1486執(zhí)行時該控制信號ERMARGIN被設(shè)定至高電位狀態(tài)(即“1”)，編程容限操作在CAM 1486執(zhí)行時該控制信號ERMARGIN被設(shè)定至低電位狀態(tài)(即“0”)。當該BIST模式通過該外部測試系統(tǒng)喚起時該控制信號STEST被設(shè)定至高電位狀態(tài)(即“1”)，該手動模式通過該外部測試系統(tǒng)喚起時該控制信號STEST被設(shè)定至低電位狀態(tài)(即“0”)。
典型的，當控制信號系設(shè)定至高電位(即“1”)，針對該控制信號施加大約5伏特的電壓。另一方面，當控制信號設(shè)定至低電位(即“0”)，針對該控制信號施加大約0伏特的電壓。
請參閱圖76和77，該控制信號BREPAIR被設(shè)定至低電位狀態(tài)(即“0”)用于測試該CAM 1486的第一閃存單元群組1536的功能，而該控制信號BWPPGM被設(shè)定至低電位狀態(tài)(即“0”)用于測試該CAM1486的第二閃存單元群組1542的功能。該控制信號BVERIFY的使用允許該PMOSFET 1506在來自該高電壓源1501的電平VPROG已穩(wěn)定化后開啟或關(guān)閉。
圖80顯示了在圖76的該容限電壓產(chǎn)生器裝置1490的操作期間用于當該BIST模式通過該外部測試系統(tǒng)喚起時在該輸出節(jié)點1512提供3.3伏特的編程容限電壓的電平。請參閱圖79(即在圖79中稱為“BIST編程容限”的第一列)和圖80，由于當該BIST被喚起，該控制信號STEST被設(shè)定至高電位狀態(tài)(即“1”)。此外，針對編程容限電壓，該控制信號ERMARGIN被設(shè)定至低電位狀態(tài)(即“0”)。在本發(fā)明的一個實施例中，該BREPAIR控制信號被設(shè)定至高電位狀態(tài)(即“1”)，而該BWPPGM控制信號則被設(shè)定至低電位狀態(tài)(即“0”)，以施加3.3伏特的編程容限電壓至圖77中的CAM 1486的第二閃存單元組1542。
請參閱圖78和80，通過輸入至該電平轉(zhuǎn)換器1518的控制信號被設(shè)定至高電位狀態(tài)(即“1”)以至于該第一輸出OUTB節(jié)點的電平為0伏特。通過位于該PMOSFET 1506的0伏特電壓，該PMOSFET 1506開啟。此外，通過該控制信號，5伏特的電平被施加在該NMOSFET 1508的柵極以至于該NMOSFET 1508開啟。隨著該PMOSFET 1506與該NMOSFET 1508的開啟，該第一與第二電阻1510與1514在該高電壓源1501與接地接點1504間形成電阻分壓器(resistive divider)。在此情況下，在該輸出節(jié)點1512的輸出電壓VOUT如下所示VOUT＝VPROG[R2/(R1+R2)]在本發(fā)明的一實施例中，該VPROG＝5伏特，而選定該R1與R2以至在VOUT＝3.3伏特。
圖81顯示了在圖76的容限電壓產(chǎn)生器裝置1490的操作期間用于當該BIST模式通過該外部測試系統(tǒng)1492喚起時在該輸出節(jié)點1512提供0伏特的擦除容限電壓的電平。請參閱圖79(即在圖79中稱為“BIST擦除容限”的第二列)和圖81，由于該BIST模式被喚起，該控制信號STEST設(shè)定至高電位狀態(tài)(即“1”)。此外，針對該擦除容限電壓，該控制信號ERMARGIN被設(shè)定至高電位狀態(tài)(即“1”)。再者，該BREPAIR控制信號被設(shè)定至低電位狀態(tài)(即“0”)，而該BWPPGM控制信號則被設(shè)定至低電位狀態(tài)(即“0”)，通過施加該0伏特的擦除容限電壓至圖77中該CAM 1486的所有第一閃存單元組1536與第二閃存單元組1542。
請參閱圖78和81，通過輸入至該電平轉(zhuǎn)換器1518的控制信號被設(shè)定至低電位狀態(tài)(即“0”)以至于該第一輸出OUTB節(jié)點的電平處于VPROG的高電平。通過在該PMOSFET 1506的柵極的VPROG的電平，該PMOSFET 1506關(guān)閉。此外，通過該控制信號，5伏特的電平被施加在該NMOSFET 1508的柵極以至于該NMOSFET 1508開啟。隨著該PMOSFET 1506關(guān)閉以及該NMOSFET 1508開啟，該輸出節(jié)點1512放電至該低電壓源1504的接地節(jié)點的輸出電壓VOUT＝0。
圖82顯示了在圖76的容限電壓產(chǎn)生器裝置1490的操作期間用于當該手動模式通過該外部測試系統(tǒng)1492喚起時在該輸出節(jié)點1512提供VPROG的編程容限電壓的電平。請參閱圖79(即在圖79中稱為“手動編程容限”的第三列)與圖82，由于該手動模式被喚起，該控制信號STEST設(shè)定至低電位狀態(tài)(即“0”)。此外，針對該編程容限電壓，該控制信號ERMARGIN設(shè)定至低電位狀態(tài)(即“0”)。再者，該BREPAIR控制信號設(shè)定至低電位狀態(tài)(即“0”)，而該BWPPGM控制信號則設(shè)定至低電位狀態(tài)(即“0”)，通過施加該VPROG的編程容限電壓至圖77中該CAM 1486的所有第一閃存單元組1536與第二閃存單元組1542。
請參閱圖78和82，通過輸入至該電平轉(zhuǎn)換器1518的控制信號被設(shè)定至高電位狀態(tài)(即“1”)以至于該第一輸出OUTB節(jié)點的電平為0伏特。通過位于該PMOSFET 1506的0伏特電壓的電平，該PMOSFET1506開啟。此外，通過該控制信號，0伏特的電平被施加在該NMOSFET1508的柵極以至于該NMOSFET 1508關(guān)閉。隨著該PMOSFET 1506的開啟與該NMOSFET 1508的關(guān)閉，該輸出節(jié)點1512充電至該高電壓源1501輸出電壓VOUT＝VPROG。
圖83顯示了在圖76的容限電壓產(chǎn)生器裝置1490的操作期間用于當該手動模式通過該外部測試系統(tǒng)1492喚起時在該輸出節(jié)點1512提供0伏特的擦除容限電壓的電平。請參閱圖79(即在圖79中稱為“手動擦除容限”的第四列)和83，由于該手動模式被喚起，該控制信號STEST被設(shè)定至低電位狀態(tài)(即“0”)。此外，針對該擦除容限電壓，該控制信號ERMARGIN被設(shè)定至高電位狀態(tài)(即“1”)。再者，該BREPAIR控制信號被設(shè)定至低電位狀態(tài)(即“0”)，而該BWPPGM控制信號則被設(shè)定至低電位狀態(tài)(即“0”)，通過施加該0伏特的擦除容限電壓至圖77中該CAM 1486的所有第一閃存單元組1536與第二閃存單元組1542。
請參閱圖78和83，通過輸入至該電平轉(zhuǎn)換器1518的控制信號被設(shè)定至低電位狀態(tài)(即“0”)以至于該第一輸出OUTB節(jié)點的電平處于VPROG的電平。通過在該PMOSFET 1506的柵極的VPROG的電平，該PMOSFET 1506關(guān)閉。此外，通過該控制信號，5伏特的電平施加在該NMOSFET 1508的柵極以至于該NMOSFET 1508開啟。隨著該PMOSFET 1506關(guān)閉以及該NMOSFET 1508開啟，該輸出節(jié)點1512放電至該低電壓源1504的接地節(jié)點的輸出電壓VOUT＝0。
此外，在該STEST信號設(shè)定至需要的高電位狀態(tài)或低電位狀態(tài)之后，通過延遲(delay)該BVERIFY可設(shè)定至需要的高電位狀態(tài)或低電位狀態(tài)以至于在延遲后該PMOSFET開啟或關(guān)閉。依據(jù)本發(fā)明的一個實施例，通過此延遲，該PMOSFET在來自該高電壓源1501的VPROG電平穩(wěn)定化后開啟或關(guān)閉。
再者，請參閱圖76和77，通過施加在該第一與第二組傳遞晶體管1532、1534、1538與1540的柵極的適當電壓，該第一組傳遞晶體管1532與1534開啟且第二組傳遞晶體管1538與1540保持關(guān)閉，如圖77所示，耦接該輸出節(jié)點1512的輸出電壓VOUT至該CAM 1486的第一閃存單元組1536。另一方面，通過施加在該第一與第二組傳遞晶體管1532、1534、1538與1540的柵極的適當電壓，該第二組傳遞晶體管1538與1540開啟且第一組傳遞晶體管1532與1534保持關(guān)閉，如圖77所示，耦接該輸出節(jié)點1512的輸出電壓VOUT至該CAM 1486的第二閃存單元組1542。此外，開啟該第一與第二組傳遞晶體管1532、1534、1538與1540，如圖77所示，耦接該輸出節(jié)點1512的輸出電壓VOUT至該CAM 1486的第一閃存單元組1536與第二閃存單元組1542。用于施加在該第一與第二組傳遞晶體管1532、1534、1538與1540的適當?shù)碾妷旱目刂齐娐肥请娮宇I(lǐng)域技術(shù)人員所熟知的。
在此方法中，用于測試該CAM 1486的閃存單元的編程或擦除容限電壓通過電阻分壓器在片上產(chǎn)生以至于該容限電壓獨立于由該外部測試系統(tǒng)所提供的電壓Vcc。由于圖76的容限電壓產(chǎn)生器裝置1490的構(gòu)件形成在該半導(dǎo)體芯片1480的半導(dǎo)體晶片上，因此編程或擦除容限電壓通過該半導(dǎo)體芯片1480的片上產(chǎn)生。通過更穩(wěn)定的容限電壓，遍及多數(shù)量的半導(dǎo)體晶片批次的該閃存器件的測試結(jié)果會更一致。此外，通過該獨立于由該外部測試系統(tǒng)所提供的電壓Vcc的片上產(chǎn)生的容限電壓，即使當來自該外部測試系統(tǒng)用于測試該核心閃存單元的Vcc電壓的電平有所變化，該閃存器件的測試結(jié)果也會一致。
前述的說明僅作為示例的用而非用于限制本發(fā)明的范圍。舉例而言，本發(fā)明可利用其它類型的晶體管取代該PMOSFET 1506與NMOSEFT 1508而予以實施。此外，任何在此所揭露的電平僅用于示例，電子領(lǐng)域技術(shù)人員通過本說明書可輕易了解本發(fā)明可通過其它電平予以實施。本發(fā)明的權(quán)利保護范圍，應(yīng)如后述的權(quán)利要求所列。
權(quán)利要求
1.一種用于測試形成在半導(dǎo)體襯底(302)的閃存單元(304)的方法，包括步驟在該半導(dǎo)體襯底(302)上形成內(nèi)建式自測試(Built-in Self Test，BIST)接口(312)和后端狀態(tài)機(316)；通過該BIST接口(312)連續(xù)的輸入來自外部測試系統(tǒng)(318)的測試模式數(shù)據(jù)；以及通過該后端狀態(tài)機(316)在該閃存單元(304)上執(zhí)行由該測試模式數(shù)據(jù)所指定的至少一個預(yù)期的BIST模式，用于該閃存單元(304)的片上測試。
2.如權(quán)利要求1的方法，還包括步驟在該半導(dǎo)體襯底(302)上形成前端狀態(tài)機(314)；通過該前端狀態(tài)機(314)譯碼該測試模式數(shù)據(jù)以確定用于執(zhí)行該至少一個預(yù)期的BIST模式的順序；以及按照該順序，通過該后端狀態(tài)機(316)在該閃存單元(304)上執(zhí)行至少一個預(yù)期的BIST模式。
3.如權(quán)利要求1或2的方法，還包括步驟在該半導(dǎo)體襯底(302)上形成該BIST接口(312)的移位寄存器(320)；通過一支IO(輸入/輸出)管腳連續(xù)的輸入該測試模式數(shù)據(jù)至該移位寄存器(320)；在該移位寄存器(320)中儲存針對每一個預(yù)期的測試模式的各個通過或失敗的結(jié)果；以及通過一支IO(輸入/輸出)管腳從該移位寄存器(320)連續(xù)的將該各個通過或失敗的結(jié)果移位至該外部測試系統(tǒng)(318)。
4.如權(quán)利要求1、2或3的方法，還包括步驟在該半導(dǎo)體襯底(302)上形成多個圖形產(chǎn)生邏輯單元(1302)和圖形選擇器(1304)；通過每一個圖形產(chǎn)生邏輯單元(1302)產(chǎn)生相應(yīng)于閃存單元的位置的各個邏輯狀態(tài)；通過該圖形選擇器(1304)選擇來自該圖形產(chǎn)生邏輯單元(1302)的各個邏輯狀態(tài)的其中之一以形成預(yù)期的位圖形；以及在BIST模式的校驗狀態(tài)期間使用該預(yù)期的位圖形。
5.如權(quán)利要求1、2或3的方法，還包括步驟在該半導(dǎo)體襯底(302)上形成脈沖計數(shù)器(1404)和脈沖計數(shù)器控制器(1406)；通過該脈沖計數(shù)器控制器(1406)輸入最大數(shù)量；當在擦除校驗BIST模式期間具有少于施加在扇區(qū)的擦除脈沖的最大數(shù)量以至于該扇區(qū)的閃存單元沒有通過擦除校驗時，通過該脈沖計數(shù)器控制器(1406)輸出該扇區(qū)失敗的指示。
6.如權(quán)利要求5的方法，還包括步驟確定施加在該扇區(qū)的擦除脈沖的對角線總數(shù)，直至在該扇區(qū)的對角線位置的每一個閃存單元通過擦除校驗為止；其中該最大數(shù)量是該擦除脈沖的對角線總數(shù)的百分比；產(chǎn)生至少一個重新加載計數(shù)值，即最大脈沖計數(shù)值(Max_PC)減去各個擦除脈沖的對角線總數(shù)的百分比；相應(yīng)于被加載至該脈沖計數(shù)器(1404)的最大數(shù)量選擇該至少一個重新加載計數(shù)值的其中一個；在該扇區(qū)的每一個閃存單元的擦除校驗期間，通過該脈沖計數(shù)器(1404)從該選定的重新加載計數(shù)值計數(shù)施加在該扇區(qū)的擦除脈沖數(shù)量；以及當該扇區(qū)的每一個閃存單元在該脈沖計數(shù)器(1404)達到該最大脈沖計數(shù)值之前沒有通過擦除校驗時，通過該脈沖計數(shù)器控制器(1406)輸出該扇區(qū)失敗的指示。
7.如權(quán)利要求1、2或3的方法，還包括步驟在該半導(dǎo)體襯底(302)上形成修復(fù)控制器(832)和多個電壓源(836)；在BIST模式中的該閃存單元(304)的測試期間檢測該缺陷閃存單元(750)；以及通過該修復(fù)控制器(832)控制該電壓源(836)以在JUICE狀態(tài)中在各個CAM(內(nèi)容可尋址存儲器)閃存單元施加編程電壓，用于通過相應(yīng)的閃存單元的冗余組件(752)替代該缺陷閃存單元(750)。
8.如權(quán)利要求7的方法，還包括步驟在該半導(dǎo)體襯底(302)上形成FAILREP邏輯(848)；以及當該FAILREP邏輯(848)確定沒有可用的閃存單元的冗余組件或該缺陷閃存單元(750)已預(yù)先修復(fù)時進入HANG狀態(tài)。
9.如權(quán)利要求1、2或3的方法，還包括步驟在該半導(dǎo)體襯底(302)上針對該后端狀態(tài)機(316)形成多個電壓源(504)和后端BIST控制器(502)；以及通過該后端BIST控制器(502)確定BIST模式是否用于隨著狀態(tài)的第一順序在該閃存單元(304)上施加電壓，或確定BIST模式是否用于隨著狀態(tài)的第二順序讀取該閃存單元(304)的各個邏輯狀態(tài)。
10.如權(quán)利要求1、2或3的方法，還包括步驟在該半導(dǎo)體襯底(302)上形成信號選擇器(966)和診斷匹配邏輯(964)；依據(jù)來自該后端狀態(tài)機(316)的控制變量通過該診斷匹配邏輯(964)對通過或失敗狀態(tài)設(shè)定產(chǎn)生的匹配輸出；以及當該診斷模式被喚起時，在BIST模式的校驗狀態(tài)中通過該信號選擇器(966)選擇將被該后端狀態(tài)機(316)所使用的該產(chǎn)生的匹配輸出。
11.如權(quán)利要求10的方法，其中具有該診斷模式的BIST模式針對編程該閃存單元(304)、使用獨立的APDE(擦除后自動程序干擾)擦除該閃存單元(304)或使用插入的APDE擦除該閃存單元(304)的其中之一而被喚起。
12.如權(quán)利要求1、2或3的方法，還包括步驟在該半導(dǎo)體襯底(302)上形成地址序列發(fā)生器控制邏輯(1204)和地址定序緩沖器(1202)；通過該緩沖器(1202)產(chǎn)生多個位以指示該閃存單元(304)的地址；以及通過該控制邏輯(1024)控制該緩沖器(1202)以針對多個BIST模式的每一個的位圖形的各個順序來定序。
13.如權(quán)利要求1的方法，還包括步驟在該半導(dǎo)體襯底(302)上形成高電壓源(1501)、至少一個電阻(1510、1514)、至少一個開關(guān)器件(1506、1508)與邏輯電路(1516)；通過該高電壓源(1501)產(chǎn)生與低電壓節(jié)點(1504)的低電壓相對的高電壓；其中該至少一個電阻(1510、1514)與至少一個開關(guān)器件(1506、1508)以串聯(lián)的方式耦接在該高電壓源(1501)與低電壓節(jié)點(1504)之間；以及依據(jù)BIST模式的類型通過該邏輯電路(1516)開或關(guān)每一個開關(guān)器件(1506、1508)以沿著該串聯(lián)耦接在輸出節(jié)點(1512)通過片上方式產(chǎn)生容限電壓。
14.如權(quán)利要求13的方法，還包括步驟針對該閃存單元(304)的編程容限通過在該輸出節(jié)點(1512)的至少一個電阻形成電阻分壓器(1510、1514)；以及針對該閃存單元(304)的擦除容限將該輸出節(jié)點(1512)放電至低電壓。
15.一種用于測試形成在半導(dǎo)體襯底(302)的閃存單元(304)的內(nèi)建式自測試(Built-in Self Test，BIST)系統(tǒng)，包含BIST接口(312)，形成在該半導(dǎo)體襯底(302)上，用于輸入來自外部測試系統(tǒng)(318)的測試模式數(shù)據(jù)；以及后端狀態(tài)機(316)，形成在該半導(dǎo)體襯底(302)上，用于在該閃存單元(304)上執(zhí)行由該測試模式數(shù)據(jù)所指定的至少一個預(yù)期的BIST模式，用于該閃存單元(304)的片上測試。
16.如權(quán)利要求15的BIST系統(tǒng)，還包含前端狀態(tài)機(314)，形成在該半導(dǎo)體襯底(302)上，用于譯碼該測試模式數(shù)據(jù)以確定用于執(zhí)行該至少一個預(yù)期的BIST模式的順序；其中該后端狀態(tài)機(316)依據(jù)該順序在該閃存單元(304)上執(zhí)行該至少一個預(yù)期的BIST模式。
17.如權(quán)利要求15或16的BIST系統(tǒng)，還包含移位寄存器(320)，形成在該BIST接口(312)中通過一支IO(輸入/輸出)管腳連續(xù)的輸入該測試模式數(shù)據(jù)，其中該移位寄存器(320)通過一支IO(輸入/輸出)管腳儲存并連續(xù)的輸出各個通過或失敗的結(jié)果。
18.如權(quán)利要求15、16或17的BIST系統(tǒng)，還包含多個圖形產(chǎn)生邏輯單元(1302)，形成在該半導(dǎo)體襯底(302)上，且每一個圖形產(chǎn)生邏輯單元(1302)產(chǎn)生相應(yīng)于閃存單元的位置的各個邏輯狀態(tài)；以及圖形選擇器(1304)，形成在該半導(dǎo)體襯底(302)上，用于通過該圖形選擇器(1304)選擇來自該圖形產(chǎn)生邏輯單元(1302)的各個邏輯狀態(tài)其中之一以形成預(yù)期的位圖形；其中該預(yù)期的位圖形在BIST模式的校驗狀態(tài)期間使用。
19.如權(quán)利要求15、16或17的BIST系統(tǒng)，還包含脈沖計數(shù)器(1404)，形成在該半導(dǎo)體襯底(302)上；以及脈沖計數(shù)器控制器(1406)，形成在該半導(dǎo)體襯底(302)上用于輸入最大數(shù)量以及用于在擦除校驗BIST模式期間具有少于施加在扇區(qū)的擦除脈沖的最大數(shù)量以至于該扇區(qū)的閃存單元沒有通過擦除校驗時輸出該扇區(qū)失敗的指示。
20.如權(quán)利要求19的BIST系統(tǒng)，其中該脈沖計數(shù)器控制器(1406)控制該脈沖計數(shù)器(1404)以決定施加在該扇區(qū)的擦除脈沖的對角線總數(shù)，直至在該扇區(qū)的對角線位置的每一個閃存單元通過擦除校驗為止，且其中該最大數(shù)量是該擦除脈沖的對角線總數(shù)的百分比，且其中該BIST系統(tǒng)還包含至少一個重新加載計數(shù)值產(chǎn)生器(1422、1424、1426)，形成在該半導(dǎo)體襯底(302)上，用于產(chǎn)生各個重新加載計數(shù)值，即最大脈沖計數(shù)值(Max_PC)減去各個擦除脈沖的對角線總數(shù)的百分比；多工器(1418)，形成在該脈沖計數(shù)器控制器(1406)中，用于選擇相應(yīng)于該最大數(shù)量的一個重新加載計數(shù)值；以及重新加載邏輯(1416)，形成在該脈沖計數(shù)器控制器(1406)中，用在控制該脈沖計數(shù)器以加載來自該多工器(1418)的選定的重新加載計數(shù)值；其中在該扇區(qū)的每一個閃存單元的擦除校驗期間，該脈沖計數(shù)器(1404)從該選定的重新加載計數(shù)值計數(shù)施加在該扇區(qū)的擦除脈沖數(shù)量；且其中當該扇區(qū)的每一個閃存單元在該脈沖計數(shù)器(1404)達到該最大脈沖計數(shù)值(Max_PC)之前沒有通過擦除校驗時，該脈沖計數(shù)器控制器(1406)輸出該扇區(qū)失敗的指示。
21.如權(quán)利要求15、16或17的BIST系統(tǒng)，還包含CAM(內(nèi)容可尋址存儲器)閃存單元(790)和閃存單元的冗余組件(782)，形成在該半導(dǎo)體襯底(302)上；多個電壓源(836)，形成在該半導(dǎo)體襯底(302)上；其中在BIST模式中的該閃存單元(304)的測試期間檢測該缺陷閃存單元(750)；以及修復(fù)控制器(832)，形成在該半導(dǎo)體襯底(302)上，用于控制該電壓源(836)以在JUICE狀態(tài)中在各個CAM(內(nèi)容可尋址存儲器)閃存單元(790)施加編程電壓，用于通過相應(yīng)的閃存單元的冗余組件(782)替代該缺陷閃存單元(750)。
22.如權(quán)利要求21的BIST系統(tǒng)，還包含F(xiàn)AILREP邏輯(848)，形成在該半導(dǎo)體襯底(302)上，用于當該FAILREP邏輯(848)確定沒有可用的閃存單元的冗余組件或該缺陷閃存單元(750)已預(yù)先修復(fù)時進入HANG狀態(tài)。
23.如權(quán)利要求15、16或17的BIST系統(tǒng)，還包含多個電壓源(504)，形成在該半導(dǎo)體襯底(302)上，用于產(chǎn)生相應(yīng)于BIST模式的各個電壓；以及后端BIST控制器(502)，形成在該半導(dǎo)體襯底(302)上，用于確定該BIST模式是否用于隨著狀態(tài)的第一順序在該閃存單元(304)施加電壓，或確定BIST模式是否用于隨著狀態(tài)的第二順序讀取該閃存單元(304)的各個邏輯狀態(tài)。
24.如權(quán)利要求15、16或17的BIST系統(tǒng)，還包含信號選擇器(966)，形成在該半導(dǎo)體襯底(302)上；以及診斷匹配邏輯(964)，形成在該半導(dǎo)體襯底(302)上；其中該診斷匹配邏輯(964)依據(jù)來自該后端狀態(tài)機(316)的控制變量對通過或失敗狀態(tài)設(shè)定產(chǎn)生的匹配輸出；且其中當該診斷模式被喚起時，該信號選擇器(966)在BIST模式的校驗狀態(tài)中選擇將被該后端狀態(tài)機(316)所使用的該產(chǎn)生的匹配輸出。
25.如權(quán)利要求24的BIST系統(tǒng)，其中具有該診斷模式的BIST模式針對編程該閃存單元(304)、使用獨立的APDE(擦除后自動程序干擾)擦除該閃存單元(304)或使用插入的APDE擦除該閃存單元(304)的其中之一而被喚起。
26.如權(quán)利要求15、16或17的BIST系統(tǒng)，還包含地址定序緩沖器(1202)，形成在該半導(dǎo)體襯底(302)上，用于產(chǎn)生多個位以指示該閃存單元(304)的地址；以及地址序列發(fā)生器控制邏輯(1204)，形成在該半導(dǎo)體襯底(302)上，用于控制該緩沖器(1202)以針對多個BIST模式的每一個的位圖形的各個順序來定序。
27.如權(quán)利要求15的BIST系統(tǒng)，還包含高電壓源(1501)，形成在該半導(dǎo)體襯底(302)上，用于產(chǎn)生與低電壓節(jié)點(1504)的低電壓相對的高電壓；至少一個電阻(1510、1514)和至少一個開關(guān)器件(1506、1508)，形成在該半導(dǎo)體襯底(302)上并以串聯(lián)的方式耦接在該高電壓源(1501)與低電壓節(jié)點(1504)之間；以及邏輯電路(1516)，形成在該半導(dǎo)體襯底(302)上，用于依據(jù)BIST模式的類型開或關(guān)每一個開關(guān)器件(1506、1508)以沿著該串聯(lián)耦接在輸出節(jié)點(1512)通過片上方式產(chǎn)生容限電壓。
28.如權(quán)利要求27的BIST系統(tǒng)，其中針對該閃存單元(304)的編程容限通過在該輸出節(jié)點(1512)的至少一個電阻形成電阻分壓器(1510、1514)；且其中針對該閃存單元(304)的擦除容限將該輸出節(jié)點(1512)放電至低電壓。
全文摘要
在一種用于測試形成在半導(dǎo)體襯底(302)的閃存單元(304)的內(nèi)建式自測試(Built－in Self Test，BIST)系統(tǒng)(300)中，BIST接口(312)，前端狀態(tài)機(314)，以及后端狀態(tài)機(316)形成在該半導(dǎo)體襯底(302)上。該BIST接口(312)輸入來自外部測試系統(tǒng)(318)的測試模式數(shù)據(jù)，該前端狀態(tài)機(314)將該測試模式數(shù)據(jù)予以譯碼以決定用于執(zhí)行至少一個預(yù)期的測試模式的順序。該后端狀態(tài)機(316)依據(jù)針對該閃存單元(304)的片上測試的順序，在該閃存單元(304)上執(zhí)行該至少一個預(yù)期的測試模式。
文檔編號G11C29/16GK1679118SQ03817695
公開日2005年10月5日 申請日期2003年6月10日 優(yōu)先權(quán)日2002年7月22日
發(fā)明者C·S·比爾, A·哈利姆, D·漢密爾頓, E·V·小包蒂斯塔, W·F·李, K·C·謝, C·B·勞, J·庫塞拉, S·薩萊赫, B·T·鄭 申請人:先進微裝置公司