專利名稱：一用于高面積效率的新資料路徑架構的制作方法
技術領域：
本發(fā)明是有關于一種「動態(tài)隨機存取記憶體」(DRAM，Dynamic Random AccessMemory)，尤其是一種有關于DRAM的資料路徑架構。
背景技術：
到目前為止，主要的設計功夫均導向用于記憶體陣列單元的芯片面積的最小化。與此項技藝相關的人士已提出若干解決方案，這其中包含藉由減少布局上所需電路的數(shù)目來縮小整體芯片面積的電路設計技巧。以下幾個發(fā)明說明了積體電路記憶體在符合最小間距的要求下如何增加記憶體容量。
美國專利5,774,408(Shirley)教導一DRAM架構，其感測放大器是與各記憶體單元共用。該發(fā)明藉由配置感測放大器來縮減芯片面積的方法以縮小布局面積。這些感測放大器是布局在記憶體陣列部分之間的一區(qū)域，而這些記憶體陣列部分包含若干個記憶體單元，而其中每一該記憶體單元是以「交替的序列數(shù)位線對」(alternating sequenced digitline pairs)而耦合至一數(shù)位線(digit line)。
美國專利5,966,338(Liu et al.)，顯示出一將位元線上的感測放大器交錯安排配置的DRAM，此配置是利用共用感測放大器來完成。外部感測放大器包括輸出端，此輸出端是以成對而短路在一起。與常見技術不同的是，該發(fā)明是利用一輸入/輸出的資料路徑架構，經(jīng)由該陣列來縮時間的延遲，并簡化輸入/輸出的資料路徑(I/O data path)。
隨機存取記憶體(RAM)，例如動態(tài)隨機存取記憶體(DRAM)，靜態(tài)隨機存取記憶體(SRAM)，及唯讀存儲器(ROM)的一般架構顯示在圖1a-圖1c。如圖1a所示，一記憶體積體電路具有多個獨立的記憶體陣列單元(MAU)，每一記憶體陣列單元由多組記憶體區(qū)塊MB<0>，…，MB<n>所組成。記憶體區(qū)塊MB<R>的作用如一多余的或備用的區(qū)塊，可被安置來替代剩下的記憶體區(qū)塊中MB<C>，…，MB<n>未作用的區(qū)域。
主資料線的感測放大器組(MDQSA)從被選定的記憶體區(qū)塊MB<0>，…，MB<n>將記憶體資料信號加以感測，放大，并將記憶體資料的信號轉換成可被該記憶體積體電路中的110電路所接受的信號位準。在主資料線感測放大器組(MDQSA)的主資料線感測放大器中，每一該主資料線感測放大器的輸入端為「一對主資料線」(a pair of main data lines)(MDQ)，此「一對主資料線」是連接至每一該記憶體區(qū)塊MB<0>，…，MB<n>。
每一該記憶體區(qū)塊(memory block)MB<0>，…，MB<n>劃分為一組記憶體區(qū)段(memorysegment)MSEG<0>，…，MSEG<n>。如圖1b所示，每一該記憶體區(qū)段由數(shù)個子陣列所構成。圖1c說明每一該記憶體子陣列的架構則是由記憶體單元以行列形式配置而成的一陣列。一組位元線感測放大器SA則環(huán)繞在此陣列周圍。每一該位元線感測放大器輸出的信號通過位開關BS1，…，BSn耦合至一對當?shù)刭Y料線LDQ1，…，LDQ4。當?shù)刭Y料線LDQ1，i…，LDQ4依次有選擇性地耦合信號至主資料線MDQ1，…，MDQ4，并且以此方式將信號耦合至主資料線感測放大器。
主資料開關MDSW1，…，MDSWN提供連接當?shù)刭Y料線LDQ1，…，LDQ4至主資料線感測放大器的選擇性。如圖，對每一該記憶體區(qū)塊MB<G>，…，MB<n>而言，每一該主資料線MDQ1，…，MDQ4經(jīng)過一主資料開關MDSW1，…，MDSWN連接至當?shù)刭Y料線LDQ1，…，LDQ4。當選擇到一記憶體區(qū)塊MB<0>，…，MB<n>中的記憶體單元時，適當?shù)奈辉_關BS0，…，BSn及適當?shù)闹髻Y料開關MDSW1，…，MDSWN會產(chǎn)生動作以確保選到的記憶體單元可耦合信號至主資料線感測放大器MDQSA。
為了避免選擇到的資料單元的記憶體資料信號的錯誤，位元開關BS0，…，BSn和主資料開關MDSW1，…，MDSWN必須產(chǎn)生動作以確保只有一記憶體單元可將信號耦合至一主資料線感測放大器。
每一子陣列中記憶體單元的列(row)是藉由字元組線控制信號WL0，WL1，…，WLi來產(chǎn)生動作。
減低每一位的記憶體成本的重要性，已導致對更簡單，更小面積的記憶體單元的持續(xù)探索，使記憶體單元能更密集地封裝在一芯片上。如果動態(tài)金氧半導體(MOS)電路的概念被采用的話，就可設計出具有降低復雜性、減少面積，和降低功率的消耗的記憶體單元。動態(tài)單元一般皆儲存二進位資料于一電容器內(nèi)。由于正常的漏電流會快速地移除儲存的電荷，因此動態(tài)記憶體需要周期性地恢復儲存的電荷。本發(fā)明可藉由一額外的電路設計技巧，進一步來縮減所需的芯片面積。

發(fā)明內(nèi)容
因此，本發(fā)明的目的之一是提供一DRAM資料路徑架構，藉由相鄰單元間可共用主資料(MDQ)感測放大器來使芯片面積最小化，因此與先前技術相較，可簡化資料路徑。此方法是使用一具更少的MDQ感測放大器和更少的獨特的主資料輸入/輸出(MDQ)線的DRAM記憶體陣列來達成。該DRAM資料路徑架構是使用記憶體子陣列來限制列位址線的長度，并使用列位址解碼的方式來將這些記憶體子陣列定址。
以上所述者和其它目的、實施樣態(tài)、以及優(yōu)點，在經(jīng)過本發(fā)明參考以下圖示以一較佳實施例的詳細解說后當更能明了。


圖1a為常見一包含多個獨立記憶體單元的記憶體積體電路的示意圖。
圖1b為常見一包含多個子陣列的記憶體的示意圖。
圖1c為常見記憶體子陣列的詳細示意圖。
圖2a為一非同步DRAM系統(tǒng)的方塊圖，以幫助于了解一典型的記憶體組織。
圖2b為一異步DRAM讀取循環(huán)的調時示意圖。
圖3為一常見資料路徑架構的示意圖。
圖4為一本發(fā)明提出利用共用感測放大器的資料路徑架構的示意圖。
具體實施例方式
圖2a代表一由兩半32K DRAM單元210及220組成的64K動態(tài)隨機存取記憶體(RAM)。為了限制列及行的延遲，芯片被組織成記憶體子陣列，每一該子陣列擁有其感測放大器230。不管任何其它的動作，每一資料單元在至少在每數(shù)個毫秒鐘需要恢復一次。利用至少這樣的動作頻率經(jīng)常存取每一列，可以避免儲存資料的遺失。圖2a說明「列和行位址」如何透過一組引腳(pin)240來產(chǎn)生多功的動作。圖2b所示，讀取循環(huán)調時圖250說明了「列和行位址」恢復儲存電荷的調時動作。在每一列存取期間，感測放大器執(zhí)行「重新產(chǎn)生儲存信號位準」的功能。雖然圖2b說明了一非同步動態(tài)隨機存取記憶體(DRAM)系統(tǒng)的調時圖，尤其是關于列及行位址的功能，但是本發(fā)明的范圍也涵蓋同步DRAM。
圖3為常見技術的資料路徑架構的示意圖。一讀取循環(huán)過程如下。列的選擇藉由字元組線(WL)305的列位址(RA＝0，1，2…)來完成。位元線對沿著一給定的字元組線儲存當?shù)刭Y料線(LDQ和LDQ相反端)。DRAM單元的一字元組線的選擇導致資料被傳輸至DRAM單元的位元線，此過程包含電壓位準的電容性的衰減。每一該位元線包含當?shù)匚辉€感測放大器(BLSA)，如310電路，此感測放大器用來抓取電壓中相對地小變化，并恢復到1或0的電壓位準。320的位元開關(BS)成對地用來選擇位元線資料，并傳輸此資料至330當?shù)鼐€資料。340的主資料線開關(MDQSW)從當?shù)刭Y料線選擇信號資料，并利用350的主資料感測放大器(MDQSA)對每一該主資料輸入及輸出信號再一次放大。字元組線的列位址的高位址位元用來選擇一特定的記憶體區(qū)域。例如，每一該子陣列將位址RA0至RA8當作該范圍內(nèi)的一位址，且高位址位RA9用來譯碼該子陣列。
圖4顯示本發(fā)明用以達成更高面積效率的DRAM的新資料路徑架構。一具有相似的讀取循環(huán)，所不同的是，現(xiàn)在該字元組線列位址(RA)的高位址位元是用來控制在相鄰單元間共用的感測放大器(MDQSA’s)410。主資料線開關(MDQSW)420是從當?shù)刭Y料線選擇信號資料，并以主資料感測放大器(MDQSA)410再一次將其放大。位址RA0至RA8仍被當作每一該子陣列范圍內(nèi)的一位址，而高位址位元RA9則用來控制所選擇的主資料線對(pair of main data lines selected)。字元組線列位址(RA)的高位址位元是用來藉一控制開關的方法來選擇一特定的主資料感測放大器(MDQSA)。感測放大器不但可用于新的子陣列的多功，而且也可以用于資料輸入/輸出(MDQ’s)的多功。如此的結果可導致一所需電路數(shù)目顯著的減少(只要一半的感測放大器和一半的MDQ線)，也因此縮小芯片總面積。
以上所述，僅為本發(fā)明的一較佳實施例而已，并非用來限定本發(fā)明實施的范圍。即凡依本發(fā)明權利要求范圍所作的均等變化與修飾，皆為本發(fā)明專利范圍所含蓋。
圖號說明210 32K DRAM單元220 32K DRAM單元230 子陣列感測放大器240 列位址及行位址定址引腳250 讀取循環(huán)時間305 字元組線310 位元線感測放大器320 位元開關330 當?shù)刭Y料線 340 主資料線開關350 主資料感測放大器410 主資料感測放大器420 主資料線開關
權利要求
1.一種動態(tài)隨機存取記憶體(DRAM)資料路徑電路系統(tǒng)，包括一記憶體單元陣列；一附加在每一該記憶體單元的位元線；一附加在每一該記憶體單元的字元組線；一連接到每一該位元線的位元線感測放大器；一位元開關，連接位元線感測放大器的輸出端至一當?shù)刭Y料線；一當?shù)刭Y料線開關，連接多個當?shù)刭Y料線至一主資料線；一連接到該主資料線的主資料線感測放大器；及一連接到每一該主資料線感測放大器的主資料線開關。
2.如權利要求1所述的一種DRAM資料路徑電路系統(tǒng)，其特征在于其中該記憶體單元陣列儲存1和0，且配置為一或多個子陣列。
3.如權利要求1所述的一種DRAM資料路徑電路系統(tǒng)，其特征在于其中該位元線連接至每一該記憶體單元以達到從記憶體單元傳送寫入資料或取回讀取資料的目的。
4.如權利要求1所述的一種DRAM資料路徑電路系統(tǒng)，其特征在于其中該字元組線附加到每一該記憶體單元，以用來定址和存取記憶體單元以便讀取或寫入單元。
5.如權利要求1所述的一種DRAM資料路徑電路系統(tǒng)，其特征在于其中該位元線感測放大器是用來感測是否該位元線存在一可指示出邏輯′1′或邏輯′0′的電壓位準。
6.如權利要求1所述的一種DRAM資料路徑電路系統(tǒng)，其特征在于其中該一位元開關連接該位元線感測放大器的輸出端至一當?shù)刭Y料線。
7.如權利要求1所述的一種DRAM資料路徑電路系統(tǒng)，其特征在于其中該當?shù)刭Y料線提供比位元線的全補數(shù)(full complement)更少的導線來繞線以便節(jié)省半導體面積。
8.如權利要求1所述的一種DRAM資料路徑電路系統(tǒng)，其特征在于其中該當?shù)刭Y料線開關連接多個當?shù)刭Y料線至一主資料線以便節(jié)省半導體面積。
9.如權利要求1所述的一種DRAM資料路徑電路系統(tǒng)，其特征在于其中該當?shù)刭Y料線提供比位元線的全補數(shù)更少的當?shù)刭Y料線來繞線以便節(jié)省半導體面積。
10.如權利要求1所述的一種DRAM資料路徑電路系統(tǒng)，其特征在于其中該主資料線感測放大器是連接至主資料線。
11.如權利要求1所述的一種DRAM資料路徑電路系統(tǒng)，其特征在于其中該主資料線開關是連接至每一該主資料線感測放大器以達到多功合成兩個或多個主資料線到個別的主資料線感測放大器，以便節(jié)省半導體面積。
12.如權利要求1所述的一種DRAM資料路徑電路系統(tǒng)，其特征在于其中一列位址解碼器是用來將一記憶體位址匯流排轉換成列位址上的字元組線信號。
13.如權利要求1所述的一種DRAM資料路徑電路系統(tǒng)，其特征在于其中一行位址解碼器是用來將一記憶體位址匯流排轉換成行位址上的字元組線信號。
14.如權利要求1所述的一種DRAM資料路徑電路系統(tǒng)，其特征在于其中一記憶體的資料輸入?yún)R流排和資料輸出匯流排被多功合成至一單一的資料匯流排上，以便節(jié)省半導體面積。
15.一種設計一DRAM資料路徑的方法，用來縮小電路密集度，該方法包括以下步驟包含一記憶體單元陣列；附加位元線至每一該記憶體單元；附加字元組線至每一該記憶體單元；將位元線感測放大器連接至每一該位元線；將位元開關從位元線感測放大器的輸出端連接至一當?shù)刭Y料線；將當?shù)刭Y料線開關從多個當?shù)刭Y料線連接至一主資料線；連接一主資料線感測放大器至該主資料線；及連接主資料線開關至每一該主資料線感測放大器。
16.如權利要求15所述的一種設計一DRAM資料路徑的方法，其特征在于其中記憶體單元的該陣列的設計包含儲存1和0且配置成一個或多個子陣列。
17.如權利要求15所述的一種設計一DRAM資料路徑的方法，其特征在于其中該位元線的設計包含將該位元線連接至每一該記憶體單元，以用來傳送寫入資料或取回來自記憶體單元的讀取資料。
18.如權利要求15所述的一種設計一DRAM資料路徑的方法，其特征在于其中該字元組線的設計包含將該字元組線附加至每一該記憶體單元，以用來定址和存取記憶體單元，以便讀取或寫入單元。
19.如權利要求15所述的一種設計一DRAM資料路徑的方法，其特征在于其中該位元線感測放大器的設計包含感測該位元線是否存在一可指示出邏輯′1′或一邏輯′0的電壓位準。
20.如權利要求15所述的一種設計一DRAM資料路徑的方法，其特征在于其中該位元開關的設計包含連接該位元感測放大器的輸出端至一當?shù)刭Y料線。
21.如權利要求15所述的一種設計一DRAM資料路徑的方法，其特征在于其中該當?shù)刭Y料線的設計包含以比位元線的全補數(shù)更少的導線來繞線，以便節(jié)省半導體面積。
22.如權利要求15所述的一種設計一DRAM資料路徑的方法，其特征在于其中該當?shù)刭Y料線開關的設計包含連接多個當?shù)刭Y料線至一主資料線，以便節(jié)省半導體面積。
23.如權利要求15所述的一種設計一DRAM資料路徑的方法，其特征在于其中該主資料線的設計包含以比位元線的全補數(shù)更少的導線來繞線，以便節(jié)省半導體面積。
24.如權利要求15所述的一種設計一DRAM資料路徑的方法，其特征在于其中該設計主資料線感測放大器的設計包含連接該主資料線感測放大器至主資料線。
25.如權利要求15所述的一種設計一DRAM資料路徑的方法，其特征在于其中該主資料線開關的設計包含連接該主資料線開關至每一該主資料線感測放大器，以達到多功合成兩個或更多的主資料線至個別的主資料線感測放大器，以便節(jié)省半導體面積。
26.如權利要求15所述的一種設計一DRAM資料路徑的方法，其特征在于其中該一列位址解碼器的設計包含利用列位址解碼器來將一記憶體位址匯流排轉換成列位址字元組線信號。
27.如權利要求15所述的一種設計一DRAM資料路徑的方法，其特征在于其中一行位址解碼器的設計包含利用該行位址解碼器以將一記憶體位址匯流排轉換成行位址信號。
28.如權利要求15所述的一種設計一DRAM資料路徑的方法，其特征在于其中一記憶體資料輸入?yún)R流排和資料輸出匯流排的設計包含多功合成至一單一資料匯流排上，以便節(jié)省半導體面積。
全文摘要
本發(fā)明揭露一種特別的DRAM資料路徑架構。此資料路徑架構以共用MDQ感測放大器的方式，簡化了記憶體子陣列的電路設計。用更少的MDQ感測放大器及更少的獨特的MDQ線而可縮減芯片布局面積。字元組線的列位址的高位址位元可藉由一控制開關的方法來選擇一特定的主資料感測放大器。不僅新的子陣列的感測放大器可多功，且資料的輸入/輸出(I/O)也可多功，此方法可顯著地減少所需電路的數(shù)目。
文檔編號G11C7/06GK1601651SQ0314340
公開日2005年3月30日 申請日期2003年9月26日 優(yōu)先權日2003年9月26日
發(fā)明者夏濬, 王明弘, 沈俊吉 申請人:鈺創(chuàng)科技股份有限公司