專利名稱：帶位線預先充電、反轉數(shù)據(jù)寫入、保存數(shù)據(jù)輸出的低功耗動態(tài)隨機存取存儲器的制作方法
技術領域：
本發(fā)明涉及有動態(tài)隨機存取存儲器(DRAM)的集成電路。
本發(fā)明的現(xiàn)有技術許多電子器件使用各種不同類型的數(shù)字存儲器。靜態(tài)隨機存取存儲器(SRAM)是一種類型。在SRAM中，存儲單元使用這樣設計的有源器件，以致只要靜態(tài)隨機存取儲存器被供電該器件就被連續(xù)供電并且保存它們的邏輯狀態(tài)。另一種類型被稱為動態(tài)隨機存取存儲器(DRAM)。
在DRAM中，每個存儲單元中的信號必須被時不時地被恢復(在本文中稱之為“刷新”)，以便不失去邏輯狀態(tài)。這是因為各種不同的因素能引起被儲存的信號漂移。例如，有源器件(例如，MOSFET)通常在DRAM中被用來存取存儲單元。由與這些器件相關聯(lián)的各種寄生現(xiàn)象引起的和/或來自各種其它來源的漏電流能引起被儲存的信號隨著時間逝去降級。變化的方向取決于漏電流的方向，后者在很大程度上取決于用來存取存儲單元的有源器件的類型。如果N-溝道MOSFET被用來存取存儲單元，那么漏電流的方向通常是朝向VSS。如果P-溝道MOSFET被使用，那么漏電流的方向是朝向VDD。未加抑制的這些效果將隨著時間逝去引起這樣大的漂移，以致信號的邏輯狀態(tài)被失去，即，信號從表現(xiàn)第一邏輯狀態(tài)的水平變化到表現(xiàn)第二邏輯狀態(tài)的水平。


圖1展示發(fā)生在使用N-溝道MOSFET存取存儲單元的DRAM中的漂移和刷新的例子。存儲單元在高邏輯狀態(tài)的信號和存儲單元在低邏輯狀態(tài)信號都被展示出來。在這種DRAM中，在高邏輯狀態(tài)下的存儲單元被刷新到0.8VDD。在低邏輯狀態(tài)下的存儲單元被刷新到0.2VDD。人們能夠看到兩種信號都隨著時間逝去逐漸減少。就表現(xiàn)低邏輯狀態(tài)的信號而論，這種減少不產(chǎn)生問題，因為這種減少使電壓變得更接近零位，即，更接近低邏輯狀態(tài)的理想電壓。然而，對于要表現(xiàn)高邏輯狀態(tài)的信號，這種減少能產(chǎn)生問題。這是因為在不刷新的情況下隨著時間逝去，電壓最終將達到低電壓狀態(tài)。因為低邏輯狀態(tài)隨著時間逝去變得“更強壯”(即，電壓變得更接近用于低邏輯狀態(tài)的理想電壓)，所以在本文中稱之為“比較強壯的邏輯狀態(tài)”。因為高邏輯狀態(tài)隨著時間逝去變得“更微弱”(即，電壓變得離用于高邏輯狀態(tài)的理想電壓更遠)，所以稱之為“比較弱的邏輯狀態(tài)”。
刷新通常是通過被稱為“讀出和反寫操作”的操作完成的。請注意一對數(shù)據(jù)線(往往稱之為“位線”，或BL和NOT BL)通常被用于存儲單元的讀出和/或寫入。位線之一被用來通過存取器件連接到存儲單元上。另一個位線被用作基準信號。
圖2展示被普遍用于讀出和反寫操作的信號時間安排。該操作有三個階段(1)預先充電階段(通常是在地址被解碼的時候完成的)、(2)電荷分享階段，在該階段中存儲單元被接到位線之一上并且與它分享電荷以及(3)鎖存階段，在該階段中存儲單元的邏輯狀態(tài)被讀出(即，被檢測)、鎖定并且被反寫到存儲單元之中。這三個階段在下面將予以進一步的討論。
然而，人們首先應該注意，位線BL被展示用接近VDD的電壓開始預先充電階段，而位線NOT BL被展示用接近零伏特的電壓開始預先充電階段。這假定早先的讀出和反寫操作導致在BL上的高邏輯狀態(tài)和在NOT BL上的低邏輯狀態(tài)。人們應該承認并非總是這種情況。在一些例證中，早先的讀出和反寫操作導致在BL上的低邏輯狀態(tài)和在NOT BL上的高邏輯狀態(tài)。在這樣的例證中，BL用接近零伏特的電壓開始預先充電階段，而NOT BL用接近VDD的電壓開始預先充電階段。請注意存儲單元被展示以對應于高邏輯狀態(tài)的大約0.7VDD的電壓為起點。
在預先充電階段中，每條位線都被預先充電到中值電壓(midrail voltage)，即1/2VDD。這用來準備從存儲單元讀出數(shù)據(jù)的位線。預先充電到1/2VDD取消對已被普遍地用在較早的NMOSDRAM中的基準單元的需要。請注意存儲單元的電壓在預先充電階段不改變。
在電荷分享階段中，BL被接到存儲單元上。這引起位線BL與存儲單元分享電荷，這引起B(yǎng)L上的電壓變化(被展示成小幅度增加)。這種變化通常比較小(例如100毫伏，因為位線的電容通常比存儲單元的電容大得多)。變化的方向取決于存儲單元的邏輯狀態(tài)。如果存儲單元具有高邏輯狀態(tài)，變化是正的(如圖2所示)。如果存儲單元具有低邏輯狀態(tài)，變化是負的(例如，電壓在0.2VDD到零伏特的范圍中)。
一旦電荷分享階段被完成，存儲單元的邏輯狀態(tài)就能通過將位線BL上的電壓與位線NOT BL上的電壓進行比較確定下來。如果位線BL的電壓高于位線NOT BL的電壓，那么存儲單元處在高邏輯狀態(tài)。如果位線BL的電壓低于位線NOT BL的電壓，那么存儲單元處在低邏輯狀態(tài)。
在這個例證中，位線BL上的電壓高于位線NOT BL上的電壓，從而表示存儲單元已處在高邏輯狀態(tài)。假如存儲單元處于低邏輯狀態(tài)，那么存儲單元的電壓就會低于基準單元的電壓，而且BL上的減少就會大于NOT BL上的減少。
鎖存階段被用來(基于位線BL、NOT BL上的電壓)測知和鎖存存儲單元的邏輯狀態(tài)和恢復存儲單元中的信號。在鎖存階段中，BL在操作上保留對存儲單元的連接。在兩個電壓中電壓較高的位線(在這個例證中是BL)被向高(例如，朝VDD)驅動。在兩個電壓中電壓較低的位線(這個例證中的NOT BL)被向低(例如，朝零)驅動。在鎖存階段結束的時候，BL上的電壓指示存儲單元的邏輯狀態(tài)。隨著位線BL被向高(或低)驅動，存儲單元中的信號被恢復。
DRAM傳統(tǒng)上是以專用的集成電路(ICs)的形式提供的。這樣的集成電路通常與一個或多個其它的集成電路一起合并成一個電子器件，例如，用于數(shù)字信息處理器的IC、用于模/數(shù)轉換器的IC等。
然而，為了減少電子器件的尺寸、速度、成本和/或功率需求，人們已努力把DRAM存儲器(尤其是高密度數(shù)字DRAM存儲器)和其它的功能帶到單一的IC之上。已與其它功能一起被嵌入IC的數(shù)字存儲器通常稱為“嵌入式”存儲器?，F(xiàn)在有改善嵌入式DRAM的愿望，例如減小尺寸、增大密度、提高存取速度、降低成本、提高產(chǎn)量和可信度和/或降低功率需求(例如，在運行模式中和/或在待機模式中)。
設計者面對實現(xiàn)這些目標的各種挑戰(zhàn)。一些挑戰(zhàn)與刷新存儲單元的需要有關。例如，即使系統(tǒng)和DRAM處在待機模式中，存儲單元也必須被刷新(例如，DRAM被供電以保存數(shù)據(jù)，但是并非是可存取的)。因為存儲單元必須被刷新，所以刷新電路繼續(xù)操作和消耗功率，甚至在待機模式中。對待機功率的沖擊可能是重要的，尤其是在電子器件可用的能源有限的情況下。這對于小型的電池供電的電子器件(例如，手持移動電話)的情況尤為重要。在待機模式中高刷新功率的一個理由是許多刷新電路使用一個電荷抽運泵。這些電荷抽運泵是為了處理在運行模式(即，正常的操作模式)中遇到的高負荷按慣例定型的，因此在待機模式中需要與在運行模式中同樣多的功率。
除此之外，當存儲單元被刷新的時候，存儲單元通常不是可存取的(對于處理器)。這種不可存取性能使需要存取存儲單元中的數(shù)據(jù)的處理器停頓。請注意存儲單元的電時間常數(shù)限制信號能多快地被刷新。另外，請注意隨著DRAM變得更小和更密集，電時間常數(shù)往往增加。如同百分之一那樣小的停頓率對于系統(tǒng)性能可以有重大的影響。
另外，存在一些其它的挑戰(zhàn)。例如，為了減少存儲周期時間，縮短反寫(鎖存)階段的持續(xù)時間是共同的。然而，這通常意味著鎖存階段持續(xù)得不夠長，不足以使存儲單元中的電壓達到VDD?；貞浺幌码姎舛〞r怎樣限制信號在存儲單元中能被恢復的速度。例如，鎖存階段持續(xù)時間變得僅僅足夠使位線上的電壓就高邏輯狀態(tài)而言達到0.8VDD(而不是VDD)，就低低邏輯狀態(tài)而言達到0.2VDD(而不是零)。電壓往往在刷新之前就變得如同0.6VDD一樣低。
上述的減少反寫階段的持續(xù)時間的技術對于尋求提供更小的、更快速的、更可靠的和/或需要更少的功率的嵌入式DRAM的設計者和制造商可能造成一些困難。首先，介于0.8VDD和0.6VDD之間的單元電壓與介于VDD和0.8VDD之間的電壓相比提供較少的驅動力。較少的驅動力使容忍較高的單元時間常數(shù)變得更困難，因此使減少DRAM的尺寸變得更困難。除此之外，較少的驅動力也使減少單元存取時間(即，提高DRAM的速度)變得更困難和使增加位線負荷(另一種減小DRAM尺寸的通用技術)變得更困難。此外，因為單元有較低的電壓，所以單元對于軟錯誤和開關噪音具有較低的免疫性，而且對于漏電流具有較少的寬容，因此使提高生產(chǎn)率變得更困難。
因此，不管當前的嵌入式DRAM提供的性能水平如何，仍然存在進一步提高的愿望，例如，提供更小的(更高的密度)、更快速的、更可靠的和/或(在待機模式中和/或在運行模式中)需要更少功率的嵌入式DRAM。
本發(fā)明的概述在本發(fā)明一個實施方案中，集成電路包括這樣的DRAM，它(1)將位線預先充電到朝兩種存儲單元邏輯狀態(tài)中較弱的一個偏置的電壓，(2)有選擇地以反轉形式儲存數(shù)據(jù)，這種形式(在至少一個實施方案中)將減少刷新這樣的數(shù)據(jù)所需要的功率，(3)把數(shù)據(jù)保存在測知/鎖存電路中并且使用這樣的電路作為超高速緩存的一種形式來減少存儲單元被存取的頻率，并借此減少存儲器的存取時間，以及(4)提供來自使用交替的，較低功率的操作模式(例如，如果DRAM處在待機中)電路的基準(例如，VPP)。
然而，請注意本發(fā)明的各種不同的方面是在下面揭示的。這些各種不同的方面不局限于前面描述的實施方案。而且，雖然可能對本發(fā)明的一個或多個方面的一個或多個實施方案存在潛在的優(yōu)點，但是人們應該理解不存在這樣的需求，即本發(fā)明的任何方面的任何實施方案都提供這樣的優(yōu)點。另外，請注意本發(fā)明的各種不同的方面可能被單獨地或與一個或多個其它方面組合在一起使用。進而，這些方面可能被用在任何類型的DRAM中，不管是否是嵌入式的。
依照本發(fā)明的一個方面，動態(tài)隨機存取存儲器(DRAM)包括有預先充電狀態(tài)的讀出模式而且包括有眾多存儲單元的存儲空間；至少一個存儲單元子集有能力儲存對應于第一邏輯狀態(tài)或第二邏輯狀態(tài)的信號，其中邏輯狀態(tài)之一比另一個邏輯狀態(tài)弱；眾多邏輯電路，其中至少有一個包括CMOS邏輯電路；眾多用來對至少一個存儲單元子集讀和寫數(shù)據(jù)的位線；和在預先充電狀態(tài)中將至少一條位線預先充電到朝較弱的邏輯狀態(tài)偏置的預定電壓的電路。
依照本發(fā)明的另一個方面，動態(tài)隨機存取存儲器(DRAM)包括有預先充電狀態(tài)的讀出模式而且包括有眾多存儲單元的存儲空間，至少一個存儲單元子集有能力儲存對應于第一邏輯狀態(tài)或第二邏輯狀態(tài)的信號，其中邏輯狀態(tài)之一比另一個邏輯狀態(tài)弱；眾多邏輯電路，其中至少有一個包括CMOS邏輯電路；眾多用來對至少一個存儲單元子集讀和寫數(shù)據(jù)的位線；和用來在預先充電狀態(tài)中將至少一條位線預先充電到朝較弱的邏輯狀態(tài)偏置的預定電壓的裝置。
依照本發(fā)明的另一方面，在CMOS DRAM中使用的一種方法，其中CMOS DRAM包括有眾多存儲單元的存儲空間；至少一個存儲單元子集有能力儲存對應于第一邏輯狀態(tài)或第二邏輯狀態(tài)的信號，其中邏輯狀態(tài)之一比另一個邏輯狀態(tài)弱；而且進一步包括眾多用來對至少一個存儲單元子集讀和寫數(shù)據(jù)的位線，CMOS DRAM包括有預先充電狀態(tài)的讀出模式，所述方法包括在預先充電狀態(tài)中將至少一條位線預先充電到朝較弱的邏輯狀態(tài)偏置的預定電壓。
依照本發(fā)明的另一方面，集成電路包括接收輸入數(shù)據(jù)并且作為對反轉控制信號的響應有選擇地以反轉形式或非反轉形式儲存數(shù)據(jù)的動態(tài)隨機存取存儲器(DRAM)。
依照本發(fā)明的另一方面，集成電路包括接收輸入數(shù)據(jù)而且包括基于反轉控制信號的狀態(tài)有選擇地以反轉形式或非反轉形式儲存數(shù)據(jù)的裝置的動態(tài)隨機存取存儲器(DRAM)。
依照本發(fā)明的另一方面，在動態(tài)隨機存取存儲器(DRAM)中使用的方法，該方法包括基于反轉控制信號的狀態(tài)有選擇地以反轉形式或非反轉形式儲存數(shù)據(jù)。
依照本發(fā)明的另一方面，集成電路包括動態(tài)隨機存取存儲器(DRAM)，其中包含有眾多存儲單元的存儲空間，至少一個存儲單元子集有能力儲存對應于第一邏輯狀態(tài)或第二邏輯狀態(tài)的信號；眾多對與至少一個存儲單元子集耦合用來對那至少一個存儲單元子集讀和寫數(shù)據(jù)的位線；眾多測知/鎖存電路，每個電路有第一和第二終端；眾多有選擇地將每一個測知/鎖存電路分別與一個對應的位線對耦合的開關，其中DRAM有至少一種操作狀態(tài)，在該操作狀態(tài)中眾多測知/鎖存電路的至少一個子集被耦合到那對相應的位線上并且接收來自那對位線的信號；至少一種操作狀態(tài)，在該操作狀態(tài)中眾多測知/鎖存電路的至少一個子集中的每一個的至少一個終端至少被耦合到相應的那對位線之一上并且驅動它；至少一種操作狀態(tài)，在該操作狀態(tài)中眾多測知/鎖存電路的至少一個子集中的每一個保存指示儲存在各自的存儲單元中的信號的邏輯狀態(tài)的數(shù)據(jù)；以及超高速緩存管理電路，它有指示與當前為它將數(shù)據(jù)保存在眾多測知/鎖存電路中的存儲單元相關聯(lián)的地址的信號，超高速緩存管理電路進一步有接收地址以指示對儲存在與收到的地址相關聯(lián)的存儲單元中的數(shù)據(jù)的請求的輸入，而且進一步有提供指示收到的地址是否是與當前為它將數(shù)據(jù)保存在眾多測知/鎖存電路中的存儲單元相關聯(lián)的地址之一的信號的輸出。
依照本發(fā)明的另一方面，集成電路包括動態(tài)隨機存取存儲器(DRAM)，其中包含有眾多存儲單元的存儲空間，至少一個存儲單元子集有能力儲存對應于第一邏輯狀態(tài)或第二邏輯狀態(tài)的信號；眾多對與那至少一個存儲單元子集耦合用來對那至少一個存儲單元子集讀和寫數(shù)據(jù)的位線；眾多測知/鎖存電路，每個電路有第一和第二終端；眾多有選擇地將每一個測知/鎖存電路與一對相應的位線耦合的開關的，其中DRAM至少有一種操作狀態(tài)，在該操作狀態(tài)中眾多測知/鎖存電路的至少一個子集被耦合到相應的那對位線上并且接收來自相應的那對位線的信號，和至少一個操作狀態(tài)，在該操作狀態(tài)中眾多測知/鎖存電路的至少一個子集的每一個的至少一個終端被耦合到至少一對相應的位線上并且驅動它們，和至少一個操作狀態(tài)，在該操作狀態(tài)中眾多測知/鎖存電路的至少一個子集的每一個都保存指示儲存在各自的存儲單元中的信號的邏輯狀態(tài)的數(shù)據(jù)；和用來儲存信號以指示與當前為它將數(shù)據(jù)保存在眾多測知/鎖存電路中的存儲單元相關聯(lián)的地址、用來接收地址以指示對儲存在與收到的地址相關聯(lián)的存儲單元中的數(shù)據(jù)的請求和用來提供信號以指示收到的地址是否是與當前為它將數(shù)據(jù)保存在眾多測知/鎖存電路中的存儲單元相關聯(lián)的地址之一的超高速緩存管理裝置。
依照本發(fā)明的另一方面，在動態(tài)隨機存取存儲器(DRAM)中使用的方法，該DRAM包含有眾多存儲單元的存儲空間、至少一個存儲單元子集有能力儲存對應于第一邏輯狀態(tài)或第二邏輯狀態(tài)的信號，DRAM進一步包含眾多與那至少一個存儲單元子集耦合用來對那至少一個存儲單元子集讀和寫數(shù)據(jù)的對位線和眾多測知/鎖存電路，每個測知/鎖存電路都有第一和第二終端，所述方法包括提供至少一種操作狀態(tài)，在該操作狀態(tài)中眾多測知/鎖存電路的至少一個子集與相應的一對位線耦合并且接收來自那對位線的信號；提供至少一種操作狀態(tài)，在該操作狀態(tài)中眾多測知/鎖存電路的至少一個子集的每一個的至少一個終端與相應的那對位線之一耦合并且驅動它；提供至少一種操作狀態(tài)，在該操作狀態(tài)中眾多測知/鎖存電路的至少一個子集的每一個都保存指示儲存在各自的存儲單元中的信號的邏輯狀態(tài)的數(shù)據(jù)；儲存指示與當前為它將數(shù)據(jù)保存在眾多測知/鎖存電路中的存儲單元相關聯(lián)的地址的信號；接收地址以指示對儲存在與收到的地址相關聯(lián)的存儲單元中的數(shù)據(jù)的請求；和提供信號以指示收到的地址是否是與當前為它將數(shù)據(jù)保存在眾多測知/鎖存電路中的存儲單元相關聯(lián)的地址之一。
依照本發(fā)明的另一方面，集成電路包括動態(tài)隨機存取存儲器(DRAM)，該DRAM包括有眾多存儲單元的存儲空間，至少一個存儲單元子集有能力儲存對應于第一邏輯狀態(tài)或第二邏輯狀態(tài)的信號；眾多與那至少一個存儲單元子集耦合用來對那至少一個存儲單元子集讀和寫數(shù)據(jù)的位線對；眾多測知/鎖存電路，每個電路都有第一和第二終端；眾多有選擇地使每一個測知/鎖存電路與相應的一對位線耦合的開關；DRAM至少有第一操作狀態(tài)，在該操作狀態(tài)中眾多測知/鎖存電路的至少一個子集接收來自相應的那對位線的信號，該信號指示儲存在相應的存儲單元中的信號的邏輯狀態(tài)，而且進一步至少有第二操作狀態(tài)，在該操作狀態(tài)中眾多測知/鎖存電路的至少一個子集的每一個的至少一個終端提供驅動至少一個相應的位線對的信號，而且進一步至少有第三操作狀態(tài)，在該操作狀態(tài)中眾多測知/鎖存電路的至少一個子集的每一個的至少一個終端不被接到相應的位線對上并且提供信號以指示儲存在至少部份地與相應的位線對協(xié)同使眾多測知/鎖存電路的至少一個子集的每一個與預先充電信號耦合的相應的存儲單元中的信號的邏輯狀態(tài)。
依照本發(fā)明的另一方面，集成電路包括動態(tài)隨機存取存儲器(DRAM)，該DRAM包括有眾多存儲單元的存儲空間，至少一個存儲單元子集能夠儲存對應于第一邏輯狀態(tài)或第二邏輯狀態(tài)的信號；眾多對與那至少一個存儲單元子集耦合用來對那至少一個存儲單元子集讀和寫數(shù)據(jù)的位線；眾多測知/鎖存電路，每個電路有第一和第二終端；眾多有選擇地使每一個測知/鎖存電路與相應的位線對耦合的開關；DRAM至少有第一操作狀態(tài)，在該操作狀態(tài)中眾多測知/鎖存電路的至少一個子集接收來自那對相應的位線的信號，該信號指示儲存在相應的存儲單元中的信號的邏輯狀態(tài)，而且進一步至少有第二操作狀態(tài)，在該操作狀態(tài)中眾多測知/鎖存電路的至少一個子集的每一個的至少一個終端提供信號以驅動至少一個相應的位線對，而且進一步至少有第三操作狀態(tài)，在該操作狀態(tài)中眾多測知/鎖存電路的至少一個子集的每一個的至少一個終端未被接到那對相應的位線上而且提供信號以指示儲存在相應的存儲單元中的信號的邏輯狀態(tài)；以及用來至少部份地與第三操作狀態(tài)協(xié)同給用于眾多測知/鎖存電路的至少一個子集的每一個的相應的位線對預先充電信號的裝置。
依照本發(fā)明的另一方面，在動態(tài)隨機存取存儲器(DRAM)中使用的方法，該DRAM包括有眾多存儲單元的存儲空間，至少一個存儲單元子集有能力儲存對應于第一邏輯狀態(tài)或第二邏輯狀態(tài)的信號，DRAM進一步包括眾多與那至少一個存儲單元子集耦合用來對那至少一個存儲單元子集讀和寫數(shù)據(jù)的位線對和眾多測知/鎖存電路，每個測知/鎖存電路有第一和第二終端的，所述方法包括至少提供第一操作狀態(tài)，在該操作狀態(tài)中眾多測知/鎖存電路的至少一個子集接收來自那對相應的位線的信號，該信號指示儲存在相應的存儲單元中的信號的邏輯狀態(tài)；至少提供第二操作狀態(tài)，在該操作狀態(tài)中眾多測知/鎖存電路的至少一個子集的每一個的至少一個終端提供驅動至少一個相應的位線對的信號；至少提供第三操作狀態(tài)，在該操作狀態(tài)中眾多測知/鎖存電路的至少一個子集的每一個的至少一個終端未被接到那個相應的位線對上而且提供信號以指示儲存在相應的存儲單元中的信號的邏輯狀態(tài)；和至少提供一種操作狀態(tài)，在該操作狀態(tài)中用于眾多測知/鎖存電路的至少一個子集的每一個的相應的位線對至少部份地與第三操作狀態(tài)協(xié)同被預先充電。
依照本發(fā)明的另一方面，集成電路包括動態(tài)隨機存取存儲器(DRAM)，該DRAM包括有眾多存儲單元的存儲空間，至少一個存儲單元子集有能力儲存對應于第一邏輯狀態(tài)或第二邏輯狀態(tài)的信號；眾多對與至少一個存儲單元子集耦合用來對那至少一個存儲單元子集讀和寫數(shù)據(jù)的位線；眾多測知/鎖存電路，每個電路有第一和第二終端；眾多有選擇地使每一個測知/鎖存電路與相應的一對位線耦合的開關，其中DRAM具有第一讀出模式，在該模式中DRAM接收地址以指出對儲存在與該地址相關聯(lián)的存儲單元中的數(shù)據(jù)的請求，并且在應答中，測知/鎖存電路的至少一個子集的每一個的第一和第二終端與各自的一對位線耦合并接收來自那對位線的信號，該信號指出儲存在各自的存儲單元中的邏輯狀態(tài)，DRAM具有反寫模式，在該模式中眾多測知/鎖存電路的至少一個子集的每一個的至少一個終端與至少一個相應的位線對耦合并且驅動它們，以便把反寫信號提供給各自的存儲單元，而且DRAM具有第二讀出模式，在該模式中DRAM接收地址，以指出對儲存在與在第二讀出模式中收到的地址相關聯(lián)的存儲單元中的數(shù)據(jù)的請求，眾多測知/鎖存電路的至少一個子集的所述的至少一個終端提供一個或多個信號，以便在作為對在第二讀出模式中收到的地址的響應不使眾多測知/鎖存電路的所述終端與各自的位線對耦合的情況下指出儲存在與在第二讀出模式中收到的地址相關聯(lián)的存儲單元中的數(shù)據(jù)的邏輯狀態(tài)。
依照本發(fā)明的另一方面，集成電路包括有第一操作模式和第二操作模式的動態(tài)隨機存取存儲器(DRAM)，第一操作模式和第二操作模式都包括刷新狀態(tài)，DRAM包括至少在第一操作模式中的時候有供電輸出的dc-dc轉換器；和至少在第一操作模式中的時候接收來自dc-dc轉換器的輸出功率并且至少在第二操作模式中的時候通過繞開dc-dc轉換器的路徑接收第二操作模式中的功率的電路。
依照本發(fā)明的另一方面，集成電路包括有第一操作模式和第二操作模式的動態(tài)隨機存取存儲器(DRAM)，第一操作模式和第二操作模式每個都包括刷新狀態(tài)，DRAM包括至少在第一操作模式中的時候有供電輸出的dc-dc轉換器；和至少在第一操作模式中的時候接收來自dc-dc轉換器的輸出功率的電路；和用來至少在第二操作模式中的時候通過繞開dc-dc轉換器的路徑為電路供電的裝置。
依照本發(fā)明的另一方面，在動態(tài)隨機存取存儲器DRAM中使用的方法，DRAM有第一操作模式和第二操作模式，第一操作模式和第二操作模式每個都包括刷新狀態(tài)，DRAM有dc-dc轉換器和至少在第一操作模式中的時候接收來自dc-dc轉換器的功率的電路，所述方法包括在第二操作模式中的時候通過繞開dc-dc轉換器的路徑給所述電路供電。
依照本發(fā)明的另一方面，集成電路包括DRAM有包括第一操作模式和第二操作模式的至少兩種操作模式，DRAM包括有接收輸入電壓的第一輸入并且有提供輸出電壓的輸出的dc-dc轉換電路；有第一輸入終端與dc-dc轉換器終端的輸出連接、有第二輸入終端接收輸入電壓、有控制終端接收指示DRAM究竟是處在第一操作模式中還是處在第二操作模式中的信號而且有輸出終端提供輸出電壓的開關網(wǎng)絡，其中如果DRAM處在第一操作模式中那么開關網(wǎng)絡把輸出終端接到第一輸入終端上，如果DRAM處在第二操作模式中，那么開關網(wǎng)絡把輸出終端接到第二輸入終端上；以及至少一個有終端與開關網(wǎng)絡的輸出連接的電路。
附圖簡要說明圖1展示在現(xiàn)有技術的DRAM中漏電對用來表示高邏輯狀態(tài)和低邏輯狀態(tài)的信號的影響；圖2展示在現(xiàn)有技術的DRAM中被用于讀出和反寫操作的信號時間安排；圖3是依照本發(fā)明的一個方面的一個實施方案的DRAM電路的代表；圖4展示在圖3的DRAM電路的一個實施方案中用于讀出和反寫操作的信號時間安排；圖5展示在圖3的DRAM電路的一個實施方案中用于讀出和反寫操作的信號時間安排；圖6是圖3的DRAM電路的一個實施方案的一部分的示意圖；圖7展示可能被用在與圖6的電路相關聯(lián)的一個實施方案中完成讀出和反寫操作的控制信號時間安排；圖8是有嵌入的DRAM的集成電路的代表；圖9是圖8的嵌入式DRAM的一個實施方案的代表；圖10是圖9的全局列解碼和測知電路的一個實施方案的方框圖11是圖9的控制電路的一個實施方案的方框圖；圖12A是圖11的邏輯狀態(tài)調整電路的一個實施方案的一個部分的方框圖；圖12B是在圖12A的邏輯狀態(tài)調整電路中使用的可編程的反相器的一個實施方案的示意圖；圖12C是圖11的邏輯狀態(tài)調整電路的一個實施方案的另一部分的方框圖；圖13A是邏輯狀態(tài)調整電路的另一個實施方案的方框圖；圖13B是圖13A的邏輯狀態(tài)調整電路的一個實施方案的方框圖；圖14是圖11的超高速緩存管理電路的一個實施方案的方框圖；圖15是圖11的VPP供電電路的一個實施方案的示意圖；而圖16展示被用在圖15的VPP供電電路的一個實施方案中的信號的波形。
本發(fā)明的詳細描述圖3展示依照本發(fā)明一個方面的一個實施方案的DRAM電路40的代表。例如，DRAM電路40可能是CMOS型的DRAM電路，從而意味著DRAM電路40的一個或多個電路是用“互補金屬氧化物半導體”技術實現(xiàn)的。DRAM可能被用來儲存任何類型的數(shù)據(jù)。如同在本文中使用的那樣，術語“數(shù)據(jù)”的意思是包括所有類型的信息，例如但不限于數(shù)字數(shù)據(jù)、文字數(shù)字數(shù)據(jù)、信號數(shù)據(jù)(例如但不限于聲頻數(shù)據(jù)或視頻數(shù)據(jù))、圖像數(shù)據(jù)、程序或目標碼、或它們的任何組合。
DRAM電路40包括存儲陣列42、行解碼電路44、和列解碼和測知電路46。存儲陣列42有一組被示意地展示成(例如)以50表示的盒子的宏存儲單元。在這個實施方案中，每個宏單元有兩個存儲單元，即，左側存儲單元和右側存儲單元(對于細節(jié)參照圖6)，雖然本發(fā)明不局限于這樣的安排。宏單元形成數(shù)組水平的行(例如以52表示的行)和垂直的列(例如以54表示的列)。在一個可仿效的實施方案中，有128行和128列宏單元。
宏單元是通過斷言水平地穿過存儲陣列42部署的字線RWL1-RWLn、LW L1-LWLn之一每次存取一行的(對于細節(jié)參照圖6)。例如，字線RWLi被斷言，為的是在相關聯(lián)的第i行中存取每個宏單元的右側存儲單元。字線LWLi被斷言，為的是在第i行中存取每個宏單元的左側存儲單元。行解碼電路44將ADDR信號解碼以確定字線RWL1-RWLn、LWL1-LWLn中哪條字線斷言。
數(shù)據(jù)借助垂直地穿過存儲陣列42部署的互補的數(shù)對被稱為位線的信號線(BL1-BLm、NOT BL1-NOT BLm)進出存儲單元。一對截然不同的位線BLi、NOT BLi被提供給每列宏單元(對于細節(jié)參照圖6)。請注意在互補的輸出被提供而且在被斷言的狀態(tài)中只有一種補碼可能被討論的情況下，熟悉這項技術的人應該清楚未被斷言的補碼在邏輯上也被包含在其中。
每對位線BLi、NOT BLi在列解碼和測知電路46中與相關聯(lián)的測知/鎖存電路耦合(關于細節(jié)參照圖6)。請注意測知/鎖存電路有時被稱為測知放大器電路，其中術語“放大器”意味著包括完成非線性開關功能的一種或多種電路。列解碼和測知電路46依照ADDR信號選擇某些測知/鎖存電路的輸出。被選定的輸出在SL40、NOT SL40上提供。
DRAM電路40進一步包括兩個以56表示的基準行。每個基準行有眾多被示意地表示成盒子58的基準單元?；鶞蕟卧?8被用來在從存儲單元讀數(shù)據(jù)時提供基準信號，下面將進一步描述。當在宏單元50中存取左側存儲單元的時候，一行基準單元被使用。當在宏單元50中存取右側存儲單元的時候，另一行基準單元被使用。在這個實施方案中，基準單元58與存儲陣列42中的存儲單元完全相同，盡管這并非是必要的。
如同先前陳述的那樣，DRAM中的存儲單元為了不失去它們的邏輯狀態(tài)有時必須被刷新。刷新一般是使用讀出和反寫操作完成的，其第一階段給位線預先充電。同樣地，DRAM電路40包括預先充電電路48。然而，不同于現(xiàn)有技術的CMOS DRAM，預先充電電路48不將位線預先充電到1/2VDD，而是將位線預先充電到朝較弱的存儲單元邏輯狀態(tài)偏置的電壓。例如，如果高邏輯狀態(tài)是較弱的邏輯狀態(tài)，那么位線被預先充電到VDD。
這有各種不同的好處。例如，如果位線被預先充電到VDD，而不是1/2VDD，那么較高的電壓能夠被儲存在存儲單元中，無需延長鎖存(反寫)階段。較高的電壓提供較高的驅動力，可能如同先前討論的那樣使寬容較高的單元時間常數(shù)變成可能的，使減小DRAM的尺寸變成可能的。除此之外，較高的驅動能力可能使減少單元存取時間(即，提高DRAM的速度)變成可能的，使增加位線負載(另一種減少DRAM尺寸的通用技術)變成可能的。此外，因為電壓比較高，單元可能對來自邏輯電路的軟錯誤和開關噪音有較大的免疫性。此外，較高的單元電壓還可能導致對漏電流較大的寬容，借此增加產(chǎn)量和/或擴展存儲器溫度范圍。較高的單元電壓還可能使減少完成刷新的速率變成可能的。除此之外，較大的余量使使用傾向于較低的功率需求的較低的VDD電壓變成可能。除此之外，預先充電到VDD而不是1/2VDD可能使取消通常被用來預先充電到1/2VDD的高功率電荷抽運泵變成可能的，這可能大大減少待機模式中的功率需求。除此之外，較高的預先充電電壓可能有助于減少位線上的寄生結電容。
請注意如果較弱的邏輯狀態(tài)是低邏輯狀態(tài)，那么位線可能(舉例說)被預先充電到VSS，借此在存儲單元中產(chǎn)生較低的電壓(用于低邏輯狀態(tài))，無需延長反寫階段。
圖4和圖5展示在一個實施方案中用于有朝較弱的邏輯狀態(tài)偏置的預先充電的讀出和反寫操作的信號時間安排。明確地說，圖4展示在讀有對應于高邏輯狀態(tài)的電壓的存儲單元時的信號時間安排。圖5展示在讀有對應于低邏輯狀態(tài)的電壓的存儲單元時的信號時間安排。請注意在這個實施方案中，高邏輯狀態(tài)是較弱的存儲單元邏輯狀態(tài)。另外，請注意基準單元信號在圖4和圖5中也被展示出來?；鶞蕟卧谧x存儲單元的邏輯狀態(tài)時被使用。在這個實施方案中，使用基準單元是因為位線被預先充電到VDD而不是1/2VDD。
參照圖4，對于讀出和反寫操作存在三個階段預先充電階段、電荷分享階段和鎖存階段。請注意存儲單元的電壓被展示從在高邏輯狀態(tài)范圍內的大約0.7VDD開始預先充電階段?；鶞蕟卧?在讀存儲單元的邏輯狀態(tài)時使用的)的電壓被展示從大約0.4VDD(即，在高邏輯狀態(tài)范圍和低邏輯狀態(tài)范圍之間大體上居中)開始。
另外，請注意位線BL被展示用接近VDD的電壓開始預先充電階段，而位線NOT BL被展示用接近零伏特的電壓開始預先充電階段。這假定先前的讀出和反寫操作在BL上造成高邏輯狀態(tài)和在NOT BL上造成低邏輯狀態(tài)。應該承認并非總是這種情況。在一些例證中，先前的讀出和反寫操作在BL上造成低邏輯狀態(tài)而在NOT BL上造成高邏輯狀態(tài)。在這樣的例證中，BL用接近零伏特的電壓開始預先充電階段，而NOT BL用接近VDD的電壓開始預先充電階段。
在預先充電階段中，位線BL、NOT BL都被預先充電到VDD。請注意存儲單元的電壓和基準單元的電壓在預先充電階段期間不改變。
在電荷分享階段中，位線BL被接到存儲單元上。這引起位線BL與存儲單元分享電荷，從而引起B(yǎng)L上的電壓稍微下降。下降的幅度取決于存儲單元中的電壓(即，存儲單元的邏輯狀態(tài))。存儲單元的電壓越高，下降越少。
位線NOT BL被接到基準單元上。這引起位線BL與基準單元分享電荷?；鶞蕟卧碾妷簩⒖偸堑陀赩DD，因此，電荷分享引起NOT BL上的電壓下降。
一旦電荷分享階段完成，存儲單元的邏輯狀態(tài)能通過將位線BL上的電壓與位線NOT BL上的電壓進行比較被確定下來。如果位線BL的電壓高于位線NOT BL上的電壓，那么存儲單元處在高邏輯狀態(tài)。另一方面，如果位線BL的電壓低于位線NOT BL的電壓，那么存儲單元處在低邏輯狀態(tài)。
在這個例證中，位線BL上的電壓高于位線NOT BL上的電壓。這是因為存儲單元已處在高邏輯狀態(tài)。假如存儲單元處在低邏輯狀態(tài)，那么存儲單元的電壓將低于基準單元的電壓，而且BL上的減少將大于NOT BL上的減少。
鎖存階段被用來測知和鎖存存儲單元的邏輯狀態(tài)(基于位線BL、NOT BL上的電壓)，以及恢復存儲單元中的信號。在鎖存階段中，電壓為兩個電壓中較高者的位線(在這個例證中是BL)被向高點(例如，朝VDD)驅動。電壓為兩個電壓中較低者的位線(在這個例證中是NOT BL)被向低點(例如，朝零)驅動。在鎖存階段結束的時候，BL上的電壓指示存儲單元的邏輯狀態(tài)。在存儲單元中的信號在位線BL被向高點(或低點)驅動的時候被恢復。
圖5展示在讀具有對應于低邏輯狀態(tài)的電壓的存儲單元時信號的時間安排。請注意存儲單元的電壓被展示從在低邏輯狀態(tài)范圍內的大約零伏特開始。如圖4所示，基準單元的電壓再一次從大約0.4VDD(即，在高邏輯狀態(tài)范圍和低邏輯狀態(tài)范圍之間大體上居中)開始。
圖5的信號時間安排類似于圖4的信號時間安排，不同之處在于因為存儲單元處在低邏輯狀態(tài)，所以存儲單元的電壓低于基準單元的電壓，因此，電荷分享使BL上的減少大于NOT BL上的減少。在鎖存階段中，NOT BL是電壓為兩個電壓中較高者的位線，因此被向高點驅動。位線BL具有兩個電壓中較低的電壓，因此被向低點驅動。如圖4所示，BL上的電壓指示在存儲單元中數(shù)據(jù)的邏輯狀態(tài)。存儲單元中的信號在位線BL被向低點驅動的時候被恢復。
應該承認本發(fā)明的這個方面不局限于預先充電到VDD或VSS。例如，各種不同程度的利益可能是這樣獲得的通過預先充電到朝較弱的邏輯狀態(tài)偏置的任何電壓，即如果較弱的邏輯狀態(tài)是高邏輯狀態(tài)則為任何大于(VDD-VSS)/2的電壓，而如果較弱的邏輯狀態(tài)是低邏輯狀態(tài)則為任何小于(VDD-VSS)/2的電壓。
因此，在一些實施方案中，偏置的預先充電是在未預先充電到VDD或VSS的情況下實現(xiàn)的。
例如，一些實施方案可能通過使用N型溝道FET預先充電到電壓VDD-VTH。請注意門限電壓VTH通常將取決于技術和電源電壓。對于有一伏特電源的0.13um的CMOS，門限電壓大約是0.2V。對于用1.8伏特電源操作的0.18um的CMOS，門限電壓大約是0.6V。。
請注意如果用N-溝道MOSFET晶體管存取存儲單元，那么高邏輯狀態(tài)通常是比較弱的邏輯狀態(tài)。如果用P-溝道MOSFET晶體管存取存儲單元，則低邏輯狀態(tài)通常是比較弱的邏輯狀態(tài)。
現(xiàn)在已討論了朝較弱的邏輯狀態(tài)偏置的預先充電，下面討論圖4和圖5所展示的信號時間安排的潛在的修正。請注意可能被用來預先充電到VDD的電路的例子是參照圖6和圖7描述的。
再一次參照圖4和圖5，人們應該承認對于前面討論過的時間安排在刷新高邏輯狀態(tài)下的存儲單元時發(fā)生的電壓擺幅近似等于在刷新低邏輯狀態(tài)下的存儲單元時發(fā)生的電壓擺幅。因此，對于前面討論過的時間安排，刷新在高邏輯狀態(tài)下的存儲單元(圖4)所需要的功率數(shù)量近似等于刷新在低邏輯狀態(tài)下的存儲單元(圖5)所需要的功率數(shù)量。
然而，應該承認，在圖4的時間安排中，不需要將位線NOTBL驅動到零伏特。因此，一些實施方案在鎖存階段結束之前終止對位線NOT BL的驅動。這在本文中被稱為“反寫終止”。虛線70展示使用反寫終止時在位線NOT BL上發(fā)生的電壓。反寫終止將大大減少NOT BL上的電壓擺幅，并借此減少刷新有高邏輯狀態(tài)的存儲單元所需要的功率，這應該是顯而易見的。
然而，就圖5的信號時間安排而言，終止NOT BL上的驅動不產(chǎn)生可比的利益。這是因為圖5中的NOT BL的電壓擺幅與圖4中的NOT BL(沒有反寫終止)的電壓擺幅相比較是比較小的。請注意反寫終止通常不被用于位線BL，因為為了保證恢復存儲單元中的電壓，將位線BL朝零驅動是符合要求的。
因此，如果反寫終止被使用，刷新在高邏輯狀態(tài)下的存儲單元所需要的功率數(shù)量(例如，如圖4所示)少于刷新在低邏輯狀態(tài)下的存儲單元所需要的功率數(shù)量(例如，如圖5所示)。這意味著刷新主要由1組成的數(shù)據(jù)所需要的功率數(shù)量在其它條件全相等的條件下少于刷新主要由0組成的數(shù)據(jù)所需要的功率數(shù)量。然而，業(yè)已確定，主要由0組成的數(shù)據(jù)能以反轉形式儲存，以有助于減少保存這樣的數(shù)據(jù)所需要的刷新功率的數(shù)量。下面參照圖11、12A-12B、和13a-13B依照本發(fā)明的一個方面的一個實施方案描述反轉數(shù)據(jù)的電路。
圖6展示可能被用來在有反寫終止的情況下對宏單元的列完成刷新的電路的例子。該電路包括一對位線，以BLj和NOT BLj表示；預先充電電路100、101；測知/鎖存電路102和解碼電路104。宏單元是以105表示的。宏單元105有以106展示的右側存儲單元(例如被描繪成一個電容)和以107展示的左側存儲單元(例如被描繪成一個電容)。
許多晶體管被展示在6圖中。除非另有說明，每個晶體管都是N-溝道MOSFET。接收控制信號(LWLj)的晶體管108被用來使左側存儲單元106與位線BLj耦合/去耦。接收字線RWLj的晶體管109被用來使左側存儲單元107與其它的位線(NOT BLj)耦合/去耦。請注意每次只有一個存儲單元106、107被存取。第一基準單元(例如被描繪成一個電容)是用REF1表示的。第二基準單元(例如被描繪成一個電容)是用REF2指示。接收控制信號(RWL)的晶體管110被用來使第一基準單元REF1與位線BLj耦合/去耦。接收字線LWL的晶體管111被用來使第二基準單元REF2與其它位線NOT BLj耦合/去耦。
基準單元REF1、REF2被用來提供在從存儲單元讀數(shù)據(jù)時使用的基準信號。如果右側存儲單元107被存取，則使用第一基準單元REF1。如果左側存儲單元106被存取，則使用第二基準單元REF2?；鶞蕟卧猂EF1、REF2通常(通過基準單元預先充電電路系統(tǒng)，未示出)被預先充電到大體上在與高邏輯狀態(tài)相關聯(lián)的信號和與低邏輯狀態(tài)相關聯(lián)的信號之間居中的信號。
測知/鎖存電路102上的一個終端有選擇地經(jīng)由信號線112和(對控制信號A作出響應的)開關116耦合到位線BLj上。測知/鎖存電路102上的另一個終端有選擇地經(jīng)由信號線122和(對控制信號B作出響應的)開關126被耦合到位線NOT BLj上。請注意開關116、126被展示成FET，然而，其它類型的開關也可能被使用。第一預先充電電路100被用來(響應控制信號P1)給位線BLj、NOT BLj預先充電。第二預先充電電路101被用來(響應控制信號P2)給信號線112、122預先充電。解碼電路104接收來自測知/鎖存電路102的信號并對控制信號(用COL DEC表示)作出響應，提供輸出信號，SLj、NOT SLj。
在這個實施方案中，測知/鎖存電路102包括兩個交叉耦合的反相緩沖器132、134?？刂菩盘?用STRB表示)被提供給每一緩沖器132、134上的準許引線并且被用來啟動/停用測知/鎖存電路102。在這個實施方案中，每個緩沖器132、134都是CMOS器件。
第一預先充電電路100由三個晶體管140、142、144組成。P1信號提供給每個晶體管140、142、144的門控終端。晶體管140、144的漏極終端被連接到預先充電電壓(例如，VDD)上。如果P1信號被斷言，那么晶體管140、144接通并且把預先充電電壓(例如，VDD)提供給每條位線BLj、NOT BLj。第二預先充電電路101由晶體管148、150、152組成。P2信號提供給每個晶體管148、150、152的門控終端。晶體管148、152的漏極終端被連接到預先充電電壓(例如，VDD)上。如果P2信號被斷言，那么晶體管148、152被接通并且把預先充電電壓(例如，VDD)提供給信號線112、122。
解碼電路104包括晶體管160、162。COL DEC信號被提供給每個晶體管160、164的門控終端。每個晶體管160、164的漏極終端有來自測知/鎖存電路1 02的各自的信號。如果COL DEC信號被斷言，晶體管160、164被接通并且把來自測知/鎖存電路102的信號提供給信號線SLj、NOT SLj。雖然未展示，但是類似于第一和第二預先充電電路100、101的第三預先充電電路可能被提供以便在COL DEC信號被斷言之前給信號線SLj、NOT SLj預先充電。
在一些實施方案中，字線LWLi、RWLi和控制信號P1、P2是由高于VDD的電壓VPP驅動的。這是為了被字線LWLi、RWLi和控制信號P1、P2驅動的晶體管(即晶體管108-109、140-142和148-152)能夠在門限不下降的情況下提供VDD。依照本發(fā)明一個方面的一個實施方案產(chǎn)生VPP的電路下面將參照圖11、15-16予以描述。
在一些實施方案中，為了減少存儲器存取時間，測知/鎖存電路是作為寄存器(或超高速緩存)的形式使用的。在這樣的實施方案中，測知/鎖存電路有它們用來保存從存儲單元取回的數(shù)據(jù)的寄存器狀態(tài)。數(shù)據(jù)被進一步從存儲陣列取回之前，確定數(shù)據(jù)是否已經(jīng)被保存在測知/鎖存電路中。如果數(shù)據(jù)被這樣保存，那么數(shù)據(jù)將從測知/鎖存電路取回。這避開訪問存儲陣列的需要。測知/鎖存電路在以這種寄存器狀態(tài)保存數(shù)據(jù)的時候可能與位線失去耦合，為的是不干擾正在預先充電為將來的存儲單元存取準備的位線。用來依照本發(fā)明一個方面的一個實施方案管理測知/鎖存電路的超高速緩存的電路將在下面參照圖11、14予以描述。
圖7展示可能與圖6的電路聯(lián)合使用完成讀出和反寫操作的控制信號時間安排的例子?？刂菩盘枙r間安排包括用于測知/鎖存電路的反寫終止和寄存器狀態(tài)。在圖7中，展示一個完全的讀出和反寫操作170和另一個讀出和反寫操作180的一部分。每個讀出和反寫操作170、180都有三個階段預先充電階段、電荷分享階段和鎖存/反寫階段(僅僅對操作170展示)。預先充電階段有兩個部份。在第一部份，測知/鎖存電路處在寄存器狀態(tài)中，而且位線被預先充電。用于預先充電階段第一部份的控制信號時間安排如下。LWLi和A信號轉變(或已轉變)到將存儲單元106與位線BLj隔離并且關閉開關116(借此使測知/鎖存電路102與位線BL失去耦合)的低邏輯狀態(tài)。控制信號B處在使測知/鎖存電路102與位線NOT BLj去耦的低邏輯狀態(tài)。P1信號被斷言，使晶體管148-152“導通”，借此給位線BLj、NOT BLj預先充電。STRB信號保持被斷言，因此測知/鎖存電路102保存先前鎖存的數(shù)據(jù)。COL DEC信號保持被斷言，使晶體管160、164保持“導通”，使信號SLj、NOT SLj保持在指示最近被讀出的存儲單元(例如，存儲單元106)的狀態(tài)的邏輯狀態(tài)。換言之，如果存儲單元106處在高邏輯狀態(tài)，那么SLj信號保持在高邏輯狀態(tài)而NOT SLj信號保持在低邏輯狀態(tài)。另一方面，如果存儲單元106處在低邏輯狀態(tài)，那么SLj信號保持在低邏輯狀態(tài)而NOT SLj信號保持在高邏輯狀態(tài)。
在這個例子中，預先充電階段的第一部份(和測知/鎖存電路的寄存器狀態(tài))一直持續(xù)到確定該電路需要訪問存儲陣列。在預先充電階段的第一部份(測知/鎖存電路的寄存器狀態(tài))中，測知/鎖存電路保存先前從存儲陣列取回的數(shù)據(jù)。如果DRAM收到對數(shù)據(jù)的請求，則確定數(shù)據(jù)是否已經(jīng)被保存在測知/鎖存電路中。如果數(shù)據(jù)被這樣保存，那么數(shù)據(jù)被從測知/鎖存電路取回。這避免訪問存儲陣列的需要，因此減少提供被請求的數(shù)據(jù)所需要的時間。如果數(shù)據(jù)當前未被保存在測知/鎖存電路之一中，那么被請求的數(shù)據(jù)將需要從適當?shù)拇鎯卧』亍?br> 當確定電路需要訪問存儲陣列的時候，預先充電階段的第一部份(和測知/鎖存電路的寄存器狀態(tài))結束。在預先充電階段的第二部份中，測知/鎖存電路不再處于寄存器狀態(tài)中，而且信號線112、122被預先充電。用于預先充電階段的第二部份的控制信號時間安排如下?？刂菩盘朠1、P2被斷言，而且其它的控制信號(LWLj、A、B、STRB和COL DEC)處在低邏輯狀態(tài)。在P1、P2信號被斷言的情況下，晶體管148-152和晶體管148-152被“導通”，借此將位線BLj、NOT BLj和信號線213、122預先充電到預先充電電壓(例如，VDD)。請注意信號線SLj、NOT SLj也被預先充電到預先充電電壓(例如，VDD)。因為沒有一個其它的控制信號(LWLj、A、B、STRB和COLDEC)被斷言，所以存取晶體管108被關閉，借此將存儲單元106與位線BLj隔離。開關116，126也是關閉的，借此將測知/鎖存電路(處在被禁止的狀態(tài)中)與位線BLj、NOT BLj隔離。
在電荷分享階段中，預先充電電路100、101被關閉(P1、P2信號處在低邏輯狀態(tài))而且LWLj、A和B信號被斷言。在LWLi信號被斷言的情況下，存取晶體管108被接通，借此使存儲單元106與位線BLj耦合、引起B(yǎng)Lj和存儲單元分享電荷。(請注意LWL信號也被斷言，因此，晶體管111被接通，借此使基準單元REF2與位線NOT BLj耦合，引起NOT BLj和基準單元REF2分享電荷)。因為A和B信號被斷言，開關116，126也是導通的，借此使測知/鎖存電路102(保持在被禁止狀態(tài)中)與位線BLj、NOT BLj耦合。
在鎖存/反寫階段的起點，A、B信號轉變(或已轉變)到低邏輯狀態(tài)，關閉開關116、126，并借此使測知/鎖存電路102與位線BLj、NOT BLj去耦。然后，STRB信號被斷言，使測知/鎖存電路102能夠測知和驅動信號線112、122。在兩個電壓中具有較高的電壓的信號線被朝高點(例如，朝VDD)驅動。在兩個電壓中具有較高的電壓的信號線被朝低點(例如，朝零點)驅動。然后，COL DEC信號被斷言，使晶體管160、164導通。如果位線BLj處在高邏輯狀態(tài)，那么信號SLj保持在高邏輯狀態(tài)(回歸信號SLj、NOT SLj已被預先充電到預先充電電壓，例如，VDD)。如果位線BLj處在低邏輯狀態(tài)，那么信號SLj轉變到低邏輯狀態(tài)。與斷言COL DEC信號同時(或其后某個時間)發(fā)生的是A信號被再次斷言，以便再一次接通開關116，借此使測知/鎖存電路102與用于對存儲單元106反寫的BLj耦合。這樣，數(shù)據(jù)被鎖存，而且存儲單元中的電壓被恢復。請注意B信號不被再次斷言，因為如上所述，不需要對與基準單元111連接的位線NOT BLj反寫。
在完成讀出和反寫操作170之后，用于讀出和反寫操作180的預先充電階段開始。如上所述，預先充電階段有兩個部份。在第一部份，測知/鎖存電路處在寄存器狀態(tài)中，而且位線被預先充電。預先充電階段的第一部份(和測知/鎖存電路的寄存器狀態(tài))一直持續(xù)到確定該電路需要訪問存儲陣列。在預先充電階段的第一部份(測知/鎖存電路的寄存器狀態(tài))中的時候，測知/鎖存電路保存先前從存儲陣列取回的數(shù)據(jù)。如果DRAM收到對數(shù)據(jù)的請求，則確定數(shù)據(jù)是否已經(jīng)被保存在測知/鎖存電路中。如果數(shù)據(jù)被這樣保存，則將數(shù)據(jù)從測知/鎖存電路取回。在預先充電階段的第二部份，測知/鎖存電路不再處于寄存器狀態(tài)，而信號線112、122被預先充電。用于讀出和反寫操作180的控制信號時間安排與上面關于讀出和反寫操作170的描述相同。
本發(fā)明的各個方面在下面就圖8所示的具有嵌入的DRAM222的集成電路200進一步予以討論。
現(xiàn)在參照圖8，集成電路200包括DRAM 222，數(shù)字信息處理器224和I/O電路系統(tǒng)226。如同下面將要討論的那樣，DRAM222使用眾多類似于DRAM電路40(圖3)的DRAM電路以及本發(fā)明的各個方面的實施方案。這樣的實施方案包括下述特征(1)將位線預先充電到朝兩個存儲單元邏輯狀態(tài)中比較弱的一個偏置的電壓，(2)有選擇地以反轉形式儲存數(shù)據(jù)，以減少刷新這樣的數(shù)據(jù)所需要的功率(至少在這個實施方案中)，(3)把數(shù)據(jù)保存在測知/鎖存電路中而且使用這樣的電路作為超高速緩存的形式以便減少存儲單元被存取的頻率并借此減少存儲器存取時間，和(4)由采用交替的功率較低的操作模式(例如，如果DRAM處在待機模式中)的電路提供基準(例如，VPP)。這些特征將在下面予以進一步的討論。
數(shù)字信息處理器224執(zhí)行在完成數(shù)字處理任務中使用的指令。I/O電路226提供對輸入和/或輸出集成電路200的信號進行調節(jié)的信號。例如，I/O電路226可能包括緩沖電路，以驅動外部負載和/或邏輯電平變換電路。邏輯電平變換電路是在用來代表集成電路之內的邏輯狀態(tài)的電壓電平不同于用來表示集成電路200外部的邏輯狀態(tài)的電壓電平的情況下被使用的。
DRAM 222、處理器224和I/O電路226通過內部總線230相互連接。內部總線230可能包括眾多分開的總線(例如，數(shù)據(jù)和地址)，每條總線將集成電路200之內的兩個或多個電路和/或器件相互連接。
集成電路200有很多通過它們與集成電路200交換信號和/或功率的用來提供對外部終端(例如，在集成電路200外部的引線、球格陣列等)的互連點的焊點。例如，VDD焊點232、VSS焊點234和VI/O焊點236被用來給集成電路200提供功率。INVERT CONTROL焊點238和STANDBY焊點240被用來把反轉控制信號和待機信號分別提供給集成電路200。這些信號將在下面予以進一步的討論。用242指示的數(shù)據(jù)和地址焊點被用來對集成電路200存取數(shù)據(jù)和地址信號。
信號線244，246把VDD、VSS焊點232，234連接到DRAM 222上。信號線(未示出)把這些焊點232，234連接到數(shù)字信息處理器224和I/O電路226上；這樣的信號線在圖8中已被省略，以保持圖形清楚。信號線248把VI/O焊點236接到DRAM 222和I/O電路226上。信號線250、254分別把反轉控制焊點238和待機焊點240連接到I/O電路226上。信號線252、256把I/O電路226接到DRAM 222上。一條或多條用258表示的總線把用242表示的數(shù)據(jù)和地址焊點連接到I/O電路226上。這一條或多條總線258在下文中被統(tǒng)稱為總線258。
在操作中，數(shù)字信息處理器224通過總線230取回指令(例如，從DRAM 222)。數(shù)字信息處理器224執(zhí)行指令，并且如果適當，產(chǎn)生將儲存在DRAM 222中的數(shù)據(jù)。數(shù)據(jù)和任何相關聯(lián)的地址可以通過總線230提供給DRAM 222。數(shù)據(jù)也能經(jīng)由I/O電路226儲存到DRAM中和從DRAM中取回。I/O電路226分別通過信號線250、254接收反轉控制信號和待機信號，并且產(chǎn)生對應的信號，通過信號線252、256提供給DRAM 222的。這些信號將在下面予以進一步的討論。數(shù)據(jù)和/或地址信號是通過總線258提供給I/O電路226的，后者產(chǎn)生對應的被依次提供給總線230的信號。
應該承認所有的這些電路、器件、焊點和互相連接可能并非在每個實施方案中都是需要的，因此不是必不可少的。此外，不拒絕包括其它類型的電路、器件、焊點及互相連接，例如但不限于模數(shù)轉換器、數(shù)模轉換器和/或其它類型的數(shù)字存儲器器件。
圖9展示DRAM 222的一個實施方案。在這個實施方案中，DRAM 222包括第一存儲陣列260、第一全局行解碼器電路262、第一全局列解碼和測知電路264、第二存儲陣列266、第二全局行解碼電路268、第二全局列解碼和測知電路270、以及控制電路272。第一存儲陣列260通過用274表示的第一組為數(shù)眾多的信號線與第一全局行解碼電路262耦合，并且通過用276表示的為數(shù)眾多的信號線與第一全局列解碼和測知電路264耦合。第二存儲陣列266被通過用278表示的第二組為數(shù)眾多的信號線與第二全局行解碼電路268耦合，而且通過用280表示的為數(shù)眾多的信號線與第二全局列解碼和測知電路270耦合。
控制電路272分別通過信號線244、246、248、252和256接收VDD信號、VSS信號、VI/O信號、INVERT CONTROL信號和STANDBY信號。控制電路272還通過信號線282接收READ/WRITE信號。
每存儲陣列260、266被分成眾多子陣列。例如，存儲陣列260被分成32個子陣列，用301-332表示，而存儲陣列266也被分為32個子陣列，用333-364表示。每個子陣列301-332、333-364實質上都類似于DRAM電路40(圖3)。
DRAM通常處在讀出模式中，但是可以通過斷言信號線282上的READ/WRITE信號進入寫模式。在下面的討論中，將假定DRAM處在讀出模式中，除非另有說明。
在操作中，地址是通過總線230提供給控制電路272的。控制電路272將地址解碼，產(chǎn)生共同識別存儲陣列260、266中的一個或多個存儲單元的RA信號和CA信號。RA和CA信號被分別提供給通過把控制信號通過信號線274、276提供給在第一存儲陣列260中的子陣列301-332作出響應的第一全局行解碼電路262和第一全局列解碼和測知電路264。RA和CA信號也被分別提供給通過把控制信號通過信號線278、280提供給第二存儲陣列266的子陣列333-364作出響應的第二全局行解碼電路268和第二全局列解碼和測知電路270。
在存儲器讀出操作的情況下，第一存儲陣列260通過產(chǎn)生指示儲存在第一存儲陣列中被選定的存儲單元中的信號的邏輯狀態(tài)的數(shù)對互補的信號260作出響應。這數(shù)對互補的信號通過信號線276提供給第一全局列解碼和測知電路264，后者依照CA信號選擇一對或多對，而且把用D、NOT D表示的選定的一對或多對互補信號提供給控制電路272?？刂齐娐?72接收互補的信號D，NOT D，而且產(chǎn)生互補的信號，DATA、NOT DATA信號，下面將予以進一步的描述，提供給總線230。
如果READ/WRITE信號在信號線282上被斷言，那么DRAM222完成下面的寫操作。控制電路272借助來自總線230的DATA& ADDR信號接收地址和數(shù)據(jù)?？刂齐娐?72通過產(chǎn)生上述的共同指示一個或多個存儲單元的RA、CA信號作出響應。除此之外，控制電路產(chǎn)生提供給第一全局列解碼和測知電路264和第二全局列解碼和測知電路270的一對或多對用D、NOT D表示的互補信號。除此之外，控制電路斷言提供給第一全局列解碼電路264和第二全局列解碼電路270的WRITE信號。然后，提供給存儲陣列260、266的數(shù)據(jù)被儲存在指定的存儲單元中。
第二全局行解碼電路268和第二全局列解碼和測知電路270分別類似于第一全局行解碼電路262和第一全局列解碼和測知電路264地操作。
圖10展示全局列解碼和測知電路264(圖9)的一個實施方案的一部分。在這個實施方案中，全局列解碼和測知電路264有等級制體系結構，這種結構包括接收由第一存儲陣列260(圖9)中的子陣列301-308(圖9)的行提供的數(shù)對多位的互補信號SL301、NOT SL301～SL308、NOT SL308的第一組讀出放大器380。每對多位的互補信號由兩個32位信號組成。第一組讀出放大器380把信號提供給第一組多路復用器382。第一組多路復用器382中的每個多路復用器依照解碼的地址信號(未示出)選擇八對多位的互補信號。被選定的數(shù)對信號提供給第二組讀出放大器384，后者把信號提供給第二組多路復用器386。與第一組多路復用器382相同，第二組多路復用器386中的每個多路復用器依照解碼的地址信號選擇八對多位互補的信號(未示出)。被選定的數(shù)對多位的互補信號被提供給第三組讀出放大器388，后者提供組成多位的互補信號D、NOT D的信號。
圖11展示控制電路272的一個實施方案的方框圖。在這個實施方案中，控制電路272包括超高速緩存管理電路400、VPP電源電路401和邏輯狀態(tài)調整電路402。
超高速緩存管理電路400控制保存在測知/鎖存電路中的數(shù)據(jù)的使用。如上所述，在一些實施方案中，測知/鎖存電路有寄存器狀態(tài)，在這種狀態(tài)中它們保存從存儲單元取回的數(shù)據(jù)。如果DRAM收到對數(shù)據(jù)的請求，超高速緩存管理電路400確定數(shù)據(jù)當前是否被保存在DRAM里面的測知/鎖存電路之一中。如果數(shù)據(jù)當前未被保存在測知/鎖存電路之一中，那么從適當?shù)拇鎯卧』乇徽埱蟮臄?shù)據(jù)。另一方面，如果數(shù)據(jù)當前被保存在一個或多個測知/鎖存電路的中，那么超高速緩存管理電路400產(chǎn)生引起將被請求的數(shù)據(jù)從適當?shù)臏y知/鎖存電路取回的控制信號。這避免訪問存儲陣列的需要，并因此減少提供被請求的數(shù)據(jù)所需要的時間。測知/鎖存電路可以在寄存器狀態(tài)中保存數(shù)據(jù)的時候與位線去耦，為的是不干擾正在預先充電為將來的存儲單元存取準備的位線。超高速緩存管理電路400將在下面參照圖14予以進一步的討論。
VPP電源電路401產(chǎn)生在存儲陣列260、266內使用的VPP電源電壓。如上所述，VPP電源電壓往往是由在待機模式中效率變得比較低的電荷抽運泵產(chǎn)生的。的確，在待機模式中使電荷抽運泵運行所需要的功率幾乎與在運行模式中使電荷抽運泵運行所需要的功率一樣多，即使在待機模式中負荷要低得多。為了確定這個問題的地址，VPP電源電路40 1有兩種操作模式。一種操作模式(即，常態(tài)操作模式)是在DRAM處在運行模式時使用的。另一種操作模式是在DRAM處在待機模式時使用的功率比較低的操作模式。其它可用的功率比較低的替代操作模式有助于減少DRAM在待機模式期間所需要的功率。VPP控制電路401將在下面參照圖15、16予以進一步的討論。
邏輯狀態(tài)調整電路402提供以反轉形式儲存數(shù)據(jù)的能力，并因此可用來幫助減少刷新主要由0組成的數(shù)據(jù)(刷新功率比較高的邏輯狀態(tài))所需要的功率數(shù)量。如上所述，如果使用反寫終止，在高邏輯狀態(tài)刷新存儲單元(例如，如圖4所示)所需要的功率數(shù)量少于在低邏輯狀態(tài)刷新存儲單元(例如，如圖5所示)所需要的功率數(shù)量。這意味著刷新主要由1組成的數(shù)據(jù)所需要的功率數(shù)量在其它條件全相等的條件下少于刷新主要由0組成的數(shù)據(jù)所需要的功率數(shù)量。
請注意在這個實施方案中，高邏輯狀態(tài)可以被稱為“刷新功率比較低的邏輯狀態(tài)”。低邏輯狀態(tài)可以被稱為“刷新功率比較高的邏輯狀態(tài)”。然而，應該理解，在一些DRAM中，刷新在低邏輯狀態(tài)的存儲單元所需要的功率數(shù)量少于刷新在高邏輯狀態(tài)的存儲單元所需要的功率數(shù)量。在這樣的DRAM中，低邏輯狀態(tài)是“刷新功率比較低的邏輯狀態(tài)”，而高邏輯狀態(tài)是“刷新功率比較高的邏輯狀態(tài)”。
借助邏輯狀態(tài)調整電路402，0比1多的數(shù)據(jù)能被反轉(以致數(shù)據(jù)所具有的1比0′多)，而且以它的反轉形式被儲存在存儲空間中，從而有效地減少刷新數(shù)據(jù)所需要的功率數(shù)量。如果數(shù)據(jù)被以反轉形式儲存，數(shù)據(jù)優(yōu)選在取回時被再次反轉，借此以它的最初形式返回數(shù)據(jù)。
在這個實施方案中，邏輯狀態(tài)調整電路402與用于INVERTCONTROL信號、DATA信號、READ/WRITE信號和D信號的信號線耦合。操作如下。在寫的情況下，邏輯狀態(tài)調整電路402接收INVERT CONTROL信號和DATA信號，并且提供D信號。如果INVERT CONTROL信號被斷言，那么由電路402提供的D信號與DATA相比較被反轉。如果INVERT CONTROL信號未被斷言，那么D具有與DATA相同的形式。在讀出的情況下，邏輯狀態(tài)調整電路402接收INVERT CONTROL信號和D，而且提供DATA信號。如果INVERT CONTROL信號被斷言，那么電路提供的DATA與D相比較是反轉的，借此使數(shù)據(jù)以它的最初形式返回。如果INVERT CONTROL信號未被斷言，那么DATA具有與D相同的形式。
在這個實施方案中，儲存在存儲單元中的邏輯狀態(tài)在一位接一位的基礎上與正常儲存數(shù)據(jù)的邏輯狀態(tài)相比較進行反轉。例如，如果正常儲存的邏輯狀態(tài)是
10000000 00010000 00000001那么通過以反轉形式儲存數(shù)據(jù)獲得的邏輯狀態(tài)是01111111 11101111 11111110本發(fā)明這個方面不應該與拓撲編碼法(一種被許多DRAM使用的特征)混淆。在拓撲編碼法中，特定的存儲地址的特定的數(shù)據(jù)位總是以反轉形式儲存的。所有其它的數(shù)據(jù)位總是以非反轉形式儲存的。哪些位以反轉形式儲存和哪些位以非反轉形式儲存的定義是DRAM的定義的一部份，即，通過用于DRAM的掩膜固定的。因此，沒有辦法在不改變掩膜的情況下控制特定地址中的特定位究竟是以反轉形式還是以非反轉形式儲存。
與拓撲編碼法相反，本發(fā)明的這個方面提供在不改變掩膜的情況下控制特定地址中特定的位究竟是以反轉形式還是以非反轉形式儲存的能力。然而，短語“以反轉形式儲存”和“以非反轉形式儲存”并非意味著拒絕與本發(fā)明的這個方面聯(lián)合使用拓撲編碼法。的確，本發(fā)明的這個方面的許多實施方案也將使用拓撲編碼法是預期的。而且，短語“以反轉形式儲存”意味著在不改變掩膜的情況下在數(shù)據(jù)的儲存形式中的一位或多位與將以別的方式儲存者相比較是反轉的。
請注意短語“有選擇地以反轉形式儲存”和短語“有選擇地以反轉形式或非反轉形式儲存數(shù)據(jù)”每個都意味著在不改變掩膜的情況下以反轉形式和非反轉形式儲存的能力。同樣地，短語“有選擇地反轉”需要在不改變掩膜的情況下反轉和不反轉的能力，另外也請注意短語“作為對～的響應”意味著“作為至少對～的響應”，以便不拒絕對一件以上事物負責。短語“基于”意味著“至少基于”，以便不拒絕以一件以上事物為基礎。
請注意如果DRAM使用拓撲編碼法，在確定是否以反轉形式儲存數(shù)據(jù)的時候把這樣的定義考慮進去可能是符合要求的。例如，如果將要儲存的數(shù)據(jù)所具有的0比1多，而用于DRAM的拓撲編碼法將使儲存形式所具有的1比0多，那么將數(shù)據(jù)反轉可能是不受歡迎的，因為這將使儲存形式所具有的0比1多。
圖12A是依照本發(fā)明的一個方面的一個實施方案邏輯狀態(tài)調整電路402的一部分的示意圖。當DRAM處在寫入模式的時候被使用的這個部分包括N個可編程的反相器(用于DATA信號和D信號中每個位的反相器)，其中三個(即5000、5001、500N-1)被展示出來。N個可編程的反相器5000、5001、500N-1全部彼此相同。每個可編程的反相器有兩個輸入(用CONTROL和IN表示)和一個輸出(用OUT表示)。每個可編程的反相器5000、5001、500N-1的CONTROL輸入接收INVERT CONTROL信號。每個可編程的反相器的IN輸入接收DATA信號中某個個別的位。用OUT表示的輸出提供D信號中的某個個別的位。操作如下。如果INVERT CONTROL信號被斷言，那么Di(當DRAM處于寫模式的時候由邏輯狀態(tài)調整電路402提供)與DATAi相比較是反轉的。如果INVERT CONTROL信號未被斷言，那么Di與DATAi相比較是未反轉的。
圖12B展示可編程的反相器500j(圖12A)的一種具體實現(xiàn)。在這種具體實現(xiàn)中，在IN收到的信號通過信號線510提供給緩沖器512。緩沖器512的輸出被提供給EXCLUSIVE OR(“XOR”)門514的第一輸入。在CONTROL收到的信號通過信號線516被提供給XOR門514的第二輸入。XOR門514的輸出在信號線518上被提供給輸出，OUT。
圖12C是依照本發(fā)明的一個方面的一個實施方案的邏輯狀態(tài)調整電路402的另一部分的示意圖。當DRAM處在讀出模式中的時候被使用的這個部分也包括N個可編程的反相器(用于DATA信號和D信號中的每個位的反相器)，其中三個(即，5190、5191、519N-1)被展示出來。N個可編程的反相器5190、5191、519N-1與可編程的反相器5000、5001、500N-1(圖1 2A)完全相同。每個可編程的反相器5190、5191、519N-1的CONTROL輸入接收INVERT CONTROL信號。IN輸入接收D信號中某個個別的位。輸出OUT提供DATA信號的某個個別的位。操作如下。如果INVERT CONTROL信號被斷言，那么DATAj(當DRAM處在讀出模式的時候由邏輯狀態(tài)調整電路402提供的)與Dj相比較是反轉的。如果INVERT CONTROL信號未被斷言，那么DATAi與Di相比較是未被反轉的。
INVERT CONTROL信號可能被也可能未被儲存在DRAM之內。如果INVERT CONTROL信號未被儲存在DRAM之內，那么按預期的邏輯狀態(tài)設置和維持INVERT CONTROL信號可能是符合要求的。否則，DRAM可能難以在適當?shù)臅r候再次反轉數(shù)據(jù)(使數(shù)據(jù)恢復到它的最初形式)。在一些實施方案中，DRAM在復位和上電的時候鎖存INVERT CONTROL信號的邏輯狀態(tài)，而且在下一次復位或上電之前一直使用被鎖存的數(shù)值。
邏輯狀態(tài)調整電路402的這個實施方案可能是特別有用的，例如，在已知在把任何數(shù)據(jù)儲存在DRAM中之前將要儲存許多數(shù)據(jù)的應用中。例如，程序代碼通常在把數(shù)據(jù)儲存在DRAM中之前是已知的，所以，該代碼和任何拓撲編碼法的定義能用來確定是否斷言INVERT CONTROL信號。例如，如果代碼和拓撲編碼法造成0比1多，那么INVERT CONTROL信號可能被斷言。否則，INVERT CONTROL信號可能未被斷言。
應該承認本發(fā)明的這個方面不局限于圖11-12B的實施方案。的確，邏輯狀態(tài)調整電路可能以任何方式予以實現(xiàn)。
圖13A展示邏輯調整電路402′的另一個實施方案。在這個實施方案中，邏輯狀態(tài)調整電路402′確定數(shù)據(jù)是否應該以反轉形式儲存。在這個實施方案中，這個決定是基于逐個地址作出的，例如基于將要儲存的數(shù)據(jù)和用于那個地址的任何拓撲編碼。為了能夠在適當?shù)臅r候再次反轉數(shù)據(jù)，邏輯狀態(tài)調整電路儲存指示每個地址的數(shù)據(jù)是否被反轉的數(shù)據(jù)。這可能但并非必需利用存儲陣列中的存儲單元。例如，每個地址可能有附加的存儲單元能夠用來儲存指示在那個地址的數(shù)據(jù)是否被反轉的數(shù)據(jù)。
圖13B展示圖13A的邏輯狀態(tài)調整電路402′的一種具體實現(xiàn)。在這個具體實現(xiàn)中，邏輯狀態(tài)調整電路402′包括DRAM拓撲編碼定義電路520、反轉控制信號發(fā)生器522、一組可編程的反相器電路524和反轉控制存儲器526。
在寫入的情況下，DATA信號和ADDR信號被提供給DRAM拓撲編碼定義電路520，后者產(chǎn)生信息指出將基于數(shù)據(jù)和用于DRAM的拓撲編碼法(并且假定數(shù)據(jù)不被邏輯狀態(tài)調整電路反轉)被儲存的數(shù)據(jù)的形式。這個信息經(jīng)由信號線528提供給反轉控制信號發(fā)生器522，后者確定數(shù)據(jù)是否應該以反轉形式儲存。例如，反轉控制信號發(fā)生器522可能把這個決定建立在將要基于數(shù)據(jù)和拓撲編碼法被儲存的1和0的數(shù)目的基礎之上。如果將要儲存的數(shù)據(jù)中0比1多，那么反轉控制信號發(fā)生器522斷言INVERT CONTROL IN信號。另一方面，如果基于數(shù)據(jù)和拓撲編碼法將要儲存的數(shù)據(jù)中1比0多，那么反轉控制信號發(fā)生器522不斷言INVERT CONTROL IN信號。INVERT CONTROL IN信號是經(jīng)由信號線530提供給那組可編程的反相器524和INVERTCONTROL信號存儲器526的。那組可編程的反相器524進一步與用于DATA信號、READ/WRITE信號和D信號的信號線耦合，而且其操作可能實質上與圖12A的邏輯狀態(tài)調整電路402類似。因此，如果INVERT CONTROL IN信號被斷言，那么由那組可編程的反相器524提供的D信號與DATA相比較是反轉的。如果INVERT CONTROL IN信號未被斷言，那么D具有與DATA相同的形式。
在讀出的情況下，INVERT CONTROL OUT信號存儲器526產(chǎn)生INVERT CONTROL OUT信號，指出數(shù)據(jù)(在由ADDR信號指示的地址)是否以反轉形式儲存。INVERT CONTROL OUT信號是經(jīng)由信號線532提供給那組可編程的反相器電路524的。如果INVERT CONTROL OUT信號被斷言，那么由那組可編程的反相器524提供的DATA與D相比較是反轉的，借此使數(shù)據(jù)返回它的最初形式。如果INVERT控制信號未被斷言，那么DATA具有與D相同的形式。
在一些其它的實施方案中，邏輯狀態(tài)調整電路可能本身不確定數(shù)據(jù)是否應該以反轉形式儲存，但是盡管如此可能仍然能夠接受和儲存用于每個地址(或存儲陣列的任何其它子集)的獨特的INVERT CONTROL信號。
應該承認本發(fā)明的這個方面不局限于高邏輯狀態(tài)是刷新功率比較低的邏輯狀態(tài)的應用。例如，在一些其它的實施方案中，高邏輯狀態(tài)是刷新功率比較高的邏輯狀態(tài)。在這樣的實施方案中，如果數(shù)據(jù)所具有的1比0多，把這樣的數(shù)據(jù)反轉(以致它的1比0多)并且以反轉形式儲存數(shù)據(jù)以便減少保存數(shù)據(jù)所需要的刷新功率的數(shù)量可能是符合要求的。數(shù)據(jù)優(yōu)選在取回的時候被再次反轉。此外，在一些其它的實施方案中，可能沒有高刷新功率邏輯狀態(tài)或低刷新功率邏輯狀態(tài)。換言之，刷新在一種邏輯狀態(tài)下的存儲單元所需要的功率數(shù)量可能近似地與刷新在另一種邏輯狀態(tài)下的存儲單元所需要的功率數(shù)量相同。
還應該承認不存在逐位反轉數(shù)據(jù)的需求。例如，一些實施方案可能只反轉某些位。其它的實施方案可能使用其它的方案。而且，雖然上述的實施方案在數(shù)據(jù)被儲存在存儲單元中之前反轉數(shù)據(jù)，但是應該理解數(shù)據(jù)可能在數(shù)據(jù)被儲存在存儲單元中之前、期間和/或之后被反轉。
圖14依照本發(fā)明的一個方面的一個實施方案展示超高速緩存管理電路400(圖11)的方框圖。在這個實施方案中，超高速緩存管理電路400包括解碼電路540，保存地址存儲器542和比較器544。在讀出的情況下，解碼電路540接收指示將從DRAM取回的數(shù)據(jù)的地址的ADDR信號。解碼電路540將地址解碼并且輸出指出哪一個(或哪組)測知/鎖存電路與那個特定的地址相關聯(lián)的信號，測知/鎖存電路標識符。測知/鎖存電路標識符是經(jīng)由信號線546提供給保存地址的存儲器542的，后者維持指出在每個測知/鎖存電路中當前保存哪些地址的信息。保存地址的存儲器542輸出指出當前被保存在相關聯(lián)的測知/鎖存電路中的地址的信號(被保存的地址)。被保存的地址信號542通過信號線548提供給比較器544，后者將當前被保存在相關聯(lián)的測知/鎖存電路中的地址與要取回數(shù)據(jù)的地址進行比較。比較器544在信號線550上輸出指出要取回的數(shù)據(jù)當前是否被保存在相關聯(lián)的測知/鎖存電路中的控制信號?？刂菩盘柾ㄖ鎯﹃嚵芯烤箲搹拇鎯卧€是從測知/鎖存電路取回數(shù)據(jù)。如果數(shù)據(jù)當前未被保存在測知/鎖存電路之一中，那么被請求的數(shù)據(jù)將從適當?shù)拇鎯卧』亍１４娴刂返拇鎯ζ?42依照從存儲單元取回的地址被更新，以便適當?shù)刂赋霎斍氨４嬖谶m當?shù)臏y知/鎖存電路中的地址。另一方面，如果數(shù)據(jù)當前被保存在一個或多個測知/鎖存電路中，那么被請求的數(shù)據(jù)將從適當?shù)臏y知/鎖存電路而不是從存儲單元取回，借此取消訪問存儲單元的需要和減少提供被請求的數(shù)據(jù)所需要的時間。
應該理解任何測知/鎖存電路在DRAM 222中可能被當作保存數(shù)據(jù)的寄存器用于作為超高速緩存的用途。這包括但不限于每個子陣列301-364中的測知/鎖存電路以及在第一全局列解碼和測知電路264和第二全局列解碼和測知電路270的等級制體系結構中使用的那些組測知/鎖存電路。
圖15展示依照本發(fā)明的一個方面的一個實施方案的VPP電源電路401(圖11)。在這個實施方案中，VPP電源電路包括電荷抽運泵600和模擬多路復用器602。請注意電荷抽運泵呈dc-dc轉換器形式。電荷抽運泵600由VDD電源供電，該電源通過信號線604把電壓(例如，1伏特)提供給輸入Vin。電荷抽運泵600有輸出Vout，它提供通過信號線606提供給模擬多路復用器602的一個輸入(IN0)的電壓(例如、2.5伏特)。模擬多路復用器602的第二輸入(IN1)通過信號線608接收VI/O信號(例如、2.5伏特)。STANDBY控制信號是在信號線610上提供的，它被提供給電荷抽運泵600的禁止輸入端(DISNABLE)和模擬多路復用器602的控制輸入端(SEL)。模擬多路復用器602的輸出是VPP信號，它通過信號線612被提供給在DRAM 222之內的一個或多個負載(例如，字線和/或預先充電電路)。
電路的操作如下。如果STANDBY信號未被斷言(即，DRAM處在運行模式中)，那么電荷抽運泵被啟動并且產(chǎn)生輸出電壓。來自電荷抽運泵的輸出電壓提供給模擬多路復用器602，后者選擇來自電荷抽運泵600的輸出作為VPP電源。如果STANDBY控制信號被斷言(即，DRAM處于待機操作模式)，那么電荷抽運泵600被禁止，于是模擬多路復用器602選擇VI/O電源信號作為VPP電源。
因此，在這個實施方案中，VPP電源電路有兩種操作模式。如果DRAM處在正常的模式中，VPP電源電壓由通過VDD電源電壓供電的電荷抽運泵產(chǎn)生。如果DRAM處在待機模式中，電荷抽運泵被繞開，而VPP電源電壓由替代來源(例如，由提供給DRAM的VI/O電源)提供。電荷抽運泵可能被關閉，從而大大減少DRAM在待機模式中所需要的功率，雖然沒有必要這樣做。
圖16展示VDD信號、VI/O信號和STANDBY信號在運行模式和待機模式期間的典型波形。請注意VI/O信號有等于(或至少近似等于)電荷抽運泵提供的VPP電源電壓的dc值(例如，2.5伏特)。請注意VI/O電源在運行模式中比在待機模式中顯著地“噪聲更大”。VI/O電源事實上噪聲太大以致無法在運行模式中作為VPP電源電壓使用。然而，它是足以在待機模式中作為VPP電源使用的“無噪聲”電源。
請注意多路復用器可能包括任何類型的選擇電路系統(tǒng)。然而，另請注意本發(fā)明的這個方面不局限于多路復用器的使用，而是可能使用任何類型的電路系統(tǒng)繞開電荷抽運泵。
雖然討論的是關于與VPP電源聯(lián)合使用電荷抽運泵和VI/O電源的電路，但是業(yè)已確認本發(fā)明的這個方面不局限于電荷抽運泵、VI/O電源和/或VPP電源。而是本發(fā)明的這個方面可能與DRAM中的任何電源電壓聯(lián)合使用任何類型的dc-dc轉換器。請注意有各種不同的dc-dc轉換器類型，包括但不限于輸出電壓高于輸入電壓的升壓型和輸出電壓低于輸入電壓的降壓型。
另外，業(yè)已確認本發(fā)明的這個方面不局限于與待機模式聯(lián)合使用，而是可能與DRAM的任何一種或多種操作模式聯(lián)合使用。
雖然業(yè)已展示就信號而言被斷言的邏輯狀態(tài)是高邏輯狀態(tài)(例如，1)的各種實施方案，但是應該理解，在一些實施方案中，就一個或多個信號而言被斷言的邏輯狀態(tài)可能是低邏輯狀態(tài)。
業(yè)已確認本發(fā)明的各種不同的方面可能被用在任何類型的DRAM中，無論是否嵌入。DRAM可能有任何形式，包括但不限于平面型的、疊層式的和/或溝槽式的單元。業(yè)已確認一些深溝槽式單元的DRAM具有比平面型或疊層式的DRAM高的單元寄生阻抗，因此可能看到來自本發(fā)明的一些方面的最大利益。
許多CMOS DRAM除了在存儲陣列中之外在DRAM中到處使用CMOS技術，例如在解碼電路和測知電路中。然而，如同在本文中使用的那樣，術語CMOS DRAM僅僅表示使用CMOS技術的DRAM。因此，就本文的目的而言，即使DRAM只有一個電路是用CMOS技術實現(xiàn)的，它也被稱為CMOS DRAM。
應該理解本文中描述的各種不同的控制電路不需要位于DRAM的任何特定部分之內。例如，在一些把本發(fā)明的各個方面合并的實施方案中，相關的控制電路遍及DRAM每個地方。本文中描述的任何電路都不需要被限制在DRAM的任何一個特定部分。例如，在一些實施方案中，電路可能比較DRAM的一個或多個部分。而且，人們理解電路的一個或多個部分可能與一個或多個其它的電路共享。的確，整個的電路可能都被分享。例如，在圖1 4的超高速緩存管理電路400中使用的解碼電路也可能被用于存儲陣列的全局和/或本地解碼電路使用。
人們還應該理解，在一些實施方案中，DRAM不接收直接來自I/O電路226的INVERT CONTROL信號和/或STANDBY信號，而是通過間接路徑接收來自I/O電路226的INVERT CONTROL信號和/或STANDBY信號。而且，人們應該理解，一些實施方案中，INVERT CONTROL信號和/或STANDBY信號是由集成電路內的來源(例如，數(shù)字信息處理器224或DRAM)產(chǎn)生的，而不是通過I/O電路226提供的。
術語“與～耦合”意味著“與～直接耦合”和“與～間接耦合”，以便不排斥被有效地耦合。同樣地，術語“與～連接”意味著“與～直接連接”和“與～間接連接”，以便不排斥被有效地連接。
場效應晶體管(FET)通常是主要的載體器件。人們應該理解本文中使用的術語FET(“場效應晶體管”)指的是任何類型的FET，例如，包括但不限于雙門和其它修正門結構的器件。
雖然揭示了使用電壓來源的各種實施方案，但是人們應該理解預先充電能夠以任何方式完成。例如，一些實施方案可能使用利用電流源的預先充電電路。
盡管業(yè)已展示和描述了各種不同的實施方案，但是熟悉這項技術的人將理解本發(fā)明不局限于這樣的實施方案，這些實施方案僅僅是為了舉例說明而被提出的，各種不同的變化和修正可以在不脫離本發(fā)明的精神和范圍的情況下被完成。除此之外，人們還應該理解本發(fā)明的各個方面中的每一個方面都可以可能被單獨使用，或者與一個或多個其它方面結合起來使用。而且，不要求本發(fā)明的任何方面提供就DRAM電路400或DRAM 222描述的優(yōu)點。因此，本發(fā)明只受權利要求書及其等同物的限制。
權利要求
1.一種包括有預先充電狀態(tài)的讀出模式的動態(tài)隨機存取存儲器(DRAM)，其中包括有眾多存儲單元的存儲空間，至少一個存儲單元子集能夠儲存對應于第一邏輯狀態(tài)或第二邏輯狀態(tài)的信號，其中邏輯狀態(tài)之一比另一個邏輯狀態(tài)弱；眾多邏輯電路，其中至少一個包括CMOS邏輯；眾多用來對至少一個存儲單元子集讀和寫數(shù)據(jù)的位線；和在預先充電狀態(tài)下將至少一條位線預先充電到朝較弱的邏輯狀態(tài)偏置的預定電壓的電路。
2.根據(jù)權利要求1的DRAM，其中預先充電電路包括在位線之一和電源電壓之間耦合的晶體管。
3.根據(jù)權利要求1的DRAM，其中如果較弱的邏輯狀態(tài)是邏輯高電平狀態(tài)，那么預先充電電路包括接在至少一個位線和電源電壓之間的正偏晶體管，而如果較弱的邏輯狀態(tài)是邏輯低電平狀態(tài)，那么預先充電電路包括在至少一個位線和電源電壓之間耦合的反偏晶體管。
4.根據(jù)權利要求1的DRAM，其中眾多組合邏輯電路包括用來指示一個或多個存儲單元的解碼器電路，而且DRAM進一步包括有與解碼器電路耦合的控制輸入并且在被指示的存儲單元和眾多位線之一之間耦合的存取晶體管，該存取晶體管的類型選自N型溝道FET和P型溝道FET。
5.根據(jù)權利要求4的DRAM，其中如果存取晶體管是N型溝道FET，那么預定電壓是等于或大于VDD-VTH，如果存取晶體管是P型溝道FET，那么預定電壓小于或等于VTH。
6.根據(jù)權利要求4的DRAM，其中如果存取晶體管是N型溝道FET，那么預定電壓實質上等于VDD，如果存取晶體管是P型溝道FET，那么預定電壓實質上等于VSS。
7.根據(jù)權利要求1的DRAM，進一步包括與位線耦合并且輸出指示被讀出的存儲單元的邏輯狀態(tài)的信號的測知電路。
8.根據(jù)權利要求1的DRAM，其中測知電路包括CMOS邏輯電路。
9.根據(jù)權利要求1的DRAM，其中存儲空間被安排成一個行和列的矩陣。
10.根據(jù)權利要求4的DRAM，其中存儲空間包括基準單元。
11.一種集成電路，其包括根據(jù)權利要求1的嵌入DRAM。
12.根據(jù)權利要求11的集成電路，進一步包括數(shù)字信息處理器。
13.一種電池供電的裝置，其有根據(jù)權利要求11的集成電路。
14.根據(jù)權利要求13的電池供電的裝置，其中集成電路進一步包括數(shù)字信息處理器。
15.一種包括有預先充電狀態(tài)的讀出模式的動態(tài)隨機存取存儲器(DRAM)，其中包括有眾多存儲單元的存儲空間，至少一個存儲單元子集能夠儲存對應于第一邏輯狀態(tài)或第二邏輯狀態(tài)的信號，其中邏輯狀態(tài)之一比另一個邏輯狀態(tài)弱；眾多邏輯電路，其中至少有一個包括CMOS邏輯電路；眾多用來對至少一個存儲單元子集讀和寫數(shù)據(jù)的位線；和用來將至少一條位線預先充電到在預先充電狀態(tài)中朝較弱的邏輯狀態(tài)偏置的預定電壓的裝置。
16.根據(jù)權利要求15的DRAM，其中預先充電裝置包括在位線之一和電源電壓之間耦合的晶體管。
17.根據(jù)權利要求15的DRAM，其中如果較弱的邏輯狀態(tài)是邏輯高電平狀態(tài)，那么用來預先充電的裝置包括在至少一條位線和電源電壓之間耦合的正偏晶體管，而且如果較弱的邏輯狀態(tài)是邏輯低電平狀態(tài)，那么用來預先充電的裝置包括在至少一條位線和電源電壓之間耦合的反偏晶體管。
18.根據(jù)權利要求15的DRAM，其中組合邏輯電路包括眾多用來指示一個或多個存儲單元的解碼器電路，而且DRAM進一步包括有與解碼器電路耦合的控制輸入并且被耦合在被指示的存儲單元之一和眾多位線之一之間的存取晶體管，存取晶體管的類型選自N型溝道FET和P型溝道FET。
19. 根據(jù)權利要求18的DRAM，其中如果存取晶體管是N型溝道FET，那么預定電壓等于或大于VDD-VTH，而且如果存取晶體管是P型溝道FET，那么預定電壓小于或等于VTH。
20.根據(jù)權利要求18的DRAM，其中如果存取晶體管是N型溝道FET，那么預定電壓實質上等于VDD，而且如果存取晶體管是P型溝道FET，那么預定電壓實質上等于VSS。
21.根據(jù)權利要求15的DRAM，進一步包括與位線耦合并且輸出指示被讀出的存儲單元的邏輯狀態(tài)的信號的測知電路。
22.根據(jù)權利要求15的DRAM，其中測知電路包括CMOS邏輯電路。
23.根據(jù)權利要求15的DRAM，其中存儲空間被安排成行和列的矩陣。
24.根據(jù)權利要求18的DRAM，其中存儲空間包括基準單元。
25.一種供在存儲空間有眾多存儲單元的CMOS DRAM中使用的方法，其中至少一個存儲單元子集能夠儲存對應于第一邏輯狀態(tài)或第二邏輯狀態(tài)的信號，邏輯狀態(tài)之一比另一個邏輯狀態(tài)弱，而且進一步有眾多用來對至少一個存儲單元子集讀和寫數(shù)據(jù)的位線，該CMOS DRAM包括具有預先充電狀態(tài)的讀出模式，該方法包括將至少一條位線預先充電到在預先充電狀態(tài)中朝較弱的邏輯狀態(tài)偏置的預定電壓。
26.根據(jù)權利要求25的方法，其中預先充電包括至少使位線之一與電源電壓耦合。
27.根據(jù)權利要求25的方法，其中DRAM接受第一電源電壓和第二電源電壓，第一電源電壓具有比第二供應電壓高的電位，而且如果比較弱的邏輯狀態(tài)是邏輯高電平狀態(tài)，那么預先充電包括使至少一條位線與第一供應電壓耦合，而且如果比較弱的邏輯狀態(tài)是邏輯低電平狀態(tài)，那么預先充電包括使至少一條位線與第二電源電壓耦合。
28.根據(jù)權利要求25的方法，其中眾多組合邏輯電路包括用來指示一個或多個存儲單元的解碼器電路，而且其中DRAM進一步包括有與解碼器電路耦合的控制輸入并且被接在被指示的存儲單元之一和眾多位線之一之間的存取晶體管，存取晶體管的類型選自N型溝道FET和P型溝道FET。
29.根據(jù)權利要求28的方法，其中如果存取晶體管是N型溝道FET，那么預定電壓等于或大于VDD-VTH，而且如果存取晶體管是P型溝道FET，那么預定電壓小于或等于VTH。
30.根據(jù)權利要求28的方法，其中如果存取晶體管是N型溝道FET，那么預定電壓實質上等于VDD，而且如果存取晶體管是P型溝道FET，那么預定電壓實質上等于VSS。
31.根據(jù)權利要求25的方法進一步包括測知至少一條位線上的信號和提供指示被讀出的存儲單元的邏輯狀態(tài)的信號。
32.根據(jù)權利要求25的方法，其中測知包括將至少一條位線提供給至少一個CMOS邏輯電路。
33.根據(jù)權利要求25的方法，其中存儲空間被安排成行和列的矩陣。
34.根據(jù)權利要求28的方法，其中存儲空間包括基準單元。
35.一種集成電路，其中包括接受輸入數(shù)據(jù)并且作為對反轉控制信號的反應有選擇地以反轉形式或非反轉形式儲存數(shù)據(jù)的動態(tài)隨機存取存儲器(DRAM)。
36.根據(jù)權利要求35的集成電路，其中DRAM包括產(chǎn)生反轉控制信號的電路。
37.根據(jù)權利要求35的集成電路，其中DRAM接收反轉控制信號。
38.根據(jù)權利要求35的集成電路，其中DRAM取回儲存的數(shù)據(jù)，而且如果數(shù)據(jù)是以反轉形式儲存的，那么DRAM將再次反轉該數(shù)據(jù)，以使數(shù)據(jù)回到它的最初形式。
39.根據(jù)權利要求3 5的集成電路，其中DRAM包括有眾多存儲單元的存儲空間，至少一個存儲單元子集能夠儲存對應于第一邏輯狀態(tài)或第二邏輯狀態(tài)的信號；以及對輸入數(shù)據(jù)和反轉控制信號作出響應產(chǎn)生將被儲存在存儲空間中的數(shù)據(jù)的電路，將被儲存的數(shù)據(jù)如果反轉控制信號被斷言則具有關于輸入數(shù)據(jù)的反轉形式，如果反轉控制信號未被斷言則具有關于輸入數(shù)據(jù)的非反轉形式。
40.根據(jù)權利要求35的集成電路，其中所述電路進一步接受從存儲空間取回的數(shù)據(jù)并且基于反轉控制信號的邏輯狀態(tài)以反轉形式或非反轉形式輸出取回的數(shù)據(jù)。
41.根據(jù)權利要求39的集成電路，其中存儲空間有眾多可單獨尋址的存儲器部分，而且電路備有眾多反轉控制信號，每個反轉控制信號與眾多可單獨尋址的存儲器部分中各自的一個存儲器部分相關聯(lián)。
42.根據(jù)權利要求41的集成電路，其中DRAM至少儲存眾多反轉控制信號之一。
43.根據(jù)權利要求3 5的集成電路，進一步包括眾多用來對至少一個存儲單元子集讀和寫數(shù)據(jù)的位線；以及在預先充電狀態(tài)中將眾多位線之中的兩條預先充電到預定電壓的電路，在電荷分享操作狀態(tài)中二條位線之一與基準分享電荷，二條位線中的另一條與存儲單元共享電荷，而在鎖存和反寫操作狀態(tài)中，使反寫到與用于存儲單元的至少一種邏輯狀態(tài)的基準分享電荷的位線終止。
44.根據(jù)權利要求43的集成電路，其中邏輯狀態(tài)之一比其它邏輯狀態(tài)弱，預定電壓是朝較弱的邏輯狀態(tài)偏置的，而且在鎖存和反寫操作狀態(tài)中，使反寫到獨立于存儲單元的邏輯狀態(tài)的基準分享電荷的位線終止。
45.一種集成電路，其包括接受輸入數(shù)據(jù)并且包括基于反轉控制信號的狀態(tài)有選擇地以反轉形式或非反轉形式儲存數(shù)據(jù)的裝置的動態(tài)隨機存取存儲器(DRAM)。
46.根據(jù)權利要求45的集成電路，進一步包括用來產(chǎn)生反轉控制信號的裝置。
47.根據(jù)權利要求45的集成電路，其中DRAM接收反轉控制信號。
48.根據(jù)權利要求45的集成電路，進一步包括在數(shù)據(jù)已以反轉形式儲存的情況下再次反轉被儲存的數(shù)據(jù)使數(shù)據(jù)回到它的最初形式的裝置。
49.根據(jù)權利要求45的集成電路，其中DRAM包括有眾多存儲單元的存儲空間，至少一個存儲單元子集能夠儲存對應于第一邏輯狀態(tài)或第二邏輯狀態(tài)的信號，而有選擇地存儲的裝置包括對輸入數(shù)據(jù)和反轉控制信號作出響應產(chǎn)生將被儲存在存儲空間中的數(shù)據(jù)的裝置，將被儲存的數(shù)據(jù)如果反轉控制信號被斷言則有關于輸入數(shù)據(jù)的反轉形式，如果反轉控制信號未被斷言則有關于輸入數(shù)據(jù)的非反轉形式。
50.根據(jù)權利要求49的集成電路，其中存儲空間具有眾多可單獨尋址的存儲部分，而且電路備有眾多反轉控制信號，每個反轉控制信號與眾多可單獨尋址的存儲器部分中各自的一個存儲器部分相關聯(lián)。
51.根據(jù)權利要求50的集成電路，其中DRAM包括用來至少儲存眾多反轉控制信號之一的裝置。
52.根據(jù)權利要求45的集成電路，進一步包括眾多用來對至少一個存儲單元子集讀和寫數(shù)據(jù)的位線；和在預先充電狀態(tài)中將眾多位線中的兩條位線預先充電到預定電壓的電路，在電荷分享操作狀態(tài)中兩條位線之一與基準分享電荷，兩條位線中的另一條與存儲單元分享電荷，而在鎖存和反寫操作狀態(tài)中，使反寫到與用于存儲單元的至少一種邏輯狀態(tài)的基準分享電荷的位線終止。
53.根據(jù)權利要求52的集成電路，其中邏輯狀態(tài)之一比其它邏輯狀態(tài)弱，預定電壓朝較弱的邏輯狀態(tài)偏置，而且在鎖存和反寫操作狀態(tài)中，使反寫到與獨立于存儲單元的邏輯狀態(tài)的基準分享電荷的位線終止。
54.一種在動態(tài)隨機存取存儲器(DRAM)中使用的方法，該方法包括基于反轉控制信號的狀態(tài)有選擇地以反轉形成或非反轉形式儲存數(shù)據(jù)。
55.根據(jù)權利要求54的方法，進一步包括產(chǎn)生反轉控制信號。
56.根據(jù)權利要求54的方法，進一步包括接受從外部給DRAM的反轉控制信號。
57.根據(jù)權利要求54的方法，進一步包括如果數(shù)據(jù)已以反轉形式儲存則再次反轉被儲存的數(shù)據(jù)，使該數(shù)據(jù)回到它的最初形式。
58.根據(jù)權利要求54的方法，其中DRAM包括有眾多存儲單元的存儲空間，至少一個存儲單元子集能夠儲存對應于第一邏輯狀態(tài)或第二邏輯狀態(tài)的信號，而有選擇地儲存包括產(chǎn)生將被儲存在存儲空間中的數(shù)據(jù)，將被儲存的數(shù)據(jù)如果反轉控制信號被斷言則有關于輸入數(shù)據(jù)的反轉形式，如果反轉控制信號未被斷言則有關于輸入數(shù)據(jù)的非反轉形式。
59.根據(jù)權利要求58的方法，其中存儲空間有眾多可單獨尋址的存儲器部分，該方法進一步包括接收眾多反轉控制信號，其中每個反轉控制信號與眾多可單獨尋址的存儲器部分中各自的一個存儲器部分相關聯(lián)。
60.根據(jù)權利要求59的方法，進一步包括至少儲存眾多反轉控制信號之一。
61.根據(jù)權利要求54的方法，其中DRAM進一步包括眾多用來對至少一個存儲單元子集讀和寫數(shù)據(jù)的位線，而且該方法進一步包括使反寫到與用于存儲單元的至少一種邏輯狀態(tài)的基準分享電荷的位線終止。
62.根據(jù)權利要求61的方法，其中邏輯狀態(tài)之一比其它邏輯狀態(tài)弱，預定電壓朝比較弱的邏輯狀態(tài)偏置，而且其中使反寫到與基準分享電荷的位線終止與存儲單元的邏輯狀態(tài)無關。
63.一種集成電路，其中包括動態(tài)隨機存取存儲器(DRAM)，包括有眾多存儲單元的存儲空間，至少一個存儲單元子集能夠儲存對應于第一邏輯狀態(tài)或第二邏輯狀態(tài)的信號；眾多對與至少一個存儲單元子集耦合用來對至少一個存儲單元子集讀和寫數(shù)據(jù)的位線；眾多測知/鎖存電路，每個電路都有第一和第二終端；眾多使每個測知/鎖存電路有選擇地與各自的一對位線耦合的開關，其中DRAM有至少一種眾多測知/鎖存電路中至少一個子集被耦合到相應的位線對上并且接收來自它們的信號的操作狀態(tài)，至少一種眾多測知/鎖存電路中至少一個子集的每個子集的至少一個終端被耦合到至少一個相應的位線對上并且驅動它們的操作狀態(tài)，和至少一種眾多測知/鎖存電路中至少一個子集的每一個都保存指示儲存在各自的存儲單元中的信號的邏輯狀態(tài)的數(shù)據(jù)的操作狀態(tài)；以及有指示與當前用于在眾多測知/鎖存電路中保存數(shù)據(jù)的存儲單元相關聯(lián)的地址的信號的超高速緩存管理電路，超高速緩存管理電路進一步有接收指示對儲存在與收到的地址相關聯(lián)的存儲單元中的數(shù)據(jù)的請求的地址的輸入，而且進一步有提供指示收到的地址是否是與當前用于在眾多測知/鎖存電路中保存數(shù)據(jù)的存儲單元相關聯(lián)的地址之一的信號的輸出。
64.根據(jù)權利要求63的DRAM，其中DRAM進一步有至少一種眾多位線至少部份地與保存指示儲存在那群存儲單元中的信號的邏輯狀態(tài)的信號的測知/鎖存電路同時預先充電的操作狀態(tài)。
65.根據(jù)權利要求63的DRAM，其中眾多測知/鎖存電路中每一個都包括第一和第二反相器，它們在第一和第二終端之間彼此交叉耦合，第一終端被連接到第一反相器的輸入和第二反相器的輸出上，第二終端被連接到第一反相器的輸出和第二反相器的輸入上。
66.根據(jù)權利要求63的DRAM，其中至少一些測知/鎖存電路有接收允許測知/鎖存電路運行的選通脈沖信號的輸入。
67.根據(jù)權利要求63的DRAM，其中至少一個存儲單元子集是按眾多的行和列安排的，而眾多位線與各自的列一一耦合。
68.一種集成電路，其中包括動態(tài)隨機存取存儲器(DRAM)，包括有眾多存儲單元的存儲空間，至少一個存儲單元子集能夠儲存對應于第一邏輯狀態(tài)或第二邏輯狀態(tài)的信號；眾多與至少一個存儲單元子集耦合用來對至少一個存儲單元子集讀和寫數(shù)據(jù)的位線對；眾多測知/鎖存電路，每個電路都有第一和第二終端；眾多使每個測知/鎖存電路有選擇地與各自的一對位線耦合的開關，其中DRAM有至少一種眾多測知/鎖存電路中至少一個子集被耦合到相應的位線對上并且接收來自它們的信號的操作狀態(tài)，至少一種眾多測知/鎖存電路中至少一個子集的每個子集的至少一個終端被耦合到至少一個相應的位線對上并且驅動它們的操作狀態(tài)，和至少一種眾多測知/鎖存電路中至少一個子集的每一個都保存指示儲存在各自的存儲單元中的信號的邏輯狀態(tài)的數(shù)據(jù)的操作狀態(tài)；以及用來儲存指示與當前用于在眾多測知/鎖存電路中保存數(shù)據(jù)的存儲單元相關聯(lián)的地址的信號、用來接收指示對儲存在與收到的地址相關聯(lián)的存儲單元中的數(shù)據(jù)的請求的地址和用來提供指示收到的地址是否是與當前用于在眾多測知/鎖存電路中保存數(shù)據(jù)的存儲單元相關聯(lián)的地址之一的信號的輸出的超高速緩存管理電路。
69.根據(jù)權利要求68的DRAM，其中DRAM進一步有至少一種眾多位線至少部份地與保存指示儲存在那群存儲單元中的信號的邏輯狀態(tài)的信號的測知/鎖存電路同時預先充電的操作狀態(tài)。
70.根據(jù)權利要求68的DRAM，其中眾多測知/鎖存電路中每個都包括第一和第二反相器，它們在第一和第二終端之間彼此交叉耦合，第一終端被連接到第一反相器的輸入和第二反相器的輸出上，第二終端被連接到第一反相器的輸出和第二反相器的輸入上。
71.根據(jù)權利要求68的DRAM，其中至少一些測知/鎖存電路有接收允許測知/鎖存電路運行的選通脈沖信號的輸入。
72.根據(jù)權利要求68的DRAM，其中至少一個存儲單元子集被安排在眾多的行和列中，而且眾多位線與各自的列一一耦合。
73.一種供在存儲空間有眾多存儲單元的動態(tài)隨機存取存儲器(DRAM)中使用的方法，其中至少一個存儲單元子集能夠儲存對應于第一邏輯狀態(tài)或第二邏輯狀態(tài)的信號，DRAM進一步有眾多與至少一個存儲單元子集耦合用來對至少一個存儲單元子集讀和寫數(shù)據(jù)的位線對和眾多測知/鎖存電路，每個測知/鎖存電路都有第一和第二終端，該方法包括提供至少一種眾多測知/鎖存電路的至少一個子集被耦合到各自的位線對上并且接收來自它們的信號的操作狀態(tài)；提供至少一種眾多測知/鎖存電路中至少一個子集的每個子集的至少一個終端被耦合到至少一個相應的位線對上并且驅動它們的操作狀態(tài)；提供至少一種眾多測知/鎖存電路中至少一個子集的每一個都保存指示被儲存在相應的存儲單元中的信號的邏輯狀態(tài)的數(shù)據(jù)的操作狀態(tài)；儲存指示與當前用于把數(shù)據(jù)保存在眾多測知/鎖存電路中的存儲單元相關聯(lián)的地址的信號；接收指示對被儲存在與收到的地址相關聯(lián)的存儲單元中的數(shù)據(jù)的請求的地址；以及提供指示收到的地址是否是與當前用于在眾多測知/鎖存電路中保存數(shù)據(jù)的存儲單元相關聯(lián)的地址之一的信號。
74.根據(jù)權利要求73的方法，其中所述方法進一步包括至少一種眾多位線至少部份地與保存指示被儲存在那群存儲單元中的信號的邏輯狀態(tài)的信號的測知/鎖存電路同時預先充電的操作狀態(tài)。
75.根據(jù)權利要求73的方法，其中眾多測知/鎖存電路每個都包括第一和第二反相器，它們在第一和第二終端之間彼此交叉耦合，第一終端被連接到第一反相器的輸入和第二反相器的輸出上，第二終端被連接到第一反相器的輸出和第二反相器的輸入上。
76.根據(jù)權利要求73的方法，其中至少一些測知/鎖存電路有接收允許測知/鎖存電路運行的選通脈沖信號的輸入。
77.根據(jù)權利要求73的方法，其中至少一個存儲單元子集被安排在眾多的行和列中，而且眾多位線與各自的列一一耦合。
78.一種集成電路，其中包括動態(tài)隨機存取存儲器(DRAM)，包括有眾多存儲單元的存儲空間，至少一個存儲單元子集能夠儲存對應于第一邏輯狀態(tài)或第二邏輯狀態(tài)的信號；眾多與至少一個存儲單元子集耦合用來對至少一個存儲單元子集讀和寫數(shù)據(jù)的位線對；眾多測知/鎖存電路，每個電路都有第一和第二終端；眾多使每個測知/鎖存電路有選擇地與各自的位線對耦合的開關；DRAM至少有眾多測知/鎖存電路的至少一個子集接收來自相應的位線對的信號的第一操作狀態(tài)，并且進一步至少有眾多測知/鎖存電路中至少一個子集的每個子集的至少一個終端提供信號以驅動至少一個相應的位線對的第二操作狀態(tài)，并且進一步至少有眾多測知/鎖存電路中至少一個子集的每一個的至少一個終端不接到相應的位線對上并且把指示儲存在各自的存儲單元中的信號的邏輯狀態(tài)至少部分地與用于眾多測知/鎖存電路的至少一個子集的每一個的相應的位線對同時耦合的信號提供給預先充電信號的第三操作狀態(tài)。
79.一種集成電路，其中包括動態(tài)隨機存取存儲器(DRAM)，包括有眾多存儲單元的存儲空間，至少一個存儲單元子集能夠儲存對應于第一邏輯狀態(tài)或第二邏輯狀態(tài)的信號；眾多與至少一個存儲單元子集耦合用來對至少一個存儲單元子集讀和寫數(shù)據(jù)的位線對；眾多測知/鎖存電路，每個電路都有第一和第二終端；眾多使每個測知/鎖存電路有選擇地與各自的位線對耦合的開關；DRAM至少有第一操作狀態(tài)，在該操作狀態(tài)中眾多測知/鎖存電路的至少一個子集接收來自相應的位線對的信號，該信號指示儲存在相應的存儲單元中的信號的狀態(tài)；并且進一步至少有第二操作狀態(tài)，在該操作狀態(tài)中眾多測知/鎖存電路中至少一個子集的每個子集的至少一個終端提供信號以驅動至少一個相應的位線對；并且進一步至少有第三操作狀態(tài)，在該操作狀態(tài)中眾多測知/鎖存電路中至少一個子集的每一個的至少一個終端不接到相應的位線對上并且把指示儲存在各自的存儲單元中的信號的邏輯狀態(tài)的信號；以及用來至少部分地與第三操作狀態(tài)同時給用于眾多測知/鎖存電路中至少一個子集的每一個的相應的位線對預先充電的裝置。
80.一種供存儲空間有眾多存儲單元的動態(tài)隨機存取存儲器(DRAM)使用的方法，至少一個存儲單元子集能夠儲存對應于第一邏輯狀態(tài)或第二邏輯狀態(tài)的信號，DRAM進一步有眾多與至少一個存儲單元子集耦合用來對至少一個存儲單元子集讀和寫數(shù)據(jù)的位線對和眾多測知/鎖存電路，每個測知/鎖存電路有第一和第二終端，該方法包括至少提供第一操作狀態(tài)，在該操作狀態(tài)中眾多測知/鎖存電路的至少一個子集接收來自相應的位線對的信號，該信號指示儲存在各自的存儲細胞中的信號的邏輯狀態(tài)；至少提供第二操作狀態(tài)，在該操作狀態(tài)中眾多測知/鎖存電路的至少一個子集的每一個的至少一個終端提供驅動至少一個相應的位線對的信號；至少提供第三操作狀態(tài)，在該操作狀態(tài)中眾多測知/鎖存電路的至少一個子集的每一個的至少一個終端不接到相應的位線對上并且提供指示儲存在相應的存儲單元中的信號的邏輯狀態(tài)的信號；以及至少提供一種操作狀態(tài)，在該操作狀態(tài)中用于眾多測知/鎖存電路的至少一個子集的每一個的相應的位線對至少部份地與第三操作狀態(tài)同時預先充電。
81.一種集成電路，其中包括動態(tài)隨機存取存儲器(DRAM)，包括有眾多存儲單元的存儲空間，至少一個存儲單元子集能夠儲存對應于第一邏輯狀態(tài)或第二邏輯狀態(tài)的信號；與至少一個存儲單元子集耦合用來對至少一個存儲單元子集讀和寫數(shù)據(jù)的眾多位線對；眾多測知/鎖存電路，每個電路有第一和第二終端；眾多使每個測知/鎖存電路有選擇地與相應的位線對耦合的開關，其中DRAM有第一讀出模式，在該模式中DRAM接收地址，以便指示對儲存在與該地址相關聯(lián)的存儲單元中的數(shù)據(jù)的請求，而且在回應中，至少每一個測知/鎖存電路子集的第一和第二終端被耦合到相應的位線對上接收來自那些位線對的信號，指示儲存在各自的存儲單元中的邏輯狀態(tài)的信號；DRAM有反寫模式，在該模式中眾多測知/鎖存電路中至少每個子集的至少一個終端被耦合到至少一個相應的位線對上并且驅動它們，以提供反寫到相應的存儲單元的信號，而且DRAM有第二讀出模式，在該模式中DRAM接收一個地址，以便指示對儲存在與在第二讀出模式中收到的地址相關聯(lián)存儲單元中的數(shù)據(jù)的請求，眾多測知/鎖存電路的至少一個子集的至少一個所述終端在不作為對在第二讀出模式中收到的地址的響應把眾多測知/鎖存電路的所述終端與相應的位線對耦合的情況下提供一個或多個指示與儲存在第二讀出模式中收到的地址相關聯(lián)的存儲單元中的數(shù)據(jù)的邏輯狀態(tài)的信號。
82.一種集成電路，其中包括有第一操作模式和第二操作模式的動態(tài)隨機存取存儲器(DRAM)，第一操作模式和第二操作模式每個都包括刷新狀態(tài)，DRAM包括有至少在第一操作模式中的時候提供功率的輸出的dc-dc轉換器；以及至少在第一操作模式中的時候接受從dc-dc轉換器輸出的功率并且至少在第二操作模式中的時候通過繞開dc-dc轉換器的路徑在第二操作模式中接受功率的電路。
83.根據(jù)權利要求82的集成電路，其中dc-dc轉換器是升壓型dc-dc轉換器。
84.根據(jù)權利要求82的集成電路，其中dc-dc轉換器是電荷抽運泵。
85.根據(jù)權利要求84的集成電路，其中電荷抽運泵是電容型電荷抽運泵。
86.根據(jù)權利要求82的集成電路，其中在第一操作模式中，dc-dc轉換器在第一電壓下提供功率，而在第二操作模式中，電路在實質上等于第一電壓的第二電壓下接受功率。
87.根據(jù)權利要求82的集成電路，其中該集成電路進一步包括用來把互連點提供給在集成電路外部的電源電壓終端的電源焊點，而且繞開dc-dc轉換器的路徑至少在第二操作模式中把電路與電源焊點連接起來。
88.根據(jù)權利要求82的集成電路，其中DRAM進一步包括眾多存儲單元，而所述電路包括眾多至少接受一部分功率并且控制眾多與眾多存儲單元的至少一個子集耦合的晶體管的字線。
89.根據(jù)權利要求82的集成電路，其中DRAM進一步包括眾多存儲單元和眾多與至少一個存儲單元子集耦合用來對至少一個存儲單元子集讀和寫數(shù)據(jù)的位線對，而所述電路包括眾多至少接受一部分收到的功率的預先充電電路。
90.根據(jù)權利要求82的集成電路，進一步包括通過用于外部的VI/O電源的焊點供電的I/O驅動器，而且在第二操作模式中，繞開dc-dc轉換器的路徑使電路與所述的焊點耦合。
91.根據(jù)權利要求90的集成電路，其中DRAM進一步包括包含通過所述焊點供電的邏輯電平變換電路的I/O電路系統(tǒng)。
92.根據(jù)權利要求82的集成電路，其中dc-dc轉換器在第二操作模式中關閉。
93.根據(jù)權利要求82的集成電路，其中dc-dc轉換器在第二操作模式中實質上不供電。
94.根據(jù)權利要求82的集成電路，其中DRAM有運行模式和待機模式，而且其中第一操作模式與運行模式相關聯(lián)，而第二操作模式與待機模式相關聯(lián)。
95.一種集成電路，其中包括有第一操作模式和第二操作模式的動態(tài)隨機存取存儲器(DRAM)，第一操作模式和第二每個操作模式每個都包括刷新狀態(tài)，DRAM包括至少在第一操作模式中的時候有供電輸出的dc-dc轉換器；至少在第一操作模式中的時候接收從dc-dc轉換器輸出的功率的電路；以及用來在第二操作模式中的時候通過繞開dc-dc轉換器的路徑供電的裝置。
96.根據(jù)權利要求95的集成電路，其中dc-dc轉換器是升壓型dc-dc轉換器97。
97.根據(jù)權利要求95的集成電路，其中dc-dc轉換器是電荷抽運泵。
98.根據(jù)權利要求97的集成電路，其中電荷抽運泵是電容型電荷抽運泵。
99.根據(jù)權利要求95的集成電路，其中在第一操作模式中，dc-dc轉換器在第一電壓下供電，而在第二操作模式中，所述電路在實質上等于第一電壓的第二電壓下接收功率。
100.根據(jù)權利要求95的集成電路，其中集成電路進一步包括為集成電路外部的電源電壓終端提供互連點的電源焊點，而繞開dc-dc轉換器的路徑至少在第二操作模式中把所述電路與電源焊點連接起來。
101.根據(jù)權利要求95的集成電路，其中DRAM進一步包括眾多存儲單元，而且電路包括至少接受一部分收到的功率并且控制與眾多存儲單元的至少一個子集耦合的眾多晶體管的眾多字線。
102.根據(jù)權利要求95的集成電路，其中DRAM進一步包括眾多存儲單元和與至少一個存儲單元子集耦合用來對至少一個存儲單元子集讀和寫數(shù)據(jù)的眾多位線對，而所述電路包括眾多至少接受一部分收到的功率的預先充電電路。
103.根據(jù)權利要求95的集成電路，進一步包括通過用于外部VI/O電源的焊點供電的I/O驅動器，而且在第二操作模式中，繞開dc-dc轉換器的路徑使所述電路與所述焊點耦合。
104.根據(jù)權利要求103的集成電路，其中DRAM進一步包括包含通過所述焊點供電的邏輯電平變換電路的I/O電路系統(tǒng)。
105.根據(jù)權利要求95的集成電路，其中dc-dc轉換器在第二操作模式中關閉。
106.根據(jù)權利要求95的集成電路，其中dc-dc轉換器在第二操作模式中實質上不供電。
107.根據(jù)權利要求95的集成電路，其中DRAM有運行模式和待機模式，而且第一操作模式與運行模式相關聯(lián)，而第二操作模式與待機模式相關聯(lián)。
108.一種供在動態(tài)隨機存取存儲器DRAM中使用的方法，DRAM有第一操作模式和第二操作模式，第一操作模式和第二操作模式每個都包括刷新狀態(tài)，DRAM有dc-dc轉換器和至少在第一操作模式中的時候接收來自dc-dc轉換器的功率的電路，所述方法包括在第二操作模式中的時候通過繞開dc-dc轉換器的路徑為電路供電。
109.根據(jù)權利要求108的方法，其中dc-dc轉換器是升壓型dc-dc轉換器。
110.根據(jù)權利要求108的方法，其中dc-dc轉換器是電荷抽運泵。
111.根據(jù)權利要求110的方法，其中電荷抽運泵是一個電容型電荷抽運泵。
112.根據(jù)權利要求108的方法，其中在第一操作模式中，dc-dc轉換器在第一電壓下供電，而在第二操作模式中，電路在實質上等于第一電壓的第二電壓下接收功率。
113.根據(jù)權利要求108的方法，其中集成電路進一步包括用來為集成電路外部的電源電壓終端提供互連點的電源焊點，而且繞開dc-dc轉換器的路徑至少在第二操作模式中把電路接到電源焊點上。
114.根據(jù)權利要求108的方法，其中DRAM進一步包括眾多存儲單元，而所述電路包括至少接收一部分收到的功率并且控制與眾多存儲單元的至少一個子集耦合的眾多晶體管的眾多字線。
115.根據(jù)權利要求108的方法，其中DRAM進一步包括眾多存儲單元和與至少一個存儲單元子集耦合用來對至少一個存儲單元子集讀和寫數(shù)據(jù)的眾多位線對，而所述電路包括眾多至少接收一部分收到的功率的預先充電電路。
116.根據(jù)權利要求108的方法沒，進一步包括通過用于VI/O電源外部的焊點供電的I/O驅動器，而且在第二操作模式中，繞開dc-dc轉換器的路徑使所述電路與所述焊點耦合。
117.根據(jù)權利要求116的方法，其中DRAM進一步包括包含通過所述焊點供電的邏輯電平變換電路的I/O電路系統(tǒng)。
118.根據(jù)權利要求108的方法，其中dc-dc轉換器在第二操作模式中關閉。
119.根據(jù)權利要求108的方法，其中dc-dc轉換器在第二操作模式中實質上不供電。
120.根據(jù)權利要求108的方法，其中DRAM有運行模式和待機模式，而且第一操作模式與運行模式相關聯(lián)，而第二操作模式與待機模式相關聯(lián)。
121.一種集成電路，其中包括有包括第一操作模式和第二操作模式在內的至少兩種操作模式的DRAM，DRAM包括有接受輸入電壓的第一輸入并且有提供輸出電壓的輸出的dc-dc轉換器電路；有第一輸入終端連接dc-dc轉換器的輸出終端、有第二輸入終端接受輸入電壓、有控制終端接收指示DRAM究竟在第一操作模式中還是在第二操作模式中的信號并且有輸出終端提供輸出電壓的開關網(wǎng)絡，其中如果DRAM在第一操作模式中，那么開關網(wǎng)絡把輸出終端接到第一輸入終端上，如果DRAM在第二個操作模式中，那么開關網(wǎng)絡把輸出終端接到第二輸入終端上；以及至少一個有終端連接開關網(wǎng)絡輸出的電路。
122.根據(jù)權利要求121的集成電路，其中第一操作模式是運行模式，而第二操作模式是待機模式。
123.根據(jù)權利要求122的集成電路，其中dc-dc轉換器電路進一步有接收指示DRAM究竟是在第一操作模式中還是在第二操作模式中的控制信號的終端，而且如果DRAM在第二操作模式中，dc-dc轉換器電路的輸出不提供輸出電壓。
124.根據(jù)權利要求123的集成電路，其中開關網(wǎng)絡包括多路復用電路。
全文摘要
有DRAM的集成電路的各個方面被揭示出來。在一個實施方案中，集成電路包括DRAM，后者(1)預先將位線充電到朝兩種存儲單元邏輯狀態(tài)中較弱的狀態(tài)偏置的電壓，(2)有選擇地以減少刷新數(shù)據(jù)所需要的功率的反轉形式儲存這樣的數(shù)據(jù)(在至少一個實施方案中)，(3)將數(shù)據(jù)保持在感覺/鎖存電路中并且把這樣的電路用作減少存儲單元的存取頻率并借此減少存儲器存取時間的超高速緩存形式，和(4)由使用較低功率的交替操作模式的電路提供基準(例如，V
文檔編號G11C11/406GK1518742SQ02812567
公開日2004年8月4日 申請日期2002年6月3日 優(yōu)先權日2001年6月11日
發(fā)明者羅伯特·A·潘丘克, 羅伯特 A 潘丘克 申請人:模擬裝置公司