專利名稱：具有數(shù)據(jù)掩蔽引腳的半導(dǎo)體存儲裝置及包括該裝置的存儲系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體存儲裝置及包括該存儲裝置的存儲系統(tǒng)，更詳細(xì)地說，本發(fā)明涉及一種在一存儲系統(tǒng)中可以混有具有不同結(jié)構(gòu)的存儲模塊的同步DRAM及一種包括該同步DRAM的存儲系統(tǒng)。
背景技術(shù)：
為了提高系統(tǒng)性能，必須提高諸如DRAM之類的半導(dǎo)體存儲裝置的集成度和速度。也就是，需要能夠快速處理更多數(shù)據(jù)的DRAM。因此，研制了用于高速工作的與系統(tǒng)時鐘信號同步工作的同步DRAM，該同步DRAM的出現(xiàn)明顯的提高了數(shù)據(jù)傳送速度。
但是，在該同步DRAM中，數(shù)據(jù)的輸入和輸出必須在系統(tǒng)時鐘信號的一周期之內(nèi)執(zhí)行，從而限制了同步DRAM和DRAM控制器之間帶寬的增加，也就是限制了每單位時間輸入到一存儲裝置和從一存儲裝置輸出的數(shù)據(jù)量的增加。因此，為了進(jìn)一步增加數(shù)據(jù)傳送速度，研制了一種雙數(shù)據(jù)速率(DDR)同步DRAM，在這種同步DRAM中數(shù)據(jù)選通信號的上升沿和下降沿均與輸入和輸出數(shù)據(jù)同步。
圖1的示意性框圖示出了一包括有DDR同步DRAM的存儲系統(tǒng)。參見圖1，在一包括DDR同步DRAM的存儲系統(tǒng)中，由時鐘驅(qū)動器17所產(chǎn)生的系統(tǒng)時鐘信號(CK)被傳送到在存儲模塊13中的DDR同步DRAM15。在寫入和讀出操作期間，地址(ADD)和指令(COM)從存儲控制器11被傳送到在存儲模塊13中的DDR同步DRAM15。
在寫入期間，數(shù)據(jù)(DQ)和數(shù)據(jù)選通信號(DQS)從存儲控制器11被傳送到在存儲模塊13中的DDR同步DRAM15。在讀出期間，DQ和DQS信號從在存儲模塊13中的DDR同步DRAM15被傳送到存儲控制器11。也就是，數(shù)據(jù)(DQ)和數(shù)據(jù)選通信號(DQS)是雙向傳送的。在寫入期間在存儲控制器11中產(chǎn)生的數(shù)據(jù)掩蔽信號(DM)從存儲控制器11輸出并傳送到在存儲模塊13中的DDR同步DRAM15。
該數(shù)據(jù)選通信號(DQS)是用來選通數(shù)據(jù)(DQ)的輸入和輸出的信號，并且該數(shù)據(jù)掩蔽信號(DM)是用來在寫入期間掩蔽予置數(shù)據(jù)輸入到DDR同步DRAM15的信號。通常，在具有×4結(jié)構(gòu)的同步DRAM中每4個數(shù)據(jù)比特賦予一數(shù)據(jù)選通信號(DQS)和一數(shù)據(jù)掩蔽信號(DM)，而在具有×8結(jié)構(gòu)的同步DRAM中每8個數(shù)據(jù)比特賦予一數(shù)據(jù)選通信號(DQS)和一數(shù)據(jù)掩蔽信號(DM)。
因此，如圖2所示，如果在圖1所示的存儲系統(tǒng)中包括具有×4結(jié)構(gòu)的同步DRAM的模塊(×4模塊)不與包括具有×8結(jié)構(gòu)的同步DRAM的模塊(×8模塊)相混合，則數(shù)據(jù)(DQ)和數(shù)據(jù)選通信號(DQS)之間的關(guān)系總是規(guī)律的。也就是，當(dāng)存儲模塊(13-1至13-4)均為×4結(jié)構(gòu)時，該數(shù)據(jù)(DQ)是N比特，并且數(shù)據(jù)選通信號(DQS)的數(shù)量是N/4。如果存儲模塊(13-1至13-4)均為×8結(jié)構(gòu)時，該數(shù)據(jù)(DQ)是N比特，并且數(shù)據(jù)選通信號(DQS)的數(shù)量是N/8。
當(dāng)數(shù)據(jù)從每一存儲模塊(13-1至13-4)被讀取時，從每一存儲模塊(13-1至13-4)傳送到存儲控制器11的數(shù)據(jù)選通信號(DQS)的數(shù)量是相同的。存儲控制器11用來從每一存儲模塊(13-1至13-4)接收讀取的數(shù)據(jù)的數(shù)據(jù)選通信號的數(shù)量是相同的。因此，利用相同數(shù)量的數(shù)據(jù)選通信號(DQS)存儲控制器11可以容易地接收從每一存儲模塊(13-1至13-4)所讀取的數(shù)據(jù)。
但是，如圖3所示，如果在如圖1所示的存儲系統(tǒng)中×4模塊與×8模塊相混合，則數(shù)據(jù)(DQ)和數(shù)據(jù)選通信號(DQS)之間的關(guān)系是不規(guī)律的。這里，假定存儲模塊(13-5和18-8)是×4模塊和存儲模塊(13-6和13-7)是×8模塊。
在這種情況中，當(dāng)從每一存儲模塊(13-5至13-8)讀取數(shù)據(jù)時，從×4模塊，即存儲模塊(13-5和13-8)傳送到存儲控制器11的數(shù)據(jù)選通信號(DQS)的數(shù)量與從×8模塊，即存儲模塊(13-6和13-7)，傳送到存儲控制器11的數(shù)據(jù)選通信號(DQS)的數(shù)量是不同的。存儲控制器11用來接收從×4模塊(13-5和13-8)讀取的數(shù)據(jù)的數(shù)據(jù)選通信號(DQS)的數(shù)量與存儲器11用來接收從×8模塊(13-6和13-7)讀取的數(shù)據(jù)的數(shù)據(jù)選通信號(DQS)的數(shù)量是不同的。
例如，當(dāng)從×4模塊(13-5和13-8)讀取的數(shù)據(jù)(DQ)是N比特時，數(shù)據(jù)選通信號(DQS)的N/4(置0和置1)從該×4模塊(13-5和13-8)傳送到存儲控制器11，但是當(dāng)從×8模塊(13-6和13-7)讀取的數(shù)據(jù)(DQ)是N比特時，數(shù)據(jù)選通信號(DQS)的N/8(置0)從該×8模塊(13-6和13-7)傳送到存儲控制器11。
因此，當(dāng)在一存儲系統(tǒng)中×4模塊與×8模塊相混合時，該存儲控制器難以確定當(dāng)從該模塊讀取數(shù)據(jù)時哪個數(shù)據(jù)選通信號用來接收數(shù)據(jù)。因此，在存儲系統(tǒng)中必須包括有相同結(jié)構(gòu)的存儲模塊。

發(fā)明內(nèi)容
為了解決上述問題，本發(fā)明的第一個目的是提供一種在一存儲系統(tǒng)中可混合具有不同結(jié)構(gòu)的存儲模塊的同步DRAM。
本發(fā)明的第二個目的是提供一種可混有不同結(jié)構(gòu)的存儲模塊的存儲系統(tǒng)。
根據(jù)本發(fā)明，提供了一種例如同步DRAM的半導(dǎo)體存儲裝置，該存儲裝置的操作與系統(tǒng)時鐘信號同步并且響應(yīng)于一數(shù)據(jù)選通信號而輸入和輸出數(shù)據(jù)。該裝置包括有一在存儲器寫入操作期間接收用來掩蔽輸入數(shù)據(jù)的數(shù)據(jù)掩蔽信號的數(shù)據(jù)掩蔽引腳。根據(jù)本發(fā)明，在存儲器讀取操作期間與數(shù)據(jù)選通信號相同的信號通過數(shù)據(jù)掩蔽引腳輸出。
本發(fā)明的裝置可工作在與系統(tǒng)時鐘信號的上升沿和下降沿相同步的狀態(tài)下。
在一實施例中，該同步DRAM進(jìn)一步包括一用來緩沖通過數(shù)據(jù)掩蔽引腳接收的數(shù)據(jù)掩蔽信號并將其輸出到一內(nèi)部電路的數(shù)據(jù)掩蔽信號輸入緩沖器，和一用來緩沖內(nèi)部產(chǎn)生的內(nèi)部數(shù)據(jù)選通信號并將其輸出到數(shù)據(jù)掩蔽引腳的輔助數(shù)據(jù)選通信號輸出緩沖器。
該同步DRAM還可以包括一可外部控制的模式寄存器，其中該輔助數(shù)據(jù)選通信號輸出緩沖器由模式寄存器控制。
根據(jù)另一方面，根據(jù)本發(fā)明提供的一存儲系統(tǒng)包括至少一個第一存儲模塊，該第一存儲模塊的操作與系統(tǒng)時鐘信號同步，并且響應(yīng)于一個或多個數(shù)據(jù)選通信號的每一個而輸入和輸出數(shù)據(jù)。該系統(tǒng)還包括至少一個第二存儲模塊，該第二存儲模塊的操作與系統(tǒng)時鐘信號同步，并且響應(yīng)于數(shù)據(jù)選通信號的每一個而輸入和輸出數(shù)據(jù)。存儲控制器控制第一和第二存儲模塊，并且與第一和第二存儲模塊一起傳送和接收數(shù)據(jù)。根據(jù)本發(fā)明，第一存儲模塊的結(jié)構(gòu)不同于第二存儲模塊的結(jié)構(gòu)。
在一實施例中，第一和第二存儲模塊的操作與系統(tǒng)時鐘信號的上升沿和下降沿同步。
在一實施例中，第一存儲模塊的結(jié)構(gòu)是×4結(jié)構(gòu)，而第二存儲模塊的結(jié)構(gòu)是×8結(jié)構(gòu)、×16結(jié)構(gòu)和×32結(jié)構(gòu)中的一種。
包括在第二存儲模塊中的每一半導(dǎo)體裝置可包括一數(shù)據(jù)掩蔽引腳，該數(shù)據(jù)掩蔽引腳接收來自存儲控制器的用于在寫入期間掩蔽輸入數(shù)據(jù)的數(shù)據(jù)掩蔽信號，并且在讀取期間通過該數(shù)據(jù)掩蔽引腳輸出與數(shù)據(jù)掩蔽信號相同的信號。另外，該半導(dǎo)體存儲裝置的數(shù)據(jù)掩蔽引腳可以連接到用來傳送數(shù)據(jù)選通信號的數(shù)據(jù)選通線。
在一實施例中，包括在第二存儲模塊中的半導(dǎo)體存儲裝置包括有一數(shù)據(jù)掩蔽信號輸入緩沖器和一輔助數(shù)據(jù)選通信號輸出緩沖器。數(shù)據(jù)掩蔽信號輸入緩沖器緩沖通過數(shù)據(jù)掩蔽引腳所接收的數(shù)據(jù)掩蔽信號并將其輸入到一內(nèi)部電路。輔助數(shù)據(jù)選通信號輸出緩沖器緩沖一內(nèi)部產(chǎn)生的內(nèi)部數(shù)據(jù)選通信號并將其輸出到數(shù)據(jù)掩蔽引腳。
包括在第二存儲模塊中的每一半導(dǎo)體裝置還可包括一可外部控制的模式寄存器。輔助數(shù)據(jù)選通信號輸出緩沖器可由模式寄存器的一輸出信號控制。


本發(fā)明的上述和其它目的、特征和優(yōu)點將通過參考附圖對本發(fā)明的優(yōu)選實施例所作的詳細(xì)說明而更為清楚。在不同圖中所涉及的相同部件用相同標(biāo)號表示。附圖不必成比例的繪制，重點是要說明本發(fā)明的原理。
圖1是說明包括一DDR同步DRAM的存儲系統(tǒng)的示意性框圖。
圖2示出了當(dāng)在常規(guī)存儲系統(tǒng)中使用具有相同結(jié)構(gòu)的模塊時數(shù)據(jù)和數(shù)據(jù)選通信號之間的關(guān)系。
圖3示出了當(dāng)在常規(guī)存儲系統(tǒng)中混合具有不同結(jié)構(gòu)的模塊時數(shù)據(jù)和數(shù)據(jù)選通信號之間的關(guān)系。
圖4示出了根據(jù)本發(fā)明的一實施例的一存儲系統(tǒng)。
圖5的電路圖示出了涉及根據(jù)本發(fā)明的一同步DRAM中的數(shù)據(jù)掩蔽信號和數(shù)據(jù)選通信號的輸入和輸出的部分。
圖6的定時圖示出了在一常規(guī)同步DRAM中的信號和根據(jù)本發(fā)明的同步DRAM中的信號之間的不同。
具體實施例方式
圖4示出了根據(jù)本發(fā)明的一實施例的存儲系統(tǒng)。這里，假定存儲模塊(43-5和43-8)是×4模塊和存儲模塊(43-6和43-7)是×8模塊。存儲模塊(43-5至43-8)與系統(tǒng)時鐘信號同步地操作，并響應(yīng)數(shù)據(jù)選通信號(DQS)而輸入和輸出數(shù)據(jù)。
參見圖4，在根據(jù)本發(fā)明的系統(tǒng)中×8模塊(43-6和43-7)的數(shù)據(jù)掩蔽引腳45被連接到用來傳送數(shù)據(jù)選通信號(DQS)的數(shù)據(jù)選通線(置1)。具體地說，×8模決的數(shù)據(jù)掩蔽引腳45被連接到數(shù)據(jù)選通線(置1)，在已有技術(shù)中該數(shù)據(jù)選通線不與×8模塊(43-6和43-7)相連。
同時，插入在×8模塊(43-6和43-7)中的×8同步DRAM包括數(shù)據(jù)掩蔽引腳，該數(shù)據(jù)掩蔽引腳在寫入期間接收用來掩蔽予置輸入數(shù)據(jù)的數(shù)據(jù)掩蔽信號，并且在讀取期間通過該數(shù)據(jù)掩蔽引腳輸出與數(shù)據(jù)選通信號相同的信號。插入該×8模塊(43-6和43-7)中的×8同步DRAM的數(shù)據(jù)掩蔽引腳被連接到×8模塊(43-6和43-7)的數(shù)據(jù)掩蔽引腳45。
因此，在根據(jù)本發(fā)明的存儲系統(tǒng)中，當(dāng)從×8模塊(43-6和43-7)讀取N比特的數(shù)據(jù)(DQ)時，從×8模塊(43-6和43-7)的數(shù)據(jù)選通引腳輸出的N/8(置0)數(shù)據(jù)選通信號(DQS)和從×8模塊(43-6和43-7)的數(shù)據(jù)掩蔽引腳45輸出的N/8(置1)數(shù)據(jù)選通信號(DQS)被傳送到存儲控制器41。
另外，當(dāng)從×4模塊(43-5和43-8)讀取N比特數(shù)據(jù)(DQ)時，從×4模塊(43-5和43-8)的數(shù)據(jù)選通引腳輸出N/4(置0和置1)數(shù)據(jù)選通信號(DQS)被傳送到存儲控制器41。
因此，在根據(jù)本發(fā)明的存儲系統(tǒng)中，當(dāng)×4模塊(43-5和43-8)與×8模塊(43-6和43-7)相混合時，在讀取期間從每一個存儲模塊(43-5和43-8)傳送到存儲控制器41的數(shù)據(jù)選通信號的數(shù)量是相等的。也就是，在讀取期間該存儲控制器41用來接收從每一個存儲模塊(43-6至43-8)讀取的數(shù)據(jù)的數(shù)據(jù)選通信號(DQS)的數(shù)量是相等的。
因此，在根據(jù)本發(fā)明的存儲系統(tǒng)中，當(dāng)×4模塊與×8模塊相混合時，存儲控制器41可以使用相同數(shù)量的數(shù)據(jù)選通信號(DQS)來接收從每一個存儲模塊(43-5至43-8)讀取的數(shù)據(jù)。
當(dāng)在寫入期間寫在×8模塊(43-6和43-7)中的予置的輸入數(shù)據(jù)被掩蔽時，由存儲控制器41產(chǎn)生的數(shù)據(jù)掩蔽信號通過×8模塊(43-6和43-7)的數(shù)據(jù)掩蔽引腳45被輸入，并且可以正常地執(zhí)行數(shù)據(jù)掩蔽功能。
圖5的電路圖示出了涉及在×8同步DRAM中的數(shù)據(jù)掩蔽信號和數(shù)據(jù)選通信號的輸入和輸出的部分，該×8同步DRAM包括在根據(jù)本發(fā)明的圖4所示的存儲系統(tǒng)中。參見圖5，根據(jù)本發(fā)明的×8同步DRAM包括數(shù)據(jù)選通引腳51、數(shù)據(jù)選通信號輸出緩沖器52、數(shù)據(jù)選通信號輸入緩沖器53、數(shù)據(jù)掩蔽引腳54和數(shù)據(jù)掩蔽信號輸入緩沖器55。另外，根據(jù)本發(fā)明的同步DRAM還包括輔助數(shù)據(jù)選通信號輸出緩沖器56和模式寄存器57以便在圖4所示的存儲系統(tǒng)中×4模塊與×8模塊相混合。
數(shù)據(jù)選通信號輸出緩沖器52在讀取期間緩沖在同步DRAM的內(nèi)部所產(chǎn)生的內(nèi)部數(shù)據(jù)選通信號(IDQS)并且將其輸出到數(shù)據(jù)選通引腳51。通過數(shù)據(jù)選通引腳51該數(shù)據(jù)選通信號輸入緩沖器53在寫入期間接收由圖4所示的存儲控制器41所產(chǎn)生的數(shù)據(jù)選通信號(DQS)，并且緩沖所接收的信號并將其輸出到一內(nèi)部電路。
數(shù)據(jù)掩蔽信號輸入緩沖器55在寫入期間通過數(shù)據(jù)掩蔽引腳54接收由存儲控制器41所產(chǎn)生的數(shù)據(jù)掩蔽信號(DM)，并且緩沖所接收的信號并將其輸出到該內(nèi)部電路。特別是，輔助數(shù)據(jù)選通信號輸出緩沖器56在讀取期間緩沖該內(nèi)部數(shù)據(jù)選通信號(IDQS)并將其輸出到數(shù)據(jù)掩蔽引腳54。也就是，在讀取期間，與通過數(shù)據(jù)選通引腳51輸出的信號相同的信號通過數(shù)據(jù)掩蔽引腳54被輸出。
這里，最好是數(shù)據(jù)選通信號輸出緩沖器52和輔助數(shù)據(jù)選通信號輸出緩沖器56由相同電路結(jié)構(gòu)，從而減小通過數(shù)據(jù)選通引腳51輸出的信號和通過數(shù)據(jù)掩蔽引腳54輸出的信號的相位差。
輔助數(shù)據(jù)選通信號輸出緩沖器56最好是由模式寄存器57的一輸出信號控制，從而數(shù)據(jù)選通信號輸出緩沖器52可被有選擇的控制。
圖6的定時圖示出了常規(guī)×8同步DRAM的信號和根據(jù)圖5所示的本發(fā)明的×8同步DRAM的信號之間的不同。參見圖6，在寫入期間，通過常規(guī)同步DRAM的數(shù)據(jù)掩蔽引腳(DM)輸入的信號等于通過根據(jù)本發(fā)明的同步DRAM的數(shù)據(jù)掩蔽引腳(DM)輸入的信號。
但是，在讀取期間，在常規(guī)同步DRAM中，數(shù)據(jù)掩蔽引腳(DM)的狀態(tài)是“無需注意”，而在根據(jù)本發(fā)明的同步DRAM中，與通過數(shù)據(jù)選通引腳(DQS)輸入的信號相同的信號通過數(shù)據(jù)掩蔽引腳(DM)輸入。
如上所述，根據(jù)本發(fā)明的×8同步DRAM具有這樣的優(yōu)點，即在讀取期間通過輸出與通過數(shù)據(jù)選通引腳、通過數(shù)據(jù)掩蔽引腳輸出信號相同的信號，×4同步DRAM可與×8同步DRAM相混合。
另外，在根據(jù)本發(fā)明的存儲系統(tǒng)中，當(dāng)×4模塊與×8模塊相混合時，由于包括了根據(jù)本發(fā)明的×8同步DRAM并且將×8同步DRAM的數(shù)據(jù)掩蔽引腳，即×8模塊的數(shù)據(jù)掩蔽引腳連接到數(shù)據(jù)選通線，在讀取期間從每個存儲模塊傳送到存儲控制器的數(shù)據(jù)選通信號的數(shù)量是相同的。因此，在根據(jù)本發(fā)明的存儲系統(tǒng)中，即使×4模塊與×8模塊相混合，該存儲控制器也可以使用相同數(shù)量的數(shù)據(jù)選通信號接收從每個存儲模塊讀取的數(shù)據(jù)。
如上所述，根據(jù)本發(fā)明的同步DRAM具有這樣的優(yōu)點，即具有不同結(jié)構(gòu)的存儲模塊可以在該存儲系統(tǒng)中混用。另外，在根據(jù)本發(fā)明的存儲系統(tǒng)中具有這樣的優(yōu)點，即具有不同結(jié)構(gòu)的存儲模塊可以混用。
描述了包括×4和×8模塊以及×4和×8同步DRAM的存儲系統(tǒng)，但是本發(fā)明的原理也可應(yīng)用于其它尺寸的模塊，包括但不限于×4、×8、×16和×32模塊。另外，雖然在該優(yōu)選實施例中使用了特殊的術(shù)語，但它只是用于一般性的說明而已，并不用作限定的作用。
雖然本發(fā)明參照優(yōu)選實施例作了說明，但本領(lǐng)域技術(shù)人員應(yīng)當(dāng)了解在由后附權(quán)利要求所規(guī)定的本發(fā)明的精神和范圍之內(nèi)可對本發(fā)明的結(jié)構(gòu)和細(xì)節(jié)作出各種改變。
權(quán)利要求
1.一種與系統(tǒng)時鐘信號同步工作并且響應(yīng)于一時間選通信號而輸出和輸入數(shù)據(jù)的半導(dǎo)體存儲裝置，該半導(dǎo)體存儲裝置包括在寫入期間接收用于掩蔽輸入數(shù)據(jù)的數(shù)據(jù)掩蔽信號的數(shù)據(jù)掩蔽引腳，其中在讀取期間通過該數(shù)據(jù)掩蔽引腳輸出與數(shù)據(jù)選通信號相同的信號。
2.如權(quán)利要求1的半導(dǎo)體存儲裝置，其中半導(dǎo)體存儲裝置與系統(tǒng)時鐘信號的上升沿和下降沿同步工作。
3.如權(quán)利要求1的半導(dǎo)體存儲裝置，還包括用于緩沖通過數(shù)據(jù)掩蔽引腳所接收的數(shù)據(jù)掩蔽信號并且將其輸出到一內(nèi)部電路的數(shù)據(jù)掩蔽信號輸入緩沖器；和用于緩沖內(nèi)部產(chǎn)生的內(nèi)部數(shù)據(jù)選通信號并且將其輸出到數(shù)據(jù)掩蔽引腳的輔助數(shù)據(jù)選通信號輸出緩沖器。
4.如權(quán)利要求3的半導(dǎo)體存儲裝置，還包括一可以外部控制的模式寄存器，其中輔助數(shù)據(jù)選通信號輸出緩沖器由該模式寄存器的一輸出信號所控制。
5.一種存儲系統(tǒng)，包括與一系統(tǒng)時鐘信號同步工作并且響應(yīng)于一個或多個數(shù)據(jù)選通信號中的每一個信號而輸出和輸入數(shù)據(jù)的至少一個第一存儲模塊；與該系統(tǒng)時鐘信號同步工作并且響應(yīng)于每個數(shù)據(jù)選通信號中而輸出和輸入數(shù)據(jù)的至少一個第二存儲模塊；和用于控制第一和第二存儲模塊并且與第一和第二存儲模塊一起傳送和接收數(shù)據(jù)的存儲控制器，其中第一存儲模塊的結(jié)構(gòu)不同于第二存儲模塊的結(jié)構(gòu)。
6.如權(quán)利要求5的存儲系統(tǒng)，其中的第一和第二存儲模塊與系統(tǒng)時鐘信號的上升沿和下降沿同步工作。
7.如權(quán)利要求5的存儲系統(tǒng)，其中第一存儲模塊的結(jié)構(gòu)是×4結(jié)構(gòu)，而第二存儲模塊的結(jié)構(gòu)是×8結(jié)構(gòu)。
8.如權(quán)利要求5的存儲系統(tǒng)，其中第一存儲模塊的結(jié)構(gòu)是×4結(jié)構(gòu)，而第二存儲模塊的結(jié)構(gòu)是×16結(jié)構(gòu)。
9.如權(quán)利要求5的存儲系統(tǒng)，其中第一存儲模塊的結(jié)構(gòu)是×4結(jié)構(gòu)，而第二存儲模塊的結(jié)構(gòu)是×32結(jié)構(gòu)。
10.如權(quán)利要求5的存儲系統(tǒng)，其中包括在第二存儲模塊中的每一半導(dǎo)體存儲模塊包括在寫入期間接收來自存儲控制器的用于掩蔽輸入數(shù)據(jù)的數(shù)據(jù)掩蔽信號的數(shù)據(jù)掩蔽引腳，并且在讀取期間通過該數(shù)據(jù)掩蔽引腳輸出與數(shù)據(jù)選通信號相同的信號。
11.如權(quán)利要求10的存儲系統(tǒng)，其中該數(shù)據(jù)掩蔽引腳連接到用于傳送該數(shù)據(jù)選通信號的數(shù)據(jù)選通線。
12.如權(quán)利要求10的存儲系統(tǒng)，其中每一個半導(dǎo)體存儲裝置還包括用于緩沖通過數(shù)據(jù)掩蔽引腳接收的數(shù)據(jù)掩蔽信號并且將其輸出到一內(nèi)部電路的數(shù)據(jù)掩蔽信號輸入緩沖器；和用于緩沖內(nèi)部產(chǎn)生的內(nèi)部數(shù)據(jù)產(chǎn)生的選通信號并且將其輸出到數(shù)據(jù)掩蔽引腳的輔助數(shù)據(jù)選通信號輸出緩沖器。
13.如權(quán)利要求10的存儲系統(tǒng)，其中每一個半導(dǎo)體存儲裝置還包括一可以外部控制的模式寄存器，并且輔助數(shù)據(jù)選通信號輸出緩沖器由該模式寄存器的一輸出信號控制。
全文摘要
提供了一種在一存儲系統(tǒng)中可以混合具有不同結(jié)構(gòu)的存儲模塊的同步DRAM和包括該同步DRAM的存儲系統(tǒng)。該同步DRAM包括在寫入期間接收用于掩蔽輸入數(shù)據(jù)的數(shù)據(jù)掩蔽信號的數(shù)據(jù)掩蔽引腳,并且在讀取期間通過該數(shù)據(jù)掩蔽引腳輸出與數(shù)據(jù)選通信號相同的信號。同步DRAM還包括用于緩沖從數(shù)據(jù)掩蔽引腳接收的數(shù)據(jù)掩蔽信號并且將其輸出到一內(nèi)部電路的數(shù)據(jù)掩蔽信號輸入緩沖器,和用于緩沖內(nèi)部產(chǎn)生的內(nèi)部數(shù)據(jù)選通信號并且將其輸出到數(shù)據(jù)掩蔽引腳的輔助數(shù)據(jù)選通信號輸出緩沖器。另外,該同步DRAM還包括一可以外部控制的模式寄存器,并且輔助數(shù)據(jù)選通信號輸出緩沖器由該模式寄存器的一輸出信號控制。
文檔編號G11C11/409GK1345070SQ0112553
公開日2002年4月17日 申請日期2001年8月10日 優(yōu)先權(quán)日2000年9月16日
發(fā)明者李在鎣, 李東陽 申請人:三星電子株式會社