專利名稱：用于提高總線效率的半導(dǎo)體存儲(chǔ)器設(shè)備及存儲(chǔ)器系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體存儲(chǔ)器設(shè)備和存儲(chǔ)器系統(tǒng)，更具體講，涉及用于提高總線效率的半導(dǎo)體存儲(chǔ)器設(shè)備及存儲(chǔ)器系統(tǒng)。
典型的存儲(chǔ)器設(shè)備已發(fā)展為具有高密度的集成度和很大的容量。中央處理器(CPU)已發(fā)展為能夠以高速進(jìn)行處理。大的存儲(chǔ)器設(shè)備的運(yùn)行速度一般來說要比CPU的速度慢。結(jié)果，就在CPU和存儲(chǔ)器設(shè)備的運(yùn)行速度之間出現(xiàn)了差異。較慢的存儲(chǔ)器設(shè)備的運(yùn)行速度限制了計(jì)算機(jī)系統(tǒng)的綜合性能。為了獲得快速的存儲(chǔ)器系統(tǒng)，必須開發(fā)高速度的存儲(chǔ)器設(shè)備并提高其總線效率。
同步DRAM是最快速的大規(guī)模存儲(chǔ)器設(shè)備之一。然而，在同步DRAM中，為了減少管腳數(shù)目，行命令(RAS)和列命令(CAS)必須共享地址，并且許多命令必須和一個(gè)芯片選擇信號(hào)同時(shí)施加。因此，同步DRAM降低了存儲(chǔ)器系統(tǒng)的總線效率并因此限制了存儲(chǔ)器系統(tǒng)的性能。


圖1示出了常規(guī)的同步DRAM的管腳配置，并且，圖2示出了采用圖1的常規(guī)同步DRAM的存儲(chǔ)器系統(tǒng)。在圖1中，僅僅示出了與數(shù)據(jù)輸入和輸出相關(guān)的管腳，并且這些管腳是以任意順序排列的。
參照圖1，常規(guī)的同步DRAM 100包括輸入管腳11，用于接收時(shí)鐘信號(hào)CK；輸入管腳12，用于接收時(shí)鐘使能信號(hào)CKE；輸入管腳13，用于接收芯片選擇信號(hào)CS；輸入管腳14，用于接收行地址選通信號(hào)RASB；輸入管腳15，用于接收列地址選通信號(hào)CASB；以及輸入管腳16，用于接收寫使能信號(hào)WEB。此外，常規(guī)的同步DRAM 100包括多個(gè)地址輸入管腳17-1到17-n，用于接收地址Ai(其中i是從1到n的整數(shù))；以及多個(gè)數(shù)據(jù)輸入和輸出管腳18-1到18-n，用于接收數(shù)據(jù)DQi(其中i是從1到n的整數(shù))。
時(shí)鐘使能信號(hào)CKE、芯片選擇信號(hào)CS、行地址選通信號(hào)RASB、列地址選通信號(hào)CASB、以及寫使能信號(hào)WEB統(tǒng)稱為列信號(hào)，并且由圖2所示的存儲(chǔ)器控制器23來產(chǎn)生。存儲(chǔ)器控制器23還產(chǎn)生時(shí)鐘信號(hào)CK和地址Ai。數(shù)據(jù)DQi在寫操作期間從存儲(chǔ)器控制器23輸出，而在讀操作期間從同步DRAM 100輸出。在常規(guī)的同步DRAM 100中，行地址和列地址是經(jīng)由相同的輸入管腳接收的，也就是說，是經(jīng)由地址輸入管腳17-1到17-n接收的。
參照圖2，常規(guī)的存儲(chǔ)器系統(tǒng)包括存儲(chǔ)器模塊21-1到21-4，其上安裝了多個(gè)同步DRAM M，其中的每一個(gè)DRAM都具有如圖1所示的管腳配置；以及，存儲(chǔ)器控制器23，用于控制所述同步DRAM M。在圖2中，RASB0、CASB0和CS0用于存儲(chǔ)器模塊21-1，RASB1、CASB1和CS1用于存儲(chǔ)器模塊21-2，RASB2、CASB2和CS2用于存儲(chǔ)器模塊21-3，并且，RASB3、CASB3和CS3用于存儲(chǔ)器模塊21-4。
圖3是說明在讀操作期間用在圖2所示的常規(guī)存儲(chǔ)器系統(tǒng)中的協(xié)議的時(shí)序圖；尤其是當(dāng)從圖2所示的存儲(chǔ)器模塊中的存儲(chǔ)器模塊21-1和21-2中連續(xù)讀取數(shù)據(jù)時(shí)的時(shí)序圖。
在圖3中，假定tRCD是兩個(gè)時(shí)鐘循環(huán)(2T)，其中該tRCD是從激活RASB(即，從邏輯“高”轉(zhuǎn)換到邏輯“低”)的時(shí)刻到激活CASB的時(shí)刻的時(shí)間，還假定列地址選通等待時(shí)間CL是兩個(gè)時(shí)鐘循環(huán)(2T)，并且假定脈沖串(burst)長度BL是兩個(gè)時(shí)鐘循環(huán)(2T)。
然而，在圖2所示的常規(guī)存儲(chǔ)器系統(tǒng)中，當(dāng)從兩個(gè)存儲(chǔ)器模塊21-1和21-2讀取數(shù)據(jù)時(shí)，存在著一個(gè)數(shù)據(jù)總線上沒有數(shù)據(jù)的時(shí)間周期，比如說在圖3所示的時(shí)鐘循環(huán)T8期間就沒有數(shù)據(jù)。在這種時(shí)間段內(nèi)，在常規(guī)的存儲(chǔ)器系統(tǒng)中沒有命令發(fā)出，必須增加一個(gè)“空泡(bubble)”時(shí)鐘循環(huán)T8。因此，降低了總線效率，并且限制了存儲(chǔ)器系統(tǒng)的性能。如果通過超前一個(gè)時(shí)鐘循環(huán)而消除了空泡循環(huán)T8，那么從圖3可以看出必須同時(shí)施加用于存儲(chǔ)器模塊21-1的列地址CA1和用于存儲(chǔ)器模塊21-2的行地址RA2。按照常規(guī)的存儲(chǔ)器設(shè)計(jì)和協(xié)議，列地址線與行地址線共享，并且同時(shí)應(yīng)用CA1和RA2會(huì)造成錯(cuò)誤的讀取操作。因此，需要使半導(dǎo)體存儲(chǔ)器設(shè)備具有提高的總線效率。
本發(fā)明提供了一種半導(dǎo)體存儲(chǔ)器設(shè)備，該設(shè)備包括一時(shí)鐘輸入管腳，用于接收時(shí)鐘信號(hào)；第一芯片選擇信號(hào)輸入管腳，用于從所述存儲(chǔ)器控制器接收用于行地址選通的第一芯片選擇信號(hào)；第二芯片選擇信號(hào)輸入管腳，用于從所述存儲(chǔ)器控制器接收用于列地址選通的第二芯片選擇信號(hào)；行命令輸入管腳，用于從所述存儲(chǔ)器控制器接收行命令；列命令輸入管腳，用于從所述存儲(chǔ)器控制器接收列命令；多個(gè)行地址輸入管腳，用于從所述存儲(chǔ)器控制器接收行地址；以及，多個(gè)列地址輸入管腳，用于從所述存儲(chǔ)器控制器接收列地址，其中，所述行命令和所述列命令是響應(yīng)于所述時(shí)鐘信號(hào)的兩個(gè)連續(xù)的邊緣而接收的。
響應(yīng)于所述時(shí)鐘信號(hào)的第一個(gè)邊緣而接收的所述第一芯片選擇信號(hào)的第一數(shù)據(jù)被識(shí)別為芯片選擇信號(hào)，并且，響應(yīng)于緊挨著所述第一個(gè)邊緣的第二個(gè)邊緣而接收的所述第一芯片選擇信號(hào)的第二數(shù)據(jù)被識(shí)別為行命令。響應(yīng)于所述時(shí)鐘信號(hào)的第一個(gè)邊緣而接收的所述第二芯片選擇信號(hào)的第一數(shù)據(jù)被識(shí)別為芯片選擇信號(hào)，并且，響應(yīng)于緊挨著所述時(shí)鐘信號(hào)的第一個(gè)邊緣的第二個(gè)邊緣而接收的所述第二芯片選擇信號(hào)的第二數(shù)據(jù)被識(shí)別為列命令。
本發(fā)明還提供了一種具有多個(gè)存儲(chǔ)器模塊和一個(gè)存儲(chǔ)器控制器的存儲(chǔ)器系統(tǒng)，在所述多個(gè)存儲(chǔ)器模塊上安裝了多個(gè)半導(dǎo)體存儲(chǔ)器設(shè)備，所述存儲(chǔ)器控制器用于控制所述半導(dǎo)體存儲(chǔ)器設(shè)備，其中，每一個(gè)所述半導(dǎo)體存儲(chǔ)器設(shè)備都單獨(dú)包括第一芯片選擇信號(hào)輸入管腳，用于接收用于行地址選通的第一芯片選擇信號(hào)；以及，第二芯片選擇信號(hào)輸入管腳，用于接收用于列地址選通的第二芯片選擇信號(hào)，其中，所述第一和第二芯片選擇信號(hào)是由所述存儲(chǔ)器控制器產(chǎn)生的，并且經(jīng)不同的總線線路發(fā)送到每一個(gè)所述存儲(chǔ)器模塊。
每一個(gè)所述半導(dǎo)體存儲(chǔ)器設(shè)備還包括行命令輸入管腳，用于接收行命令；以及，列命令輸入管腳，用于接收列命令，其中，用于發(fā)送所述行命令的總線線路與用于發(fā)送所述列命令的總線線路相分離。
每一個(gè)所述半導(dǎo)體存儲(chǔ)器設(shè)備還包括多個(gè)行地址輸入管腳，用于接收行地址；以及，分開的多個(gè)列地址輸入管腳，用于接收列地址，其中，用于發(fā)送所述行地址的總線線路與用于發(fā)送所述列地址的總線線路相分離。
通過參照附圖閱讀下面對(duì)本發(fā)明的詳細(xì)描述，本發(fā)明的優(yōu)點(diǎn)和特征將更明白，附圖中圖1示出了常規(guī)的同步DRAM的命令管腳配置；圖2示出了具有圖1所示的常規(guī)同步DRAM的存儲(chǔ)器系統(tǒng)；圖3是說明用于圖2所示的常規(guī)存儲(chǔ)器系統(tǒng)的讀操作的協(xié)議的時(shí)序圖；圖4說明了按照本發(fā)明的半導(dǎo)體存儲(chǔ)器設(shè)備的管腳配置；圖5說明了按照本發(fā)明的具有圖4所示半導(dǎo)體存儲(chǔ)器設(shè)備的存儲(chǔ)器系統(tǒng)；和圖6和7是說明在讀操作期間，用在圖5所示的按照本發(fā)明的存儲(chǔ)器系統(tǒng)中的協(xié)議的時(shí)序圖。
參照圖4，按照本發(fā)明的半導(dǎo)體存儲(chǔ)器設(shè)備400是具有如圖所示管腳配置的動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)，它包括第一芯片選擇信號(hào)輸入管腳43，用于從存儲(chǔ)器控制器接收用于行地址選通的第一芯片選擇信號(hào)RCS；以及，與之相分離的第二芯片選擇信號(hào)輸入管腳44，用于從存儲(chǔ)器控制器接收用于列地址選通的第二芯片選擇信號(hào)CCS。該圖僅示出了與數(shù)據(jù)輸入有關(guān)的管腳，并且，所示出的實(shí)際配置并不構(gòu)成對(duì)本發(fā)明的限制。
按照本發(fā)明的一個(gè)實(shí)施例，半導(dǎo)體存儲(chǔ)器設(shè)備400還另外包括行命令輸入管腳45，用于從存儲(chǔ)器控制器接收行命令RC；以及，列命令輸入管腳46，用于從存儲(chǔ)器控制器接收列命令CC。
半導(dǎo)體存儲(chǔ)器設(shè)備400還另外包括多個(gè)行地址輸入管腳47-1到47-n，用于從存儲(chǔ)器控制器接收行地址RAi(其中i是從1到n的整數(shù))；以及，多個(gè)列地址輸入管腳48-1到48-n，用于從存儲(chǔ)器控制器接收列地址CAi(其中i是從1到n的整數(shù))。
半導(dǎo)體存儲(chǔ)器設(shè)備400還另外包括時(shí)鐘輸入管腳41，用于接收時(shí)鐘信號(hào)CK，以便與經(jīng)上述管腳接收的信號(hào)相同步；時(shí)鐘使能管腳42，用于接收時(shí)鐘使能信號(hào)CKE；以及，多個(gè)數(shù)據(jù)輸入/輸出管腳49-1到49-n，用于從存儲(chǔ)器控制器接收數(shù)據(jù)DQi(其中i是從1到n的整數(shù))，或者向存儲(chǔ)器控制器輸出數(shù)據(jù)DQi(其中i是從1到n的整數(shù))。最好，所述時(shí)鐘信號(hào)CK和所述時(shí)鐘使能信號(hào)CKE是由所述存儲(chǔ)器控制器產(chǎn)生的。然而，它們在需要時(shí)也可以由其它邏輯電路產(chǎn)生。
具體來講，按照本發(fā)明一個(gè)優(yōu)選實(shí)施例的半導(dǎo)體存儲(chǔ)器設(shè)備400在一個(gè)時(shí)鐘信號(hào)的兩次滴答聲(tick)中接收行命令RC和列命令CC。換言之，行命令RC和列命令CC響應(yīng)于時(shí)鐘信號(hào)CK的兩個(gè)連續(xù)的邊緣而被輸入到半導(dǎo)體存儲(chǔ)器設(shè)備。此外，行地址RAi(其中i是從1到n的整數(shù))和列地址CAi(其中i是從1到n的整數(shù))各自都在時(shí)鐘信號(hào)的兩次滴答聲中，即響應(yīng)于時(shí)鐘信號(hào)CK的兩個(gè)連續(xù)的邊緣而被輸入到半導(dǎo)體存儲(chǔ)器設(shè)備。
在按照本發(fā)明一個(gè)優(yōu)選實(shí)施例的半導(dǎo)體存儲(chǔ)器設(shè)備400中，由行命令RC的第一邏輯電平完成激活操作，并且由行命令RC的第二邏輯電平完成預(yù)充電操作。此外，由列命令CC的第一邏輯電平完成讀取操作，并且由列命令CC的第二邏輯電平完成寫入操作。這里，第一邏輯電平為邏輯“低”，第二邏輯電平為邏輯“高”。然而，按照本發(fā)明的半導(dǎo)體存儲(chǔ)器設(shè)備可以按照需要被構(gòu)造成使第一邏輯電平為邏輯“高”，而使第二邏輯電平為邏輯“低”。
在半導(dǎo)體存儲(chǔ)器設(shè)備400中，響應(yīng)于第一滴答聲(即時(shí)鐘信號(hào)CK的第一邊緣)而接收的第一芯片選擇信號(hào)RCS的第一數(shù)據(jù)被識(shí)別為芯片選擇信號(hào)，而響應(yīng)于第二滴答聲(即時(shí)鐘信號(hào)CK的第二邊緣)而接收的第一芯片選擇信號(hào)RCS的第二數(shù)據(jù)被識(shí)別為行命令。此外，響應(yīng)于另一個(gè)第一滴答聲(即時(shí)鐘信號(hào)CK的另一個(gè)第一邊緣)而接收的第二芯片選擇信號(hào)CCS的第一數(shù)據(jù)被識(shí)別為芯片選擇信號(hào)，而響應(yīng)于另一個(gè)第二滴答聲(即時(shí)鐘信號(hào)CK的另一個(gè)第二邊緣)而接收的第二芯片選擇信號(hào)CCS的第二數(shù)據(jù)被識(shí)別為列命令。
圖5是按照本發(fā)明的采用圖4所示半導(dǎo)體存儲(chǔ)器設(shè)備的存儲(chǔ)器系統(tǒng)的示圖。按照本發(fā)明一個(gè)實(shí)施例的存儲(chǔ)器系統(tǒng)包括存儲(chǔ)器模塊51-1到51-4，在每一個(gè)存儲(chǔ)器模塊上都安裝有多個(gè)半導(dǎo)體存儲(chǔ)器設(shè)備M；以及存儲(chǔ)器控制器53，用于控制半導(dǎo)體存儲(chǔ)器設(shè)備M。這里示出了四個(gè)存儲(chǔ)器模塊，在每個(gè)存儲(chǔ)器模塊上安裝了四個(gè)半導(dǎo)體存儲(chǔ)器設(shè)備。每一個(gè)半導(dǎo)體存儲(chǔ)器設(shè)備M都是圖4所示的半導(dǎo)體存儲(chǔ)器設(shè)備，并且優(yōu)選為具有圖4所示的管腳配置。
半導(dǎo)體存儲(chǔ)器53產(chǎn)生用于行地址選通的第一芯片選擇信號(hào)RCS和用于列地址選通的第二芯片選擇信號(hào)CCS。第一和第二芯片選擇信號(hào)RCS和CCS經(jīng)不同的總線線路施加到每一個(gè)存儲(chǔ)器模塊51-1到51-4。在圖5中，RCS0和CCS0應(yīng)用于存儲(chǔ)器模塊51-1，RCS1和CCS1應(yīng)用于存儲(chǔ)器模塊51-2，RCS2和CCS2應(yīng)用于存儲(chǔ)器模塊51-3，并且，RCS3和CCS3應(yīng)用于存儲(chǔ)器模塊51-4。
存儲(chǔ)器控制器53產(chǎn)生行命令RC和列命令CC，并且經(jīng)不同的總線線路將這兩個(gè)命令發(fā)送到每一個(gè)半導(dǎo)體存儲(chǔ)器設(shè)備M。存儲(chǔ)器控制器53還產(chǎn)生行地址RAi(其中i是從1到n的整數(shù))和列地址CAi(其中i是從1到n的整數(shù))，并且經(jīng)不同的總線線路將這兩個(gè)地址發(fā)送到每一個(gè)半導(dǎo)體存儲(chǔ)器設(shè)備M。存儲(chǔ)器控制器53還產(chǎn)生時(shí)鐘信號(hào)CK和時(shí)鐘使能信號(hào)CKE，并且經(jīng)分開的總線線路將這兩個(gè)信號(hào)發(fā)送到每一個(gè)半導(dǎo)體存儲(chǔ)器設(shè)備M。對(duì)本領(lǐng)域技術(shù)人員來說，很明顯，CK和CKE信號(hào)可以由其它邏輯電路產(chǎn)生而不由存儲(chǔ)器控制器產(chǎn)生。
在寫操作期間，由存儲(chǔ)器控制器53輸出的數(shù)據(jù)DQi(其中i是從1到n的整數(shù))，即寫入數(shù)據(jù)，經(jīng)數(shù)據(jù)總線線路寫入到從半導(dǎo)體存儲(chǔ)器設(shè)備M選擇的一個(gè)存儲(chǔ)器設(shè)備中。在讀操作期間，從在半導(dǎo)體存儲(chǔ)器設(shè)備M中選擇的一個(gè)存儲(chǔ)器設(shè)備中讀出的數(shù)據(jù)DQi，即讀出數(shù)據(jù)，經(jīng)數(shù)據(jù)總線線路發(fā)送到存儲(chǔ)器控制器53。
圖6和7是說明在圖5所示的按照本實(shí)施例的存儲(chǔ)器系統(tǒng)中，用于讀操作的協(xié)議的時(shí)序圖。這里描述了從圖5所示的存儲(chǔ)器模塊之中的兩個(gè)存儲(chǔ)器模塊51-1和51-2讀取的數(shù)據(jù)的一個(gè)例子。在圖6中，分別示出了關(guān)于存儲(chǔ)器模塊51-1的讀取時(shí)序圖以及關(guān)于存儲(chǔ)器模塊51-2的讀取時(shí)序圖。在圖7中，共同示出了關(guān)于存儲(chǔ)器模塊51-1的讀取時(shí)序圖以及關(guān)于存儲(chǔ)器模塊51-2的讀取時(shí)序圖。
在圖6和7中，假定tRCD是兩個(gè)時(shí)鐘循環(huán)(2T)，還假定列地址選通等待時(shí)間CL是兩個(gè)時(shí)鐘循環(huán)(2T)，并且假定脈沖串長度BL是兩個(gè)時(shí)鐘循環(huán)(2T)，其中，所述tRCD是從激活(即，從邏輯“高”到邏輯“低”轉(zhuǎn)換的時(shí)間點(diǎn))用于行地址選通的第一芯片選擇信號(hào)RCS的時(shí)刻到激活用于列地址選通的第二芯片選擇信號(hào)CCS的時(shí)間點(diǎn)的時(shí)間。
下面將參照圖6所示的時(shí)序圖描述圖5所示的存儲(chǔ)器系統(tǒng)的讀操作。首先，為了訪問存儲(chǔ)器模塊51-1的特定半導(dǎo)體存儲(chǔ)器設(shè)備，在循環(huán)T2中將RCS0激活到邏輯“低”電平，而將RC激活到邏輯“高”電平。在循環(huán)T2和T3中，將兩個(gè)連續(xù)的行地址RAi輸入到存儲(chǔ)器模塊51-1。接下來，在循環(huán)T4中將CCS0激活到邏輯“低”電平，而在循環(huán)T4和T5中，將兩個(gè)連續(xù)的列地址CAi輸入到存儲(chǔ)器模塊51-1。同時(shí)，CC保持為邏輯“低”狀態(tài)。相應(yīng)地，在循環(huán)T7和T8中，從存儲(chǔ)器模塊51-1上的一個(gè)半導(dǎo)體存儲(chǔ)器設(shè)備中讀出兩個(gè)連續(xù)的數(shù)據(jù)DQi。
為訪問存儲(chǔ)器模塊51-2的特定半導(dǎo)體存儲(chǔ)器設(shè)備，在循環(huán)T4中將RCS1激活到邏輯“低”電平，而將RC激活到邏輯“高”電平。在循環(huán)T4和T5中，將兩個(gè)連續(xù)的行地址RAi輸入到存儲(chǔ)器模塊51-2。接下來，在循環(huán)T6中將CCS1激活到邏輯“低”電平，而在循環(huán)T6和T7中，將兩個(gè)連續(xù)的列地址CAi輸入到存儲(chǔ)器模塊51-2。同時(shí)，CC保持為邏輯“低”狀態(tài)。相應(yīng)地，在循環(huán)T9和T10中，從存儲(chǔ)器模塊51-2上的一個(gè)半導(dǎo)體存儲(chǔ)器設(shè)備中讀出兩個(gè)連續(xù)的數(shù)據(jù)DQi。
因此，在按照本發(fā)明的存儲(chǔ)器系統(tǒng)中，當(dāng)從兩個(gè)存儲(chǔ)器模塊51-1和51-2讀取數(shù)據(jù)時(shí)，連續(xù)讀出數(shù)據(jù)總線上的四個(gè)數(shù)據(jù)DQi，就象圖6和圖7的時(shí)序圖所示的那樣，因此，在數(shù)據(jù)總線上沒有數(shù)據(jù)為空的間隔，因此提高了總線效率。
應(yīng)當(dāng)理解，這里所披露的所有物理量除明確指明的以外都不能解釋為恰好等于那些物理量，而是適當(dāng)接近于所披露的量。此外，這里雖然沒有使用“大約”或類似的限定詞，但也不能解釋為明確表示任何所披露的物理量都是恰好的物理量，這一點(diǎn)與是否對(duì)于這里所披露的任何其它物理量使用了所述限定詞毫無關(guān)系。
盡管已圖示和描述了本發(fā)明的優(yōu)選實(shí)施例，但在本發(fā)明的主旨和范圍之內(nèi)，可以對(duì)這些實(shí)施例進(jìn)行許多修改和替換。因此，應(yīng)當(dāng)理解，對(duì)本發(fā)明只是通過舉例的方式進(jìn)行了描述，這里所披露的那些圖示和實(shí)施例不能解釋為權(quán)利要求書的限制。
權(quán)利要求
1.一種由存儲(chǔ)器控制器所控制的存儲(chǔ)器設(shè)備，包括一時(shí)鐘輸入管腳，用于接收時(shí)鐘信號(hào)；第一芯片選擇信號(hào)輸入管腳，用于從所述存儲(chǔ)器控制器接收用于行地址選通的第一芯片選擇信號(hào)；第二芯片選擇信號(hào)輸入管腳，用于從所述存儲(chǔ)器控制器接收用于列地址選通的第二芯片選擇信號(hào)；至少一個(gè)行命令輸入管腳，用于從所述存儲(chǔ)器控制器接收行命令；至少一個(gè)列命令輸入管腳，用于從所述存儲(chǔ)器控制器接收列命令；多個(gè)行地址輸入管腳，用于從所述存儲(chǔ)器控制器接收行地址；和多個(gè)列地址輸入管腳，用于從所述存儲(chǔ)器控制器接收列地址，其中，所述行命令和所述列命令是響應(yīng)于所述時(shí)鐘信號(hào)的兩個(gè)連續(xù)的邊緣而接收的，該時(shí)鐘信號(hào)的兩個(gè)連續(xù)的邊緣分別與所述第一和第二芯片選擇信號(hào)同步。
2.如權(quán)利要求1所述的存儲(chǔ)器設(shè)備，其中，所述行地址和所述列地址是響應(yīng)于所述時(shí)鐘信號(hào)的兩個(gè)連續(xù)的邊緣而接收的，該時(shí)鐘信號(hào)的兩個(gè)連續(xù)的邊緣分別與所述第一和第二芯片選擇信號(hào)同步。
3.如權(quán)利要求1所述的存儲(chǔ)器設(shè)備，其中，響應(yīng)于所述時(shí)鐘信號(hào)的第一個(gè)邊緣而接收的所述第一芯片選擇信號(hào)的第一數(shù)據(jù)被識(shí)別為芯片選擇信號(hào)，并且，響應(yīng)于緊挨著所述第一個(gè)邊緣的第二個(gè)邊緣而接收的所述第一芯片選擇信號(hào)的第二數(shù)據(jù)被識(shí)別為行地址選通命令。
4.如權(quán)利要求1所述的存儲(chǔ)器設(shè)備，其中，響應(yīng)于所述時(shí)鐘信號(hào)的第一個(gè)邊緣而接收的所述第二芯片選擇信號(hào)的第一數(shù)據(jù)被識(shí)別為芯片選擇信號(hào)，并且，響應(yīng)于緊挨著所述時(shí)鐘信號(hào)的第一個(gè)邊緣的第二個(gè)邊緣而接收的所述第二芯片選擇信號(hào)的第二數(shù)據(jù)被識(shí)別為列地址選通命令。
5.一種由存儲(chǔ)器控制器所控制的存儲(chǔ)器設(shè)備，包括一時(shí)鐘輸入管腳，用于接收時(shí)鐘信號(hào)；第一芯片選擇信號(hào)輸入管腳，用于從所述存儲(chǔ)器控制器接收第一芯片選擇信號(hào)；第二芯片選擇信號(hào)輸入管腳，用于從所述存儲(chǔ)器控制器接收第二芯片選擇信號(hào)；至少一個(gè)第一命令輸入管腳，用于從所述存儲(chǔ)器控制器接收第一命令；和至少一個(gè)第二命令輸入管腳，用于從所述存儲(chǔ)器控制器接收第二命令，其中，所述第一和第二命令是響應(yīng)于所述時(shí)鐘信號(hào)的至少一個(gè)邊緣而接收的，該時(shí)鐘信號(hào)的至少一個(gè)邊緣分別與所述第一和第二芯片選擇信號(hào)同步。
6.如權(quán)利要求5所述的存儲(chǔ)器設(shè)備，還包括多個(gè)第一地址輸入管腳，用于從所述存儲(chǔ)器控制器接收第一地址；和多個(gè)第二地址輸入管腳，用于從所述存儲(chǔ)器控制器接收第二地址，其中，所述第一和第二地址是響應(yīng)于所述時(shí)鐘信號(hào)的至少一個(gè)邊緣而接收的，該時(shí)鐘信號(hào)的至少一個(gè)邊緣分別與所述第一和第二芯片選擇信號(hào)同步。
7.一種由存儲(chǔ)器控制器所控制的存儲(chǔ)器設(shè)備，包括一時(shí)鐘輸入管腳，用于接收時(shí)鐘信號(hào)；多個(gè)芯片選擇信號(hào)輸入管腳，用于從所述存儲(chǔ)器控制器接收各自的芯片選擇信號(hào)；和多個(gè)命令輸入管腳，用于從所述存儲(chǔ)器控制器接收各自的命令，其中，所述相應(yīng)命令是響應(yīng)于所述時(shí)鐘信號(hào)的至少一個(gè)邊緣而接收的，該時(shí)鐘信號(hào)的至少一個(gè)邊緣與它們各自的芯片選擇信號(hào)同步。
8.一種存儲(chǔ)器系統(tǒng)，具有多個(gè)存儲(chǔ)器模塊和一個(gè)存儲(chǔ)器控制器，在所述多個(gè)存儲(chǔ)器模塊上安裝了多個(gè)半導(dǎo)體存儲(chǔ)器設(shè)備，所述存儲(chǔ)器控制器用于控制所述半導(dǎo)體存儲(chǔ)器設(shè)備，其中，每一個(gè)所述半導(dǎo)體存儲(chǔ)器設(shè)備都包括第一芯片選擇信號(hào)輸入管腳，用于接收第一芯片選擇信號(hào)；和第二芯片選擇信號(hào)輸入管腳，用于接收第二芯片選擇信號(hào)，其中，所述第一和第二芯片選擇信號(hào)是由所述存儲(chǔ)器控制器產(chǎn)生的，并且經(jīng)不同的總線線路發(fā)送到每一個(gè)所述存儲(chǔ)器模塊。
9.如權(quán)利要求8所述的存儲(chǔ)器系統(tǒng)，其中，每一個(gè)所述半導(dǎo)體存儲(chǔ)器設(shè)備還包括至少一個(gè)第一命令輸入管腳，用于接收第一命令；和至少一個(gè)第二命令輸入管腳，用于接收第二命令，其中，用于發(fā)送所述第一命令的總線線路與用于發(fā)送所述第二命令的總線線路相分離。
10.如權(quán)利要求9所述的存儲(chǔ)器系統(tǒng)，其中，每一個(gè)所述半導(dǎo)體存儲(chǔ)器設(shè)備還包括多個(gè)第一地址輸入管腳，用于接收第一地址；和多個(gè)第二地址輸入管腳，用于接收第二地址，其中，用于發(fā)送所述第一地址的總線線路與用于發(fā)送所述第二地址的總線線路相分離。
11.一種存儲(chǔ)器系統(tǒng)，具有多個(gè)存儲(chǔ)器模塊和一個(gè)存儲(chǔ)器控制器，在所述多個(gè)存儲(chǔ)器模塊上安裝了多個(gè)半導(dǎo)體存儲(chǔ)器設(shè)備，所述存儲(chǔ)器控制器用于控制所述半導(dǎo)體存儲(chǔ)器設(shè)備，其中，每一個(gè)半導(dǎo)體存儲(chǔ)器設(shè)備都包括多個(gè)芯片選擇信號(hào)輸入管腳，用于接收它們各自的芯片選擇信號(hào)，其中，所述芯片選擇信號(hào)是由所述存儲(chǔ)器控制器產(chǎn)生的，并且經(jīng)不同的總線線路發(fā)送到它們各自的存儲(chǔ)器模塊。
12.如權(quán)利要求11所述的存儲(chǔ)器系統(tǒng)，其中，每一個(gè)所述半導(dǎo)體存儲(chǔ)器設(shè)備還包括多個(gè)命令輸入管腳，用于接收各自的命令，其中，用于發(fā)送所述各自的命令的總線線路相互分離。
13.一種存儲(chǔ)器數(shù)據(jù)存取方法，用于半導(dǎo)體存儲(chǔ)器陣列中的多個(gè)存儲(chǔ)器，所述方法包括下列步驟在第一存儲(chǔ)器的第一管腳接收用于行地址選通的第一芯片選擇信號(hào)；在所述第一存儲(chǔ)器的第二管腳接收用于列地址選通的第二芯片選擇信號(hào)；在所述第一存儲(chǔ)器的至少一個(gè)行命令管腳接收行命令；在所述第一存儲(chǔ)器的至少一個(gè)列命令管腳接收列命令；在所述第一存儲(chǔ)器的行地址管腳接收行地址；和在所述第一存儲(chǔ)器的列地址管腳接收列地址。
14.如權(quán)利要求13所述的方法，其中，所述行命令和所述列命令是經(jīng)不同的總線線路從一存儲(chǔ)器控制器中分別接收的。
15.如權(quán)利要求13所述的方法，其中，所述行地址和所述列地址是從分開的地址線路分別接收的。
16.如權(quán)利要求13所述的方法，其中，所述第一芯片選擇信號(hào)和所述第二芯片選擇信號(hào)是從分開的總線線路接收的。
全文摘要
公開了一種存儲(chǔ)器設(shè)備,它包括:存儲(chǔ)器控制器;時(shí)鐘輸入管腳,接收時(shí)鐘信號(hào);第一芯片選擇信號(hào)輸入管腳,從存儲(chǔ)器控制器接收用于行地址選通的第一芯片選擇信號(hào);第二芯片選擇信號(hào)輸入管腳,從存儲(chǔ)器控制器接收用于列地址選通的第二芯片選擇信號(hào);行命令輸入管腳,從存儲(chǔ)器控制器接收行命令;列命令輸入管腳,從存儲(chǔ)器控制器接收列命令;多個(gè)行地址輸入管腳,從存儲(chǔ)器控制器接收行地址;以及,多個(gè)列地址輸入管腳,從存儲(chǔ)器控制器接收列地址。
文檔編號(hào)G11C7/10GK1337707SQ0111779
公開日2002年2月27日 申請日期2001年5月17日 優(yōu)先權(quán)日2000年8月5日
發(fā)明者慶桂顯 申請人:三星電子株式會(huì)社