一種基于fpga的微弱信號采集系統(tǒng)的制作方法
【技術(shù)領(lǐng)域】
[0001]本實用新型涉及無線電通信系統(tǒng)技術(shù)領(lǐng)域，尤其涉及一種基于FPGA的微弱信號采集系統(tǒng)。
【背景技術(shù)】
[0002]在無線電通信系統(tǒng)中，傳統(tǒng)的數(shù)據(jù)采集是通過兩次模擬下變頻轉(zhuǎn)換電路，先將信號頻率從射頻轉(zhuǎn)換到數(shù)百兆赫茲的第一中頻，再經(jīng)過第二變頻轉(zhuǎn)換到數(shù)十赫茲的第二中頻，然后模擬正交解調(diào)，最后才進行AD采樣。這種方式在AD采樣之前經(jīng)兩次下變頻，不僅系統(tǒng)復(fù)雜，還需要很多零件，成本高。另外，由于AD采樣后的數(shù)據(jù)率往往非常大，單獨對采集的任一信號來說，太高的采樣率，會導(dǎo)致數(shù)據(jù)采集過程中，處理復(fù)雜度加大。
[0003]現(xiàn)有技術(shù)中基于FPGA的多通道數(shù)據(jù)采集系統(tǒng)包括依次連接的包括混頻器、數(shù)據(jù)采集卡、FPGA和上位機，天線接收的信號依次經(jīng)過混頻器和數(shù)據(jù)采集卡發(fā)送至FPGA，F(xiàn)PGA通過與上位機相連，能完成中頻信號的多通道同步采樣和數(shù)字下變頻，降低系統(tǒng)復(fù)雜度、減少系統(tǒng)成本，通過以太網(wǎng)進行數(shù)據(jù)傳送，能提高采集數(shù)據(jù)傳送速度，在數(shù)據(jù)傳送到FPGA中后，能有效降低數(shù)據(jù)量和采樣率，降低數(shù)據(jù)后續(xù)處理的復(fù)雜度。但是它存在以下問題:1、組網(wǎng)操作復(fù)雜、網(wǎng)絡(luò)容量??；2、傳輸數(shù)據(jù)帶寬小、傳輸速率慢。

【發(fā)明內(nèi)容】

[0004]本實用新型所要解決的技術(shù)問題是針對上述現(xiàn)有技術(shù)的不足，提供一種組網(wǎng)操作簡單、網(wǎng)絡(luò)容量大、傳輸數(shù)據(jù)帶寬大、傳輸速率快的微弱信號采集系統(tǒng)。
[0005]本實用新型解決上述技術(shù)問題的技術(shù)方案如下:一種基于FPGA的微弱信號采集系統(tǒng)，包括依次連接的信號調(diào)理電路、程控放大電路、AD轉(zhuǎn)換電路、FPGA、第一 ZigBee模塊、信號轉(zhuǎn)換電路和上位機，所述程控放大電路還與所述FPGA連接，外部時鐘信號接入所述FPGAo
[0006]其中，所述FPGA包括FIFO緩存器、第一濾波器、主控制器、時鐘電路和存儲器，所述AD轉(zhuǎn)換電路與所述FIFO緩存器連接，所述FIFO緩存器、第一濾波器和存儲器順次串聯(lián)，所述存儲器與所述第一 ZigBee模塊連接，所述時鐘電路與所述主控制器連接，所述主控制器分別與所述第一濾波器、存儲器、程控放大電路和FIFO緩存器連接，外部時鐘信號接入所述時鐘電路。
[0007]所述信號轉(zhuǎn)換電路包括依次連接的第二 ZigBee模塊、MCU和無線信號傳輸模塊，所述第二 ZigBee模塊與所述第一 ZigBee模塊連接，所述無線信號傳輸模塊與所述上位機無線連接。
[0008]本實用新型的有益效果是:本實用新型的一種基于FPGA的微弱信號采集系統(tǒng)可采集微弱電信號，通過信號調(diào)理電路將輸入的非常微弱且包含多種干擾噪聲源的低電平信號進行放大、濾波、抑制噪聲并統(tǒng)一格式，并采用增益可調(diào)的程控放大電路，傳輸數(shù)據(jù)帶寬大、傳輸速率快；另外無線信號構(gòu)成的局域網(wǎng)可以通過現(xiàn)有設(shè)備直接接受，不需要在額外添加任何硬件，組網(wǎng)操作簡單、網(wǎng)絡(luò)容量大。
[0009]在上述技術(shù)方案的基礎(chǔ)上，本實用新型還可以做如下改進:
[0010]進一步:所述信號調(diào)理電路包括電容C1-C3、電阻R1-R5、穩(wěn)壓二極管D1、運算放大器U1、電壓跟隨器U2和第二濾波器U3，所述運算放大器Ul的反向輸入端通過所述電容C3接地，外部微弱電信號通過所述電阻R2接入所述運算放大器Ul的同相輸入端，且所述運算放大器Ul的同相輸入端還通過所述電容C2接地，所述運算放大器Ul的參考電壓輸入端通過所述電阻R5與外部電源連接，所述運算放大器Ul的參考電壓輸入端還與所述穩(wěn)壓二極管Dl的負(fù)極連接，所述穩(wěn)壓二極管Dl的正極接地，所述運算放大器Ul的輸出端與所述電壓跟隨器U2的正極輸入端連接，所述電壓跟隨器U2的負(fù)極輸入端與輸出端連接，且電壓跟隨器U2的輸出端通過所述電阻R3與所述第二濾波器U3的負(fù)極輸入端連接，所述第二濾波器U3的正極輸入端通過所述電阻R4接地，所述第二濾波器U3的負(fù)極輸入端與輸出端之間并聯(lián)有所述電阻Rl和電容Cl，且所述第二濾波器U3的輸出端將經(jīng)過放大濾波后的電信號輸出。
[0011]上述進一步方案的有益效果是:通過所述信號調(diào)理電路可以對外部輸入的微弱電信號進行初步放大、濾波、抑制噪聲處理并轉(zhuǎn)化為統(tǒng)一格式，使之成為適合后續(xù)裝置要求的信號。
[0012]進一步:所述運算放大器Ul采用AD620芯片，所述電壓跟隨器U2和第二濾波器U3均采用AD705芯片。
[0013]進一步:還包括濾波電路，所述濾波電路串聯(lián)在所述信號調(diào)理電路和所述程控放大電路之間，用于對信號調(diào)理電路調(diào)理之后的信號進行濾波處理。
[0014]上述進一步方案的有益效果是:通過所述濾波電路可以進一步去掉信號中不需要的頻率信號，進保留所需頻帶的信號，減少干擾信號，使得采集的信號更加準(zhǔn)確。
[0015]進一步:所述濾波電路包括電阻R6-R13、電容C4-C7、運算放大器U4和運算放大器U5，所述信號調(diào)理電路的輸出端與所述運算放大器U4的反向輸入端之間順次串聯(lián)有所述電阻R9和電阻R10，所述運算放大器U4的反向輸入端與輸出端之間連接有所述電容C4，所述運算放大器U4的同相輸入端與輸出端之間順次串聯(lián)有所述電阻R11、電容C7和電阻R6，且所述電阻Rll與電容C7的公共端接地，所述運算放大器U4的輸出端與所述運算放大器U5的同相輸入端之間順次串聯(lián)有所述電容C5和電容C6，且所述電容C5和電容C6的公共端與所述運算放大器U5的輸出端之間連接有所述電阻R12，所述運算放大器U5的同相輸入端還通過所述電阻R13接地，所述運算放大器U5的反向輸入端通過所述電阻R7接地，且所述運算放大器U5的反向輸入端還通過所述電阻R8與輸出端連接。
[0016]進一步:所述電阻R6和電阻R8均為可調(diào)電阻。
[0017]上述進一步方案的有益效果是:所述電阻R6用于調(diào)節(jié)濾波電路的高頻截止頻率，所述電阻R8用于調(diào)節(jié)濾波電路的低頻截止頻率。
[0018]進一步:所述運算放大器U4和運算放大器U5均采用NE5532芯片。
[0019]進一步:所述程控放大電路包括運算放大電路和DA轉(zhuǎn)換電路，所述運算放大電路串聯(lián)在所述濾波電路和所述AD轉(zhuǎn)換電路之間，所述DA轉(zhuǎn)換電路串聯(lián)在所述運算放大電路和所述主控制器之間，用于接收主控制器的數(shù)字控制信號并轉(zhuǎn)化為模擬控制信號控制所述運算放大電路的放大倍數(shù)。
[0020]上述進一步方案的有益效果是:通過所述運算放大電路可以對經(jīng)過濾波電路處理的信號進行放大，以滿足需求，且通過DA轉(zhuǎn)換電路將主控制器發(fā)送的數(shù)字控制信號并轉(zhuǎn)化為模擬控制信號控制所述運算放大電路的放大倍數(shù)，非常方便實用。
[0021 ] 進一步:所述MCU采用STC89C52RC芯片。
[0022]進一步:所述AD轉(zhuǎn)換電路采用AD9280芯片。
【附圖說明】
[0023]圖1為本實用新型的一種基于FPGA的微弱信號采集系統(tǒng)結(jié)構(gòu)示意圖；
[0024]圖2為本實用新型的一種基于FPGA的微弱信號采集系統(tǒng)的信號調(diào)理電路原理圖；
[0025]圖3為本實用新型的一種基于FPGA的微弱信號采集系統(tǒng)的濾波電路原理圖。
【具體實施方式】
[0026]以下結(jié)合附圖對本實用新型的原理和特征進行描述，所舉實例只用于解釋本實用新型，并非用于限定本實用新型的范圍。
[0027]如圖1所示，一種基于FPGA的微弱信號采集系統(tǒng)結(jié)構(gòu)示意圖，包括依次連接的信號調(diào)理電路、程控放大電路、AD轉(zhuǎn)換電路、FPGA、第一 ZigBee模塊、信號轉(zhuǎn)換電路和上位機，所述程控放大電路還與所述FPGA連接，外部時鐘信號接入所述FPGA。
[0028]如圖2所示，所述信號調(diào)理電路包括電容C1-C3、電阻R1-R5、穩(wěn)壓二極管D1、運算放大器U1、電壓跟隨器U2和第二濾波器U3，所述運算放大器Ul的反向輸入端通過所述電容C3接地，外部微弱電信號通過所述電阻R2接入所述運算放大器Ul的同相輸入端，且所述運算放大器Ul的同相輸入端還通過所述電容C2接地，所述運算放大器Ul的參考電壓輸入端通過所述電阻R5與外部電源連接，所述運算放大器Ul的參考電壓輸入端還與所述穩(wěn)壓二極管Dl的負(fù)極連接，所述穩(wěn)壓二極管Dl的正極接地，所述運算放大器Ul的輸出端與所述電壓跟隨器U2的正極輸入端連接，所述電壓跟隨器U2的負(fù)極輸入端與輸出端連接，且電壓跟隨器U2的輸出端通過所述電阻R3與所述第二濾波器U3的負(fù)極輸入端連接，所述第二濾波器U3的正極輸入端通過所述電阻R4接地，所述第二濾波器U3的負(fù)極輸入端與輸出端之間并聯(lián)有所述電阻Rl和電容Cl，且所述第二濾波器U3的輸出端將經(jīng)過放大濾波后的電信號輸出。
[0029]本實施例中，所述運算放大器Ul采用AD620芯片，AD620型集成運算放大器芯片，它具有較低的溫度漂移、較高的共模抑制比和較大的增益、低功耗和低噪聲等特點。所述電壓跟隨器U2和第二濾波器U3均采用AD705芯片，AD705芯片作為電壓跟隨器時，作緩沖級，起阻抗變換作用，為后級濾波器高品質(zhì)的工作提供保證，此外，U2還起隔離作用，隔離放大器放大過程、電壓提升過程中的噪聲，AD705芯片作為濾波器時，起濾波作用，用來保證輸出高質(zhì)量的信號，以滿足后續(xù)信號采集的要求。
[0030]本實用新型的一種基于FPGA的微弱信號采集系統(tǒng)還包括濾波電路，所述濾波電路串聯(lián)在所述信號調(diào)理電路和所述程控放大電路之間，用于對信號調(diào)理電路調(diào)理之后的信號進行濾波處理。這里，所述濾波電路采用帶通濾波器，濾除干擾信號，只允許設(shè)定頻帶的信號通過。
[0031]如圖3所示，所述濾波電路包括電阻R6-R13、電容C4-C7、運算放大器U4和運算放大器U5，所述信號調(diào)理電路的輸出端與所述運算放大器U4的反向輸入端之間順次串聯(lián)有所述電阻R9和電阻R10，所述運算放大器U4的反向輸入端與輸出端之間連接有所述電容C4，所述運算放大器U4的同相輸入端與輸出端之間順次串聯(lián)有所述電阻R11、電容C7和電阻R6，且所述電阻Rll與電容C7的公共端接地，所述運算放大器U4的輸出端與所述運算放大器U5的同