有
[0034]
[0035] 即兩個輸入電壓U1、U2間的比例值為
[0036]
[0037] 模擬結(jié)果輸出單元200的核屯、是并行D/A轉(zhuǎn)換器，設(shè)有數(shù)字比例值輸入端DB IN、比 例因子電壓輸入端VIN3和模擬電壓比例值輸出端V0UT。所述數(shù)字比例值輸入端DB IN連接 至比例值計算單元100的數(shù)字比例值輸出端DB OUT。
[0038] 所述并行D/A轉(zhuǎn)換器具有并行數(shù)據(jù)輸入端、基準電壓輸入端和轉(zhuǎn)換電壓輸出端。所 述并行數(shù)據(jù)輸入端為模擬結(jié)果輸出單元200的數(shù)字比例值輸入端DB IN，基準電壓輸入端為 模擬結(jié)果輸出單元200的比例因子電壓輸入端VIN3,轉(zhuǎn)換電壓輸出端為模擬結(jié)果輸出單元 200的模擬電壓比例值輸出端V0UT。
[0039] 模擬結(jié)果輸出單元200的實施例1如圖5所示，由并行D/A轉(zhuǎn)換器201組成，并行D/A 轉(zhuǎn)換器201的型號是8位并行D/A轉(zhuǎn)換器AD5330dAD5330的并行數(shù)據(jù)輸入端為DB7~DB0,基準 電壓輸入端為VREF，轉(zhuǎn)換電壓輸出端為V0UT。
[0040] AD5330的緩沖器開關(guān)控制端BUF、輸出比例控制端GAIN、輸入寄存器控制端WR、DAC 寄存器控制端LDAC、片選端CS、地端GND連接至公共地，AD5330的清零端化R、低功耗控制端 PD、電源端VDD連接至正電源+VDDdAD5330的輸入寄存器控制端WR和DAC寄存器控制端LDAC 輸入低電平時，處于直接D/A轉(zhuǎn)換狀態(tài)，不考慮轉(zhuǎn)換延遲時，轉(zhuǎn)換電壓輸出端V0UT實時反映 并行數(shù)據(jù)輸入端DB7~DBO的數(shù)據(jù)轉(zhuǎn)換結(jié)果。
[0041 ]設(shè)連接至比例因子電壓輸入端VIN3的電壓是UK，模擬電壓比例值輸出端V0UT輸出 的電壓是U0，并行數(shù)據(jù)輸入端DB7~DB0輸入的數(shù)據(jù)為X，即8位的x7~xO，其最大值Xmax2為 255,則有
[0047] 顯然，如果模擬結(jié)果輸出單元200采用其實施例1，則比例值計算單元100采用實施 例1或者實施例2時，Xmax2與Xmaxl相等。如果模擬結(jié)果輸出單元200采用其實施例1，比例值 計算單元100采用其實施例3時，要使Xmax2與Xmaxl相等，則應(yīng)該選擇比例值計算單元100實 施例3的數(shù)字比例值輸出端DB OUT輸出端輸出的12位數(shù)據(jù)中的高8位作為模擬結(jié)果輸出單 元200實施例1的數(shù)字比例值輸入端DB IN信號。
[0048] 模擬結(jié)果輸出單元200的實施例2如圖6所示，由并行D/A轉(zhuǎn)換器211組成，并行D/A 轉(zhuǎn)換器211的型號是12位并行D/A轉(zhuǎn)換器AD5340dAD5340的并行數(shù)據(jù)輸入端為DB11~DB0,基 準電壓輸入端為VREF，轉(zhuǎn)換電壓輸出端為V0UT。
[0049] AD5340的緩沖器開關(guān)控制端BUF、輸出比例控制端GAIN、輸入寄存器控制端WR、DAC 寄存器控制端LDAC、片選端CS、地端GND連接至公共地，AD5340的清零端化R、低功耗控制端 PD、電源端VDD連接至正電源+VDDdAD5340的輸入寄存器控制端WR和DAC寄存器控制端LDAC 輸入低電平時，處于直接D/A轉(zhuǎn)換狀態(tài)，不考慮轉(zhuǎn)換延遲時，轉(zhuǎn)換電壓輸出端V0UT實時反映 并行數(shù)據(jù)輸入端DB11~DB0的數(shù)據(jù)轉(zhuǎn)換結(jié)果。
[0050] 設(shè)連接至比例因子電壓輸入端VIN3的電壓是UK，模擬電壓比例值輸出端V0UT輸出 的電壓是U0，并行數(shù)據(jù)輸入端DB11~DB0輸入的數(shù)據(jù)為X，即12位的xl 1~xO，其最大值Xmax2 為4095,則有
[0056]顯然，如果模擬結(jié)果輸出單元200采用其實施例2,則比例值計算單元100采用實施 例3時，Xmax2與Xmaxl相等。如果模擬結(jié)果輸出單元200采用其實施例2,比例值計算單元100 采用其實施例1或者實施例2時，要使Xmax2與Xmaxl相等，則應(yīng)該將比例值計算單元100的8 位數(shù)字比例值數(shù)據(jù)連接至模擬結(jié)果輸出單元200的12位數(shù)字比例值輸入端中的高8位，模擬 結(jié)果輸出單元200的12位數(shù)字比例值輸入端中的低4位連接至公共地。
[0057] 所述比例值計算單元100的3個實施例和模擬結(jié)果輸出單元200的2個實施例中，數(shù) 字比例值輸出端DB OUT和數(shù)字比例值輸入端DB IN的數(shù)據(jù)均為二進制數(shù)據(jù)。所述分子電壓 輸入端VIN1的電壓U1與分母電壓輸入端VIN2的電壓U2均為正電壓，且U1小于等于U2。
[0058] 所述電路用于對比例值計算速度要求不高，且U1、U2變化較平緩的場合。
[0059] 所述比例值計算單元100中并行A/D轉(zhuǎn)換器參考電壓輸入端允許輸入的參考電壓 范圍要比連接到比例值計算單元100分母電壓輸入端VIN2的輸入電壓U2范圍寬。
[0060] W上所述僅為本實用新型的實施例，并不用于限制本實用新型，對于本領(lǐng)域的技 術(shù)人員來說，本實用新型可W有各種更改和變化。凡在本實用新型的精神和原則之內(nèi)，所作 的任何修改、等同替換、改進等，均應(yīng)包含在本實用新型的權(quán)利要求范圍之內(nèi)。
【主權(quán)項】
1. 一種求兩個輸入電壓間比例值的電路，其特征在于： 由比例值計算單元和模擬結(jié)果輸出單元組成； 所述比例值計算單元設(shè)有分子電壓輸入端、分母電壓輸入端和數(shù)字比例值輸出端； 所述比例值計算單元由并行A/D轉(zhuǎn)換器、555時基器件、第一電阻（123)、第二電阻 (124)、第一電容（125)組成;所述并行A/D轉(zhuǎn)換器的模擬電壓輸入端為分子電壓輸入端，參 考電壓輸入端為分母電壓輸入端，并行數(shù)據(jù)輸出端為數(shù)字比例值輸出端； 所述555時基器件、第一電阻（123)、第二電阻（124)、第一電容（125)組成振蕩器;所述 振蕩器輸出的周期脈沖連接至并行A/D轉(zhuǎn)換器的啟動轉(zhuǎn)換輸入端； 所述模擬結(jié)果輸出單元設(shè)有數(shù)字比例值輸入端、比例因子電壓輸入端和模擬電壓比例 值輸出端;所述數(shù)字比例值輸入端連接至比例值計算單元的數(shù)字比例值輸出端； 所述模擬結(jié)果輸出單元由并行D/A轉(zhuǎn)換器組成;所述并行D/A轉(zhuǎn)換器的并行數(shù)據(jù)輸入端 為數(shù)字比例值輸入端，所述并行D/A轉(zhuǎn)換器的基準電壓輸入端為比例因子電壓輸入端，所述 并行D/A轉(zhuǎn)換器的轉(zhuǎn)換電壓輸出端為模擬電壓比例值輸出端。2. 如權(quán)利要求1所述的一種求兩個輸入電壓間比例值的電路，其特征在于:所述并行A/ D轉(zhuǎn)換器的型號是12位并行A/D轉(zhuǎn)換器AD7492。3. 如權(quán)利要求2所述的一種求兩個輸入電壓間比例值的電路，其特征在于:所述AD7492 的輸出使能端、片選端、休眠模式選擇端、數(shù)字地端、模擬地端連接至公共地;所述AD7492的 模擬電源端、數(shù)字電源端連接至正電源。4. 如權(quán)利要求1所述的一種求兩個輸入電壓間比例值的電路，其特征在于:所述并行D/ A轉(zhuǎn)換器的型號是12位并行D/A轉(zhuǎn)換器AD5340。5. 如權(quán)利要求4所述的一種求兩個輸入電壓間比例值的電路，其特征在于:所述AD5340 的緩沖器開關(guān)控制端、輸出比例控制端、輸入寄存器控制端、DAC寄存器控制端、片選端、地 端連接至公共地;所述AD5330的清零端、低功耗控制端、電源端連接至正電源。
【專利摘要】本實用新型公開了一種求兩個輸入電壓間比例值的電路，由比例值計算單元、模擬結(jié)果輸出單元組成，其核心是并行A/D轉(zhuǎn)換器與并行D/A轉(zhuǎn)換器，用于計算輸入的分子電壓和分母電壓之間的比例值，并同時輸出數(shù)字信號形式的比例值結(jié)果與模擬信號形式的比例值結(jié)果。所述電路用于對比例值計算速度要求不高，且兩個輸入電壓變化較平緩的場合。
【IPC分類】G06F7/535
【公開號】CN205334451
【申請?zhí)枴緾N201620004278
【發(fā)明人】周維龍, 凌云, 肖伸平, 文定都, 唐文妍, 王兵
【申請人】湖南工業(yè)大學(xué)
【公開日】2016年6月22日
【申請日】2016年1月4日