一種基于fpga控制的新型多路高速dac同步電路的制作方法
【技術(shù)領(lǐng)域】
[0001]本實(shí)用新型屬于雷達(dá)射頻仿真技術(shù)領(lǐng)域，尤其涉及一種多路高速DAC同步電路。
【背景技術(shù)】
[0002]隨著現(xiàn)在芯片加工工藝的提高，高速DAC芯片的輸出頻率越來越高，可直接輸出上GHz的射頻信號(hào)，使得在一些頻段軟件無線電可直接輸出射頻信號(hào)。
[0003]在現(xiàn)代通信、雷達(dá)、聲納等領(lǐng)域都需要處理各種數(shù)字信號(hào)，因?yàn)閿?shù)字信號(hào)相比模擬信號(hào)具有穩(wěn)定性好、精度高、快速處理等優(yōu)點(diǎn)，在許多情況下，如現(xiàn)代的雷達(dá)系統(tǒng)中，雷達(dá)回波中包含距離、多普勒頻率和角度等信息，需要將雷達(dá)回波采集并存儲(chǔ)下來再進(jìn)行處理后通過高速DAC輸出，從而模擬所需要的目標(biāo)信息。
[0004]在相控陣?yán)走_(dá)、合成孔徑雷達(dá)、分布式雷達(dá)等系統(tǒng)，由于不斷發(fā)射連續(xù)波信號(hào)(發(fā)射信號(hào)帶寬大，脈沖重復(fù)頻率高)，通過目標(biāo)后產(chǎn)生大量帶有目標(biāo)信息的回波信號(hào)，要模擬這些信號(hào)就需要多路高速DAC同時(shí)輸出來完成目標(biāo)的模擬。而現(xiàn)有技術(shù)中，多路高速DAC之間的快速同步所需要的時(shí)間長，同步精度不高，因此，多路高速DAC之間的快速同步與高精度就成了相當(dāng)棘手的問題。
【實(shí)用新型內(nèi)容】
[0005]本實(shí)用新型的目的在于:為了解決現(xiàn)有技術(shù)中多路高速DAC之間的快速同步所需時(shí)間長和同步精度不高的問題，提供了一種基于FPGA控制的新型多路高速DAC同步電路，它能夠很好地解決以上問題，實(shí)現(xiàn)了多路高速DAC的快速同步和高精度同步。
[0006]本實(shí)用新型采用的技術(shù)方案如下:
[0007]一種基于FPGA控制的新型多路高速DAC同步電路，包括時(shí)鐘發(fā)生器和至少一個(gè)高速DAC，每個(gè)高速DAC通過數(shù)模時(shí)鐘通道和同步時(shí)鐘通道連接于時(shí)鐘發(fā)生器；時(shí)鐘發(fā)生器連接有FPGA，F(xiàn)PGA包括距離方位控制關(guān)系算法模塊、多相調(diào)制模塊、鎖相環(huán)和與鎖相環(huán)相連的源同步LVDS接口 ；FPGA的源同步LVDS接口通過至少一組LVDS通道分別連接于一個(gè)高速DAC，具體的，每一組LVDS通道包括數(shù)據(jù)時(shí)鐘通道、頻閃輸入通道、數(shù)字信號(hào)廣播和載波檢測(cè)通道，數(shù)據(jù)時(shí)鐘通道、頻閃輸入通道、數(shù)字信號(hào)廣播和載波檢測(cè)通道連接有同一個(gè)延時(shí)模塊，并通過該延時(shí)模塊連接于一個(gè)高速DAC，且每一個(gè)通道輸出相位對(duì)齊。
[0008]進(jìn)一步的，鎖相環(huán)為PLL或DLL。
[0009]進(jìn)一步的，高速DAC 采用 AD9129 RF DAC。
[0010]進(jìn)一步的，每個(gè)DAC的同步時(shí)鐘通道、數(shù)據(jù)時(shí)鐘通道、頻閃輸入通道、數(shù)字信號(hào)廣播和載波檢測(cè)通道以其數(shù)模時(shí)鐘通道作為相位參考信號(hào)通道。
[0011]進(jìn)一步的，時(shí)鐘發(fā)生器采用高速時(shí)鐘發(fā)生器。
[0012]進(jìn)一步的，時(shí)鐘發(fā)生器連接有用于降頻的時(shí)鐘分頻器。
[0013]綜上所述，由于采用了上述技術(shù)方案，與現(xiàn)有技術(shù)相比，本實(shí)用新型的有益效果是:
[0014]本實(shí)用新型將多個(gè)高速DAC通過數(shù)模時(shí)鐘通道和同步時(shí)鐘通道連接于時(shí)鐘發(fā)生器，再將時(shí)鐘發(fā)生器連接于FPGA，F(xiàn)PGA設(shè)有源同步LVDS接口，源同步LVDS接口連接于鎖相環(huán)，源同步LVDS接口通過數(shù)據(jù)時(shí)鐘通道、頻閃輸入通道、數(shù)字信號(hào)廣播和載波檢測(cè)通道將FPGA連接于同一個(gè)延時(shí)模塊，源同步LVDS接口再通過該延時(shí)模塊連接于高速DAC，通過上述結(jié)構(gòu)的改進(jìn)后，相比于現(xiàn)有技術(shù)，本實(shí)用新型優(yōu)化了結(jié)構(gòu)，采用FPGA為核心的設(shè)計(jì)架構(gòu)，每個(gè)DAC的同步時(shí)鐘通道、數(shù)據(jù)時(shí)鐘通道、頻閃輸入通道、數(shù)字信號(hào)廣播和載波檢測(cè)通道就能以其數(shù)模時(shí)鐘通道作為相位參考信號(hào)通道，以FPGA完成移相算法的處理；多相調(diào)制時(shí)，F(xiàn)PGA的到達(dá)角Θ首先進(jìn)行相位差的計(jì)算，得到相位差Φ ;同時(shí)，F(xiàn)PGA的數(shù)字中頻彳目號(hào)產(chǎn)生模塊生成復(fù)信號(hào)，該復(fù)信號(hào)與相位差Φ被送入多相調(diào)制模塊即可進(jìn)行無模糊相位調(diào)制，該復(fù)信號(hào)經(jīng)過多相調(diào)制模塊的無模糊相位調(diào)制后再傳送給高速DAC進(jìn)行數(shù)模變換多通道移相，通過FPGA的高精度、實(shí)時(shí)運(yùn)算、相位控制以及數(shù)據(jù)加載等處理，最后就可實(shí)現(xiàn)多路高速DAC的快速同步和高精度同步。
【附圖說明】
[0015]本實(shí)用新型將通過例子并參照附圖的方式說明，其中:
[0016]圖1本實(shí)用新型的多路高速DAC同步圖；
[0017]圖2本實(shí)用新型的兩路高速DAC同步信號(hào)簡化圖；
[0018]圖3本實(shí)用新型的多通道移相信號(hào)生成示意圖；
[0019]圖4本實(shí)用新型的多相調(diào)制實(shí)現(xiàn)框圖。
【具體實(shí)施方式】
[0020]本說明書中公開的所有特征，或公開的所有方法或過程中的步驟，除了互相排斥的特征和/或步驟以外，均可以以任何方式組合。
[0021]下面結(jié)合圖1~圖4對(duì)本實(shí)用新型作詳細(xì)說明。
[0022]實(shí)施例1
[0023]參見圖1，一種基于FPGA控制的新型多路高速DAC同步電路，包括時(shí)鐘發(fā)生器(Clock Generator)和5個(gè)高速DAC (DAC1~5)，本實(shí)施例中，時(shí)鐘發(fā)生器采用高速時(shí)鐘發(fā)生器，高速時(shí)鐘發(fā)生器通過時(shí)鐘分配芯片分為多路時(shí)鐘分別提供給每個(gè)高速DAC，每個(gè)高速DAC 上設(shè)有 DACCLKP/N 引腳、SYNCP/N 引腳以及 DATACLKP/N 引腳、ISTRP/N 引腳、DAB [ 15:0]P/N引腳、DCD[15:0]Ρ/Ν引腳等同時(shí)，時(shí)鐘分配芯片分配的高速時(shí)鐘信號(hào)還提供給另一個(gè)時(shí)鐘分頻器；高速DAC采用AD9129 RF DAC，AD9129 RF DAC的特性和優(yōu)勢(shì):更新速率快、功耗低；每個(gè)高速DAC的DACCLKP/N引腳和SYNCP/N引腳分別通過數(shù)模時(shí)鐘通道(DACCLKP/N)和同步時(shí)鐘通道(SYNCP/N)連接于時(shí)鐘發(fā)生器的輸出端(OUTPUTS);時(shí)鐘發(fā)生器通過時(shí)鐘分頻器分頻后連接有FPGA，具體的，時(shí)鐘發(fā)生器連接于FPGA的專用時(shí)鐘輸入引腳；而FPGA設(shè)有多個(gè)模塊，包括10_Delay模塊、距離方位控制關(guān)系算法模塊、多相調(diào)制模塊、鎖相環(huán)和與鎖相環(huán)相連的源同步LVDS接口等，而該鎖相環(huán)采用的是PLL鎖相環(huán)；FPGA的源同步LVDS接口通過5組LVDS通道分別連接于一個(gè)高速DAC，具體的，每一組LVDS通道包括數(shù)據(jù)時(shí)鐘通道(DATACLKP/N)、頻閃輸入通道(ISTRP/N)、數(shù)字信號(hào)廣播和載波檢測(cè)通道(DAB[15:0]P/N、DCD[15:0]Ρ/Ν)，數(shù)據(jù)時(shí)鐘通道(DATACLKP/N)、頻閃輸入通道(ISTRP/N)、數(shù)字信號(hào)廣播和載波檢測(cè)通道(DAB[15:0]P/N、DCD[15:0]Ρ/Ν)連接有同一個(gè)延時(shí)模塊(Delay，如
Delayl, Delay2......Delay5)，并通過該延時(shí)模塊連接于一個(gè)高速DAC上對(duì)應(yīng)的引腳，具體的，數(shù)據(jù)時(shí)鐘通道(DATACLKP/N)對(duì)應(yīng)DATACLKP/N引腳、頻閃輸入通道(ISTRP/N)對(duì)應(yīng)13丁1^/^引腳、數(shù)字信號(hào)廣播和載波檢測(cè)通道(048[15:0]P/N、DCD[15:0]P/NMt&DAB[15:O]P/N引腳和DCD [15:0]P/N引腳，而數(shù)模時(shí)鐘通道(DACCLKP/N)對(duì)應(yīng)DACCLKP/N引腳，同步時(shí)鐘通道(SYNCP/N)對(duì)應(yīng)SYNCP/N引腳，使得每一個(gè)通道(即數(shù)據(jù)時(shí)鐘通道、頻閃輸入通道、數(shù)字信號(hào)廣播和載波檢測(cè)通道)輸出相位對(duì)齊。其中，多相調(diào)制模塊包括數(shù)字延時(shí)移相0、復(fù)數(shù)乘法器Φ，復(fù)數(shù)乘法器2 Φ，復(fù)數(shù)乘法器3 Φ和復(fù)數(shù)乘法器4 Φ。
[0024]上述方案中，每個(gè)DAC的同步時(shí)鐘通道(SYNCP/N)、數(shù)據(jù)時(shí)鐘通道(DATACLKP/N)、頻閃輸入通道(ISTRP/N)、數(shù)字信號(hào)