基于可重復(fù)配置單元的fpga局部互聯(lián)資源自動化測試方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明屬于集成電路技術(shù)領(lǐng)域，具體涉及一種FPGA(現(xiàn)場可編程門陣列)中局部互聯(lián)資源的遍歷測試方法。
【背景技術(shù)】
[0002]現(xiàn)場可編程門陣列(Field Programmable Gate Array, FPGA)，作為一種可編程邏輯器件，既解決了專用集成電路設(shè)計周期長，制造成本高和生產(chǎn)工藝復(fù)雜的不足，又避免了原有可編程邏輯器件門電路數(shù)量有限和工作頻率較低的缺點(diǎn)。FPGA可以通過硬件描述語言對其編程，用戶使用硬件描述語言設(shè)計電路，再通過相應(yīng)的FPGA配套軟件進(jìn)行布局布線后，生成位流文件下載到FPGA芯片中，從而將FPGA芯片快速配置成用戶所需要的電路。
[0003]互聯(lián)資源是FPGA芯片中最重要的部分，大概占據(jù)了60?80%的硬件資源H，所以對互聯(lián)資源的測試是FPGA測試過程中最為重要的部分。FPGA互聯(lián)測試一般可分為與應(yīng)用無關(guān)的測試3和與應(yīng)用相關(guān)的測試4兩種形式，這其中以前者更為重要。首先，與應(yīng)用無關(guān)的互聯(lián)測試要遍歷測試到FPGA芯片中所有的互聯(lián)資源，以確保在任意的用戶配置下，F(xiàn)PGA都能正確地工作。其次，由于FPGA中局部互聯(lián)資源與周圍的邏輯電路單元是緊密相關(guān)的，所以對局部互聯(lián)的測試就不可避免地需要配置邏輯電路單元，這也給局部互聯(lián)測試增加了難度。最后，現(xiàn)代FPGA中通常會包含一些IP核，所以對FPGA局部互聯(lián)的遍歷測試也應(yīng)該包含這些與IP核相關(guān)的局部互聯(lián)資源。
[0004]通常情況下，在測試中對FPGA芯片施加激勵和讀取響應(yīng)的時間是很短，主要的時間則耗費(fèi)在對FPGA的編程下載上，一般情況下這一時間可以達(dá)到數(shù)秒到數(shù)分鐘5。所以，衡量一種測試方法優(yōu)劣的標(biāo)準(zhǔn)就包括了故障覆蓋率和測試所需時間，也就是測試中所用到的配置數(shù)目。
[0005]目前國際上FPGA互聯(lián)測試集中在全局互聯(lián)測試上，對局部互聯(lián)測試方法研究相對較少?，F(xiàn)有FPGA局部互聯(lián)測試方法大多是基于學(xué)術(shù)界使用的連接盒和開關(guān)盒(CB和SB)模型，將局部互聯(lián)簡單地抽象為多路選擇器，然后用類似總線測試的方法和異或樹的結(jié)構(gòu)實(shí)現(xiàn)對FPGA局部互聯(lián)的遍歷測試6。但是，實(shí)際FPGA局部互聯(lián)的復(fù)雜程度遠(yuǎn)遠(yuǎn)超過多路選擇器這樣的學(xué)術(shù)研究模型，所以這類測試方法會導(dǎo)致局部互聯(lián)故障覆蓋率的大大下降而不實(shí)用。對FPGA局部互聯(lián)的測試不同于對全局互聯(lián)的測試，主要體現(xiàn)在測試全局互聯(lián)資源時，僅全局線網(wǎng)和全局開關(guān)被配置和使用到，F(xiàn)PGA中的邏輯資源很少或沒有被使用到。這是由于全局互聯(lián)資源與FPGA的邏輯電路資源相對獨(dú)立，測試時不需要特別配置邏輯電路資源。但是對于局部互聯(lián)資源，因?yàn)槠渑c周圍的邏輯電路是緊密相連的，絕大部分的開關(guān)和線段只有在邏輯電路被使用到時才能被測試到。所以，對FPGA局部互聯(lián)的測試就需要先配置好相應(yīng)的邏輯電路資源。另一種測試局部互聯(lián)的方法是采用內(nèi)建自測試(BIST)的思想，將FPGA中一部分資源配置好來測試另一部分資源。然后再通過解決圖的著色問題來獲得最少的測試配置數(shù)目7。然而，隨著FPGA的規(guī)模越來越大，局部互聯(lián)資源通常含有百萬量級的互聯(lián)線段和開關(guān)，導(dǎo)致該方法的復(fù)雜度急劇增加。
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【發(fā)明內(nèi)容】

[0007]本發(fā)明的目的在于針對現(xiàn)代FPGA的互聯(lián)結(jié)構(gòu)，提出一種配置次數(shù)少、可移植性好、復(fù)雜度低的FPGA局部互聯(lián)的高故障覆蓋率測試方法。
[0008]一種典型的FPGA結(jié)構(gòu)如圖1所示，其中每個Tile代表一個邏輯電路單元，整個FPGA芯片就是由這樣的一個個邏輯電路單元塊組成的陣列。Tile之間的資源為互聯(lián)線段，可以將不同的Tile連接起來。每個Tile內(nèi)部包含了一個基本的邏輯電路單元(LOGIC BLOCK)和一個與之相連的互聯(lián)模塊(GRM)，這個基本的電路邏輯單元可以是CLB(可編程邏輯單元)，BRAM(塊RAM)，DSP(數(shù)字信號處理器)，1B(輸入輸出單元)或者其他IP核。一般地，F(xiàn)PGA中的互聯(lián)資源可以分為全局互聯(lián)資源和局部互聯(lián)資源。全局互聯(lián)是指全局布線通道內(nèi)的互聯(lián)線段和互聯(lián)開關(guān)，主要是將信號在Tile與Tile之間傳遞。局部互聯(lián)是指那些將邏輯電路單元的輸入輸出信號與全局互聯(lián)相連接的互聯(lián)資源，包括了局部線網(wǎng)和局部開關(guān)。一種典型的FPGA互聯(lián)結(jié)構(gòu)如圖2所示。
[0009]對于FPGA局部互聯(lián)的遍歷測試，為了降低測試配置的難度同時保證較高的故障覆蓋率，就需要充分利用FPGA片內(nèi)豐富的邏輯電路資源以及陣列的規(guī)律性^在本發(fā)明中，將局部互聯(lián)與周圍的邏輯電路組合到一起，構(gòu)成可重復(fù)的配置單元。然后將這些單元的上級輸出作為下級的輸入，依次首位相連，重復(fù)至整個FPGA陣列，如圖3所示。
[0010]本發(fā)明中，重復(fù)配置單元的構(gòu)建可以有多種方法，例如:
對于CLB和局部互聯(lián)組成的重復(fù)配置單元，可以采用課題組提出的方法8，將CLB中的查找表配置成異或的邏輯運(yùn)算形式，使得其輸出信號與輸入信號完