多重圖案化掩模設(shè)計的掩模位移電阻-電感方法及執(zhí)行方法
【專利說明】多重圖案化掩模設(shè)計的掩模位移電阻-電感方法及執(zhí)行方 法
[0001] 相關(guān)申請
[0002] 本申請涉及于2010年8月31日提交的標題為"Mask-Shift-AwareRCExtraction forDoublePatterningDesign" 的第 8, 119,310 號美國專利和于 2011 年6 月 24 日提 交的標題為 "Mask-Shift-AwareRCExtractionforDoublePatterningDesign" 的第 8, 252, 489號美國專利，其全部內(nèi)容結(jié)合于此作為參考。
技術(shù)領(lǐng)域
[0003] 本發(fā)明一般地涉及半導體技術(shù)領(lǐng)域，更具體地，涉及用于設(shè)計半導體器件的系統(tǒng) 和方法。
【背景技術(shù)】
[0004] 雙重圖案化和多重圖案化是被開發(fā)用于光刻以增強部件密度的技術(shù)。通常，為了 在晶圓上形成集成電路的部件，使用光刻技術(shù)，其涉及施加光刻膠并且在光刻膠上限定圖 案。首先，圖案化光刻膠的圖案在光刻掩模中進行限定，并且通過光刻掩模中的透明部分或 者不透明部分來實現(xiàn)。然后，將光刻膠的圖案轉(zhuǎn)印至所制造的部件。
[0005] 隨著集成電路的日益縮小，光學鄰近效應產(chǎn)生越來越大的問題。當兩個或多個單 獨部件彼此太接近時，部件之間的間隔和/或間距可能超過光源的分辨率極限值。為了解 決這種問題，利用多重圖案化技術(shù)。在多重圖案化技術(shù)中，密集定位的部件被劃分給同一多 重圖案化掩模組中的兩個或多個掩模，兩個或多個掩模被用于圖案化層。在每個多重圖案 化掩模中，部件之間的距離增加超過單個掩模的部件之間的距離，因此，可以克服分辨率極 限值。

【發(fā)明內(nèi)容】

[0006] 為了解決現(xiàn)有技術(shù)中所存在的缺陷，根據(jù)本發(fā)明的一方面，提供了一種方法，包 括：提供集成電路設(shè)計的布局；通過處理器由所述布局生成多個多重圖案化分解，其中，所 述多個多重圖案化分解中的每個均包括被劃分給多重圖案化掩模組的第一掩模和第二掩 模的圖案；確定所述第一掩模和所述第二掩模之間的最大掩模位移；以及使用由所述最大 掩模位移所限定的范圍內(nèi)的一個或多個掩模位移，對所述多個多重圖案化分解中的每個的 最差情況性能值進行仿真。
[0007] 該方法還包括：將所述多個多重圖案化分解的所述最差情況性能值進行比較；從 所述多個多重圖案化分解中選擇一個分解，其中，該分解的最差情況性能值是所述多個多 重圖案化分解的最差情況性能值中最好的一個。
[0008] 在該方法中，至少所述第一掩模或所述第二掩模與相應的多邊形相關(guān)聯(lián)。
[0009] 在該方法中，至少所述第一掩?；蛩龅诙谀Ｅc兩個或多個相應的多邊形相關(guān) 聯(lián)。
[0010] 在該方法中，所述最差情況性能值包括所述布局的關(guān)鍵路徑的定時。
[0011] 在該方法中，所述最差情況性能值包括所述布局的關(guān)鍵路徑的噪聲。
[0012] 該方法還包括：生成技術(shù)文件，包括：作為圖案之間的間隔的函數(shù)的所述布局中 的所述圖案的電阻；以及所述電阻對所述間隔的改變的電阻靈敏度，其中，在對所述多個多 重圖案化分解中的每個的所述最差情況性能值的仿真步驟中使用所述技術(shù)文件。
[0013] 該方法還包括：從所述技術(shù)文件得到所述電阻；通過將一個掩模位移和相應的一 個電阻靈敏度的乘積與所述電阻相加，使用所述電阻和一個掩模位移來計算新電阻；以及 使用所述新電阻計算所述集成電路設(shè)計的性能值，所述性能值對應于所述一個掩模位移。
[0014] 在該方法中，使用以下方程執(zhí)行計算所述新電阻的步驟：R= 心+Scx* (土Ax)+Scy* (土Ay)+Scz* (土Az)其中，R是所述新電阻,RQ是沒有任何掩模位移 時的電阻；其中，Sex是所述電阻對x方向上的掩模位移的靈敏度，其中，Scy是所述電阻對 y方向上的掩模位移的靈敏度，其中，Sez是所述電阻對z方向上的掩模位移的靈敏度；其 中，Ax是所述x方向上的掩模位移，Ay是所述y方向上的掩模位移，且Az是所述z方向 上的掩模位移。
[0015] 根據(jù)本發(fā)明的另一方面，提供了一種用于設(shè)計半導體器件的系統(tǒng)，包括：至少一個 處理器；以及至少一個存儲器，包括用于一個或多個程序的計算機程序代碼，所述至少一個 存儲器和所述計算機程序代碼被配置成通過所述至少一個處理器使所述系統(tǒng)：提供集成電 路設(shè)計的布局；由所述布局生成多個多重圖案化分解，其中，所述多個多重圖案化分解中的 每個均包括被劃分給多重圖案化掩模組的第一掩模和第二掩模的圖案；確定所述第一掩模 和所述第二掩模之間的最大掩模位移；以及使用由所述最大掩模位移所限定的范圍內(nèi)的一 個或多個掩模位移，對所述多個多重圖案化分解中的每個的最差情況性能值進行仿真；以 及使用所述多個多重圖案化分解中的一個，制造所述多重圖案化掩模組。
[0016] 該系統(tǒng)還包括：生成技術(shù)文件，包括：作為圖案之間的間隔的函數(shù)的所述布局中 的所述圖案的電感；以及所述電感對所述間隔的改變的電感靈敏度，其中，在對所述多個多 重圖案化分解中的每個的所述最差情況性能值進行仿真的步驟中使用所述技術(shù)文件。
[0017] 該系統(tǒng)還包括：從所述技術(shù)文件得到電感；通過將一個掩模位移和相應的一個電 感靈敏度的乘積與所述電感相加，使用所述電感和一個掩模位移來計算新電感；以及使用 所述新電感來計算所述集成電路設(shè)計的性能值，所述性能值對應于所述一個掩模位移。
[0018] 在該系統(tǒng)中，使用以下方程執(zhí)行計算所述新電感的步驟：L= L+Sex*(土Ax)+Scy*(土Ay)+Scz*(土Az)其中，L是所述新電感，L0是沒有任何掩模位 移時的電感；其中，Sex是所述電感對x方向上的掩模位移的靈敏度，其中，Scy是所述電感 對y方向上的掩模位移的靈敏度，其中，Sez是所述電感對z方向上的掩模位移的靈敏度； 其中，Ax是所述x方向上的掩模位移，Ay是所述y方向上的掩模位移，且Az是所述z方 向上的掩模位移。
[0019] 在該系統(tǒng)中，所述最差情況性能值包括所述布局的關(guān)鍵路徑的定時。
[0020] 在該系統(tǒng)中，所述最差情況性能值包括所述布局的關(guān)鍵路徑的噪聲。
[0021] 根據(jù)本發(fā)明的又一方面，提供了一種計算機可讀介質(zhì)，包括用于實施設(shè)計半導體 器件的方法的計算機可執(zhí)行指令，所述方法包括：提供集成電路設(shè)計的布局；由所述布局 生成多個多重圖案化分解，其中，所述多個多重圖案化分解中的每個均包括被劃分給多重 圖案化掩模組的第一掩模和第二掩模的圖案；確定所述第一掩模和所述第二掩模之間的最 大掩模位移；對于所述多個多重圖案化分解中的每個：生成多個可能的掩模位移，其中，所 述多個可能的掩模位移在由所述最大掩模位移所限定的范圍內(nèi)；通過所述多個可能的掩模 位移和所述最大掩模位移來計算一個或多個新電阻；至少通過所述一個或多個新電阻來計 算一個或多個性能值；至少從所述一個或多個性能值中選擇最差情況性能值；以及將所述 最差情況性能值指定為所述多個多重圖案化分解中的每個的最差情況性能值；選擇所述多 個多重圖案化分解中的一個分解，所述多個多重圖案化分解中的所述一個分解的最差情況 性能值是所述多個