一種基于融合架構(gòu)的可擴(kuò)展多路服務(wù)器系統(tǒng)的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及服務(wù)器系統(tǒng)技術(shù)，尤其涉及一種基于融合架構(gòu)的可擴(kuò)展多路服務(wù)器系統(tǒng)。
【背景技術(shù)】
[0002]傳統(tǒng)普通的時(shí)鐘方案一般通過Legacy計(jì)算節(jié)點(diǎn)中的時(shí)鐘源芯片發(fā)出通過背板分別發(fā)給其他Non-Legacy計(jì)算節(jié)點(diǎn)使用，進(jìn)而保證時(shí)鐘同源。Legacy計(jì)算節(jié)點(diǎn)通過Switch切換使用本地時(shí)鐘。Non-Legacy計(jì)算節(jié)點(diǎn)通過Switch切換使用Legacy計(jì)算節(jié)點(diǎn)發(fā)來的時(shí)鐘信號(hào)。但是該方法增加了背板或扣卡的連接器信號(hào)數(shù)量，Legacy節(jié)點(diǎn)時(shí)鐘為保證時(shí)鐘Layout走線等長(zhǎng)法則需要大量繞線，時(shí)鐘Switch使用增加成本及風(fēng)險(xiǎn)。

【發(fā)明內(nèi)容】

[0003]為了解決以上問題，本發(fā)明提供一種時(shí)鐘設(shè)計(jì)方法以減少時(shí)鐘Switch使用，降低風(fēng)險(xiǎn)，減少layout難度，減少背板或扣卡連接器使用數(shù)量，節(jié)約成本。是一種新型的便捷的方法。
[0004]本發(fā)明提出了一種新的基于融合架構(gòu)的可擴(kuò)展多路服務(wù)器中系統(tǒng)。該系統(tǒng)由數(shù)個(gè)獨(dú)立的計(jì)算節(jié)點(diǎn)組成，每個(gè)計(jì)算節(jié)點(diǎn)包含2顆CPU，通過使用不同扣卡，自由組成2路、4路或8路服務(wù)器，通過在扣卡中放置時(shí)鐘源芯片分別向每個(gè)計(jì)算節(jié)點(diǎn)提供100M時(shí)鐘。該100M時(shí)鐘通過Buffer分別提供給各個(gè)計(jì)算節(jié)點(diǎn)中的CPU、Memory, PCH及PCIE設(shè)備。保證4路服務(wù)器或8路服務(wù)器時(shí)鐘同源。
[0005]每個(gè)計(jì)算節(jié)點(diǎn)中分別放置一個(gè)時(shí)鐘源芯片，提供系統(tǒng)中其他芯片的時(shí)鐘及PCH的其他時(shí)鐘。通過Legacy計(jì)算節(jié)點(diǎn)中的FPGA控制扣卡中的時(shí)鐘源芯片的Enable信號(hào)及各個(gè)計(jì)算節(jié)點(diǎn)中時(shí)鐘源芯片的Enable信號(hào)。各個(gè)節(jié)點(diǎn)及扣卡中時(shí)鐘源芯片的Power Good信號(hào)發(fā)給Legacy計(jì)算節(jié)點(diǎn)中的FPGA用于時(shí)序控制。Legacy計(jì)算節(jié)點(diǎn)中FPGA需要同時(shí)控制各個(gè)節(jié)點(diǎn)的時(shí)鐘Buffer的Enable信號(hào)。2路服務(wù)器，4路服務(wù)器及8路服務(wù)器都需要添加不同扣卡，扣卡中提供100M時(shí)鐘供CPU、Memory、PCH及PCIE設(shè)備使用。
[0006]基于融合架構(gòu)的可擴(kuò)展多路服務(wù)器中系統(tǒng)往往比普通多路服務(wù)器時(shí)鐘設(shè)計(jì)更加復(fù)雜。每個(gè)計(jì)算節(jié)點(diǎn)中只有2顆CPU，8路服務(wù)器需要4個(gè)計(jì)算節(jié)點(diǎn)組成，每個(gè)計(jì)算節(jié)點(diǎn)完全相同。因?yàn)槊總€(gè)計(jì)算節(jié)點(diǎn)完全相同，可以自由組合成4路服務(wù)器或8路服務(wù)器。通過背板或扣卡形式使每個(gè)計(jì)算節(jié)點(diǎn)互聯(lián)。背板或扣卡中包含CPU互聯(lián)信號(hào)，管理信號(hào)，時(shí)鐘信號(hào)和時(shí)序控制信號(hào)等。
[0007]本發(fā)明提供的時(shí)鐘設(shè)計(jì)方法減少時(shí)鐘Switch使用降低風(fēng)險(xiǎn)，減少layout難度，解決融合架構(gòu)各個(gè)計(jì)算節(jié)點(diǎn)的時(shí)鐘同源問題。減少背板或扣卡連接器使用數(shù)量，節(jié)約成本。
【附圖說明】
[0008]圖1是本發(fā)明的8路服務(wù)器系統(tǒng)時(shí)鐘方案示意圖。
[0009]圖2是本發(fā)明的4路服務(wù)器系統(tǒng)時(shí)鐘方案。
[0010]圖3是本發(fā)明的2路服務(wù)器系統(tǒng)時(shí)鐘方案。
【具體實(shí)施方式】
[0011]該設(shè)計(jì)適用于基于融合架構(gòu)的可擴(kuò)展多路服務(wù)器中，該服務(wù)器可通過前面板安裝扣卡的形式將2個(gè)計(jì)算節(jié)點(diǎn)組成一個(gè)4路服務(wù)器，或?qū)?個(gè)計(jì)算節(jié)點(diǎn)組成一個(gè)8路服務(wù)器。
[0012]2路服務(wù)器扣卡時(shí)鐘設(shè)計(jì)
在2路扣卡中添加時(shí)鐘源芯片。計(jì)算節(jié)點(diǎn)中FPGA控制扣卡中時(shí)鐘及本地時(shí)鐘的Enable信號(hào)并檢測(cè)Power Good信號(hào)用于參與時(shí)序控制?？劭ㄖ袝r(shí)鐘源芯片為計(jì)算節(jié)點(diǎn)中CPU，Memory, PCH及PCIE設(shè)備提供100M時(shí)鐘。計(jì)算節(jié)點(diǎn)本地時(shí)鐘源芯片為本地其他芯片及PCH其它時(shí)鐘輸入提供時(shí)鐘。
[0013]4路及8路服務(wù)器扣卡時(shí)鐘設(shè)計(jì)
在4路或8路扣卡中添加時(shí)鐘源芯片。Legacy計(jì)算節(jié)點(diǎn)中FPGA控制扣卡中時(shí)鐘源芯片的Enable信號(hào)并檢測(cè)Power Good信號(hào)用于參與時(shí)序控制。Legacy計(jì)算節(jié)點(diǎn)中FPGA通過各個(gè)FPGA間互聯(lián)信號(hào)，控制各個(gè)節(jié)點(diǎn)的本地時(shí)鐘源芯片的Enable信號(hào)并檢測(cè)Power Good信號(hào)用于參與時(shí)序控制?？劭ㄖ袝r(shí)鐘源芯片為各個(gè)計(jì)算節(jié)點(diǎn)中CPU、Memory、PCH及PCIE設(shè)備提供100M時(shí)鐘。各個(gè)計(jì)算節(jié)點(diǎn)本地時(shí)鐘源芯片為本地其他芯片及PCH其它時(shí)鐘輸入提供時(shí)鐘。
[0014]本項(xiàng)專利介紹基于融合架構(gòu)的可擴(kuò)展多路服務(wù)器的時(shí)鐘設(shè)計(jì)方法。
[0015]操作過程如下:
1、2路，4路，8路服務(wù)器分別對(duì)應(yīng)3種扣卡，扣卡中包含一個(gè)時(shí)鐘源芯片。時(shí)鐘源只提供100M時(shí)鐘給計(jì)算節(jié)點(diǎn)。
[0016]2、扣卡中存在ID信號(hào)FPGA偵測(cè)ID信號(hào)判斷2路，4路，8路哪種模式控制不同的時(shí)序。
[0017]3、2路服務(wù)器時(shí)扣2路扣卡，F(xiàn)PGA偵測(cè)扣卡ID執(zhí)行2路時(shí)序，控制時(shí)鐘芯源片。
[0018]4、4路服務(wù)器時(shí)扣4路扣卡，F(xiàn)PGA偵測(cè)扣卡ID執(zhí)行4路時(shí)序，控制時(shí)鐘芯源片。
[0019]5、8路服務(wù)器時(shí)扣8路扣卡，F(xiàn)PGA偵測(cè)扣卡ID執(zhí)行8路時(shí)序，控制時(shí)鐘芯源片。
【主權(quán)項(xiàng)】
1.一種基于融合架構(gòu)的可擴(kuò)展多路服務(wù)器系統(tǒng)，其特征在于，該系統(tǒng)由數(shù)個(gè)獨(dú)立的計(jì)算節(jié)點(diǎn)組成，每個(gè)計(jì)算節(jié)點(diǎn)包含2顆CPU，通過前面板安裝扣卡的形式，自由組成2路、4路或8路服務(wù)器，通過在扣卡中放置時(shí)鐘源芯片分別向每個(gè)計(jì)算節(jié)點(diǎn)提供10M時(shí)鐘，該100M時(shí)鐘通過Buffer分別提供給各個(gè)計(jì)算節(jié)點(diǎn)中的CPU、Memory、PCH及PCIE設(shè)備，保證4路服務(wù)器或8路服務(wù)器時(shí)鐘同源。
2.根據(jù)權(quán)利要求1所述的服務(wù)器系統(tǒng)，其特征在于，每個(gè)計(jì)算節(jié)點(diǎn)中分別放置一個(gè)時(shí)鐘源芯片，提供系統(tǒng)中其他芯片的時(shí)鐘及PCH的其他時(shí)鐘。
3.根據(jù)權(quán)利要求2所述的服務(wù)器系統(tǒng)，其特征在于，在2路扣卡中添加時(shí)鐘源芯片；計(jì)算節(jié)點(diǎn)中FPGA控制扣卡中時(shí)鐘及本地時(shí)鐘的Enable信號(hào)并檢測(cè)Power Good信號(hào)用于參與時(shí)序控制；扣卡中時(shí)鐘源芯片為計(jì)算節(jié)點(diǎn)中CPU，Memory, PCH及PCIE設(shè)備提供100M時(shí)鐘；計(jì)算節(jié)點(diǎn)本地時(shí)鐘源芯片為本地其他芯片及PCH其它時(shí)鐘輸入提供時(shí)鐘。
4.根據(jù)權(quán)利要求2所述的服務(wù)器系統(tǒng)，其特征在于，在4路或8路扣卡中添加時(shí)鐘源芯片；通過Legacy計(jì)算節(jié)點(diǎn)中的FPGA控制扣卡中的時(shí)鐘源芯片的Enable信號(hào)及各個(gè)計(jì)算節(jié)點(diǎn)中時(shí)鐘源芯片的Enable信號(hào)；各個(gè)節(jié)點(diǎn)及扣卡中時(shí)鐘源芯片的Power Good信號(hào)發(fā)給Legacy計(jì)算節(jié)點(diǎn)中的FPGA用于時(shí)序控制；Legacy計(jì)算節(jié)點(diǎn)中FPGA需要同時(shí)控制各個(gè)節(jié)點(diǎn)的時(shí)鐘Buffer的Enable信號(hào)。
5.根據(jù)權(quán)利要求1所述的服務(wù)器系統(tǒng)，其特征在于，2路服務(wù)器、4路服務(wù)器及8路服務(wù)器都需要添加不同扣卡，扣卡中提供100M時(shí)鐘供CPU、Memory、PCH及PCIE設(shè)備使用。
【專利摘要】本發(fā)明提供一種基于融合架構(gòu)的可擴(kuò)展多路服務(wù)器系統(tǒng)，屬于服務(wù)器系統(tǒng)領(lǐng)域，該系統(tǒng)由數(shù)個(gè)獨(dú)立的計(jì)算節(jié)點(diǎn)組成，每個(gè)計(jì)算節(jié)點(diǎn)包含2顆CPU，通過使用不同扣卡，自由組成2路、4路或8路服務(wù)器，通過在扣卡中放置時(shí)鐘源芯片分別向每個(gè)計(jì)算節(jié)點(diǎn)提供100M時(shí)鐘，該100M時(shí)鐘通過Buffer分別提供給各個(gè)計(jì)算節(jié)點(diǎn)中的CPU、Memory、PCH及PCIE設(shè)備，保證4路服務(wù)器或8路服務(wù)器時(shí)鐘同源。減少時(shí)鐘Switch使用，降低風(fēng)險(xiǎn)，減少layout難度，減少背板或扣卡連接器使用數(shù)量，節(jié)約成本。
【IPC分類】G06F1-10, G06F1-06
【公開號(hào)】CN104777875
【申請(qǐng)?zhí)枴緾N201510179480
【發(fā)明人】吳浩, 薛廣營(yíng), 王巖
【申請(qǐng)人】浪潮電子信息產(chǎn)業(yè)股份有限公司
【公開日】2015年7月15日
【申請(qǐng)日】2015年4月16日