專利名稱：倍頻數(shù)據(jù)傳輸裝置及其傳輸方法
技術(shù)領(lǐng)域：
本發(fā)明涉及計(jì)算機(jī)體系結(jié)構(gòu)設(shè)計(jì)及計(jì)算機(jī)指令體系設(shè)計(jì)領(lǐng)域，還涉及寄存器堆的操作控制及數(shù)據(jù)傳輸領(lǐng)域，特別涉及一種宏指令集計(jì)算機(jī)體系結(jié)構(gòu)微處理器。
計(jì)算機(jī)體系結(jié)構(gòu)設(shè)計(jì)及其控制設(shè)計(jì)、指令體系設(shè)計(jì)及其譯碼設(shè)計(jì)的關(guān)鍵是追求使用最少的硬件資源、簡單的結(jié)構(gòu)而達(dá)到計(jì)算機(jī)效率成倍增長的目的。然而，現(xiàn)行的計(jì)算機(jī)體系結(jié)構(gòu)均采用了一種固定的結(jié)構(gòu)、固定的時(shí)鐘，所謂“剛性”設(shè)計(jì)，這種設(shè)計(jì)最顯著的一個(gè)缺陷是在通常的操作下，CPU處理的效率大部分被浪費(fèi)(尤其在文字處理或網(wǎng)絡(luò)處理的過程中)，然而功耗卻隨固定的時(shí)鐘頻率消耗著能源。
在5000年的文明發(fā)展史中，可以說電腦的發(fā)明是所有發(fā)明中最偉大的發(fā)明，它是人類大腦智慧的延伸，然而電腦與人腦的一個(gè)重要差異之一就是電腦的工作僅以固定的頻率執(zhí)行，而人腦則隨著需要可以倍頻執(zhí)行，即所謂“急中生智”就是倍頻執(zhí)行的效果。
從計(jì)算機(jī)原理中我們可知，在相同的結(jié)構(gòu)和電路規(guī)模的條件下，計(jì)算機(jī)的效率與時(shí)鐘主頻成正比關(guān)系，如果在不增加電路規(guī)模，不改變電路工藝的條件下，使計(jì)算機(jī)程序的指令序列及數(shù)據(jù)傳輸操作可以在需要時(shí)以正常和倍頻的時(shí)鐘速度運(yùn)行，且使得功能電路在一個(gè)指令周期內(nèi)被重復(fù)使用，將會使計(jì)算機(jī)在相同的硬件資源條件下，執(zhí)行效率與雙倍時(shí)鐘主頻成正比關(guān)系。這一研究主題，一直是計(jì)算機(jī)界追求的目標(biāo)。
現(xiàn)有的體系結(jié)構(gòu)技術(shù)采用了CACHE技術(shù)和大量寄存器堆技術(shù)，指令執(zhí)行效率和數(shù)據(jù)傳輸效率有明顯提高，其花費(fèi)的代價(jià)是必須使用高速的緩沖存貯器和大量寄存器，且CACHE的取指時(shí)間需要減少半個(gè)周期，為此必須提高主頻，即提高工藝技術(shù)，才會提高執(zhí)行效率。
上述現(xiàn)有技術(shù)中，指令執(zhí)行和數(shù)據(jù)傳輸效率的提高是以增大電路規(guī)模為代價(jià)的。
本發(fā)明的目的是利用倍頻數(shù)據(jù)傳輸裝置，在不利用CACHE和大量寄存器堆技術(shù)的前提下，不提高主頻的速度，以簡單的電路結(jié)構(gòu)實(shí)現(xiàn)數(shù)據(jù)倍頻傳輸。
本發(fā)明還揭示了一種利用倍頻數(shù)據(jù)傳輸裝置，實(shí)現(xiàn)內(nèi)部寄存器與外部存貯器的連接，通過倍頻數(shù)據(jù)傳輸?shù)牟僮鳎_(dá)到利用外部存貯器增加內(nèi)部寄存器數(shù)量的目的，以降低電路規(guī)模，提高數(shù)據(jù)傳輸效率。
本發(fā)明還提供了一種利用倍頻數(shù)據(jù)傳輸裝置，通過可變長指令的編碼，可以實(shí)現(xiàn)正常頻和倍頻數(shù)據(jù)傳輸?shù)牟僮骺刂?，從而達(dá)到了不增加倍頻操作的時(shí)鐘主頻實(shí)現(xiàn)倍頻操作的目的，從而可降低電路的功耗。
本發(fā)明還揭示了一種利用倍頻數(shù)據(jù)傳輸裝置，解決倍頻與正常頻數(shù)據(jù)傳輸操作的控制方法。實(shí)現(xiàn)了增加存貯器頻寬和以簡單的控制電路達(dá)到了正常頻數(shù)據(jù)操作與倍頻數(shù)據(jù)操作的連接目的。
為了實(shí)現(xiàn)上述目的，本發(fā)明提供了一種倍頻數(shù)據(jù)傳輸裝置，其特征在于能在具有主副本結(jié)構(gòu)的內(nèi)部寄存器和外部存儲器之間實(shí)現(xiàn)數(shù)據(jù)的倍頻輸入/輸出操作，即在一個(gè)時(shí)鐘周期內(nèi)傳輸兩個(gè)總線寬度的數(shù)據(jù)，所述裝置包括用于控制外部存儲器讀/寫的倍頻地址部件，能在一個(gè)周期內(nèi)生成讀/寫外部存儲器的兩個(gè)地址，以在一個(gè)周期內(nèi)從外部存儲器讀出/寫入兩個(gè)數(shù)據(jù)；連接在外部存儲器和內(nèi)部寄存器之間的倍頻數(shù)據(jù)傳輸接口裝置，用于數(shù)據(jù)在外部存儲器和內(nèi)部寄存器之間傳榆過程中的暫時(shí)鎖存。
本發(fā)明還提供了一種倍頻數(shù)據(jù)輸入的控制方法，用來在具有主副本結(jié)構(gòu)的內(nèi)部寄存器和外部存儲器之間實(shí)現(xiàn)數(shù)據(jù)的倍頻輸入/輸出操作，即在一個(gè)時(shí)鐘周期內(nèi)傳輸兩個(gè)總線寬度的數(shù)據(jù)，其特征在于包括下列步驟用控制外部存儲器讀/寫的倍頻地址部件，在一個(gè)周期內(nèi)生成讀/寫外部存儲器的兩個(gè)地址，以在一個(gè)周期內(nèi)從外部存儲器讀出/寫入兩個(gè)數(shù)據(jù)；將所述讀出/寫入的兩個(gè)數(shù)據(jù)暫時(shí)鎖存在連接在外部存儲器和內(nèi)部寄存器之間的倍頻數(shù)據(jù)傳輸接口裝置中；將數(shù)據(jù)從所述的倍頻數(shù)據(jù)傳輸接口裝置送入內(nèi)部寄存器。
本發(fā)明的一個(gè)優(yōu)點(diǎn)是利用倍頻數(shù)據(jù)傳輸裝置，在不使用CACHE和大量寄存器堆技術(shù)，不提高主頻速度的前提下，即可達(dá)到雙倍的數(shù)據(jù)傳輸速度效果。
本發(fā)明的另一個(gè)優(yōu)點(diǎn)是利用倍頻數(shù)據(jù)傳輸裝置，通過倍頻數(shù)據(jù)傳輸?shù)牟僮?，達(dá)到利用外部存貯器增加內(nèi)部寄存器數(shù)量的目的，大大降低了電路規(guī)模，提高了整個(gè)系統(tǒng)的執(zhí)行效率。
本發(fā)明的另一個(gè)優(yōu)點(diǎn)是利用倍頻數(shù)據(jù)傳輸裝置，在不提高時(shí)鐘主頻的前提下，可以實(shí)現(xiàn)正常頻和倍頻數(shù)據(jù)傳輸?shù)牟僮骺刂?，從而可降低電路的功耗?br> 本發(fā)明的另一個(gè)優(yōu)點(diǎn)是利用倍頻數(shù)據(jù)傳輸裝置，解決倍頻與正常頻數(shù)據(jù)傳輸操作的控制方法。不但增加了存貯器頻寬，還簡化譯碼電路的復(fù)雜度及其規(guī)模。


圖1倍頻數(shù)據(jù)傳輸裝置的總體結(jié)構(gòu)及其連接關(guān)系圖；圖2倍頻數(shù)據(jù)傳輸接口部件結(jié)構(gòu)示意圖；圖3寄存器部件的寄存器主副本結(jié)構(gòu)圖；圖4倍頻地址地址部件結(jié)構(gòu)圖；圖5倍頻地址指針生成時(shí)序圖；圖6從寄存器組倍速輸出數(shù)據(jù)示意圖；圖7從存儲器倍頻輸入數(shù)據(jù)示意圖；圖8倍頻數(shù)據(jù)傳輸操作示意圖。
圖1是倍頻數(shù)據(jù)傳輸裝置的總體結(jié)構(gòu)及其連接關(guān)系圖。倍頻數(shù)據(jù)傳輸裝置由3部分組成內(nèi)部寄存器部件01、倍頻數(shù)據(jù)傳輸接口部件02和外部存儲器部件03。倍頻數(shù)據(jù)傳輸接口部件02的作用是在一個(gè)時(shí)鐘周期內(nèi)在內(nèi)部寄存器部件01和外部存儲器部件03之間傳輸2個(gè)總線寬度的數(shù)據(jù)。如圖所示，倍頻數(shù)據(jù)傳輸接口部件02連接芯片的內(nèi)部寄存器部件與外部存儲器部件，芯片通過倍頻數(shù)據(jù)傳輸接口部件02在內(nèi)部寄存器和外部存儲器之間傳送數(shù)據(jù)。將數(shù)據(jù)從寄存器存入存儲器時(shí)，寄存器中的數(shù)據(jù)先進(jìn)入倍頻數(shù)據(jù)傳輸接口部件02的輸出部件，從輸出部件將數(shù)據(jù)OUT存入當(dāng)前地址指針指示的存儲單元；從存儲器取數(shù)據(jù)到寄存器時(shí)，由當(dāng)前地址指針指示的存儲單元取數(shù)據(jù)IN進(jìn)入倍頻數(shù)據(jù)傳輸接口部件02的輸入部件，從輸入部件將數(shù)據(jù)存入寄存器。其中內(nèi)部寄存器部件01包含2部分多個(gè)多位的數(shù)據(jù)選通部件MUX和一個(gè)多位寄存器組。寄存器組包含多個(gè)寄存器，每個(gè)寄存器都有一個(gè)選通器MUX控制其數(shù)據(jù)來源。每個(gè)選通器MUX有多路多位數(shù)據(jù)來源，數(shù)據(jù)1至數(shù)據(jù)n-1可以來自其他寄存器或運(yùn)算部件的結(jié)果，數(shù)據(jù)n是倍頻數(shù)據(jù)傳輸接口部件的輸出數(shù)據(jù)，由指令譯碼結(jié)果給出控制信號MREG選擇n路數(shù)據(jù)中的一路存入相應(yīng)的寄存器。寄存器采用主副本結(jié)構(gòu)。外部存儲器部件包含2部分存儲器部件和倍頻地址部件。由倍頻地址部件產(chǎn)生地址PT控制存儲器部件中當(dāng)前使用的存儲單元。在進(jìn)行倍頻數(shù)據(jù)傳輸時(shí)，存儲器部件采用倍頻地址，即每個(gè)時(shí)鐘周期產(chǎn)生兩個(gè)連續(xù)的地址。
圖2是倍頻數(shù)據(jù)傳輸接口部件的結(jié)構(gòu)圖。倍頻數(shù)據(jù)傳輸接口部件由一個(gè)倍頻數(shù)據(jù)輸入部件021和一個(gè)倍頻數(shù)據(jù)輸出部件022組成。其中倍頻數(shù)據(jù)輸入部件021包含2個(gè)輸入寄存部件LAT1、LAT2和一個(gè)選通部件MUX0，分別由時(shí)鐘信號CLK2、CLK4和CLK控制。進(jìn)行倍頻數(shù)據(jù)輸入時(shí)，在一個(gè)時(shí)鐘內(nèi)由倍頻地址部件產(chǎn)生兩個(gè)連續(xù)的地址指示兩個(gè)存儲單元，從存儲器的這兩個(gè)存儲單元取出兩個(gè)數(shù)據(jù)，分別在CLK2和CLK4的控制下存入LAT1和LAT2中，MUX0在CLK的控制下前半周期選通IN1，后半周期選通IN2分別存入兩個(gè)寄存器完成倍頻數(shù)據(jù)輸入操作。倍頻數(shù)據(jù)輸出部件022包含3個(gè)選通部件MUX1、MUX2和MUX3，分別由指令譯碼結(jié)果的選通信號M0、M1和時(shí)鐘信號CLK控制。進(jìn)行倍頻數(shù)據(jù)輸出時(shí)，M0控制MUX1選通某一寄存器的主本數(shù)據(jù)產(chǎn)生OUT1,M1控制MUX2選通某一寄存器的副本數(shù)據(jù)產(chǎn)生OUT2,MUX3在CLK的控制下前半時(shí)鐘周期選通OUT1輸出，后半時(shí)鐘周期選通OUT2輸出完成倍頻數(shù)據(jù)輸出操作。
圖3是寄存器部件的寄存器主副本結(jié)構(gòu)圖。寄存器部件包含多個(gè)多位的寄存器，每個(gè)寄存器用主副本算法實(shí)現(xiàn)，有上下兩個(gè)多位鎖存器，分別稱為寄存器的上鎖LAT和下鎖LATN，每個(gè)上鎖有一個(gè)多路選通器MUX0，由指令譯碼的結(jié)果產(chǎn)生選通信號MREGi0(i=1,2,…,m)選擇進(jìn)入LAT的數(shù)據(jù)，每個(gè)下鎖也有一個(gè)多路選通器MUX1，由指令譯碼的結(jié)果產(chǎn)生選通信號MREGi1(i=1,2,…,m)選擇進(jìn)入LATN的數(shù)據(jù)，而LAT和LATN分別由時(shí)鐘信號的上沿CLK和下沿CLK控制。主副本算法是實(shí)現(xiàn)倍頻數(shù)據(jù)傳輸?shù)幕A(chǔ)，使用主副本算法時(shí)，寄存器由上鎖LAT和下鎖LATN分別產(chǎn)生副本數(shù)據(jù)和主本數(shù)據(jù)。所有寄存器的主本接輸出部件的MUX1，所有寄存器的副本接輸出部件的MUX2。當(dāng)有兩個(gè)數(shù)據(jù)DATA1和DATA2(分別存放在寄存器2和寄存器1中)需要從寄存器組倍速進(jìn)存儲器時(shí)，倍頻數(shù)據(jù)傳輸接口部件的輸出部件中，M0控制MUX1選通寄存器2的主本得到OUT1=DATA1,M1控制MUX2選通寄存器1的副本得到OUT2=DATA2,MUX3在前半時(shí)鐘周期選通主本數(shù)據(jù)DATA1作為輸出數(shù)據(jù)OUT，在后半時(shí)鐘周期選通副本數(shù)據(jù)DATA2作為輸出數(shù)據(jù)OUT，實(shí)現(xiàn)將DATA1和DATA2存入存儲器。主副本寄存器的另一個(gè)顯著特點(diǎn)是在一個(gè)時(shí)鐘周期內(nèi)能存放2個(gè)不同的數(shù)據(jù)，因此可以同時(shí)對同一個(gè)寄存器進(jìn)行讀寫。如寄存器m中已存放數(shù)據(jù)a，此時(shí)需要將數(shù)據(jù)b從第n路通路寫入寄存器m，同時(shí)從寄存器m中讀數(shù)據(jù)a。只需從寄存器m的下鎖LATN讀數(shù)據(jù)a，同時(shí)寄存器m的選通控制信號MREG0選擇第n路數(shù)據(jù)來源將b存入上鎖LAT。由于寄存器是多位的，可以存放多個(gè)字節(jié)，為了實(shí)現(xiàn)寄存器內(nèi)部字節(jié)交換，寄存器的下鎖LATN也有一個(gè)選通器MUX1，下鎖的某一字節(jié)可以由指令譯碼結(jié)果產(chǎn)生的MREGi1信號控制MUX1選通上鎖數(shù)據(jù)的不同字節(jié)。
圖4是倍頻地址部件結(jié)構(gòu)圖。倍頻地址部件包括兩個(gè)選通器MUX0和MUX1；兩個(gè)加1器INC；兩個(gè)減1器DEC和五個(gè)鎖存器LAT。選通器MUX0由指令譯碼結(jié)果產(chǎn)生的信號MPT0控制，選擇用于生成下一個(gè)地址指針的初值，MUX0至少有二路數(shù)據(jù)來源，分別為當(dāng)前地址指針PT和外部地址指針值D，外部地址指針來源還可以增加。MUX1由指令譯碼結(jié)果產(chǎn)生的信號MPT1控制，選擇當(dāng)前地址指針值，它的五路數(shù)據(jù)來源分別為指針初始值P、加1值PINC、加2值PINC1、減1值PDEC和減2值PDEC1。2個(gè)加1器INC分別用于生成加1值PINC和；加2值PINC1；2個(gè)減1器DEC分別用于生成減1值PDEC和減2值PDEC1；5個(gè)鎖存器LAT分別用于保存P、PINC、PINC1、PDEC和PDEC1。如圖4所示，當(dāng)指令從外部設(shè)置指針時(shí)MPT0選通D(假設(shè)為X)，則將X直接存入鎖存器LAT得到初始指針值X(P),X通過減1器DEC再存入鎖存器LAT得到初始指針減1值X-1(PDEC),X通過兩個(gè)減1器DEC-DEC再存入鎖存器LAT得到初始指針減2值X-2(PDEC1),X通過加1器INC再存入鎖存器LAT得到初始指針加1值X+1(PINC),X通過兩個(gè)加1器INC-INC再存入鎖存器LAT得到初始指針加2值X+2(PINC1),MPT1可以選通PT、PTDEC、PTDEC1、PTINC和PTINC1之一作為當(dāng)前地址。數(shù)據(jù)從寄存器組倍速存入存儲器時(shí)，需要存儲器中的2個(gè)存儲單元存放主本和副本數(shù)據(jù)，所以存儲器的地址控制部件需要在一個(gè)時(shí)鐘周期內(nèi)產(chǎn)生2個(gè)連續(xù)的地址。這時(shí)由MPT0選通D得到P，同時(shí)產(chǎn)生PINC、PINC1、PDEC和PDEC1,MPT1在時(shí)鐘前半周期選通P，后半周期選通PINC或PDEC。而在正常頻傳輸時(shí)MPT1始終選通P既可。
應(yīng)該理解的是，圖4中的倍頻地址部件在很多應(yīng)用中可以簡化，即沒有必要產(chǎn)生5路地址，而是只產(chǎn)生兩路，例如一路初始值，一路加1值，或者一路初始值，一路減1值等。而且根據(jù)需要也能產(chǎn)生另外路數(shù)的地址，如4路等。
圖5是倍頻地址指針生成時(shí)序圖。當(dāng)時(shí)鐘的前半周期指令有指針連續(xù)操作需求時(shí)，MPT0選通D(假設(shè)為A)產(chǎn)生P，分別經(jīng)過DEC和DEC-DEC產(chǎn)生A-1(PDEC)和A-2(PDEC1)。在時(shí)鐘的后半周期MPT1選通P輸出地址A后，下一時(shí)鐘周期的前半周MPT1選通PDEC輸出地址A-1，后半周期MPT1選通PDEC1輸出地址A-2。同時(shí)MPT0選通PDEC1，以A-2為初始地址指針再形成新的PTDEC和PTDEC1,MPT1再交替選通PTDEC和PTDEC1。這樣每半周期依次輸出地址A、A-1、A-2、A-3、A-4、…，由MPT1選通控制完成倍頻的地址輸出。同樣，當(dāng)時(shí)鐘的前半周期指令有指針反向連續(xù)操作需求時(shí)，MPT0選通D(假設(shè)為B)產(chǎn)生P，分別經(jīng)過INC和INC-INC產(chǎn)生B+I(PINC)和B+2(PINC1)，在時(shí)鐘的后半周期MPT1選通P輸出地址B后，下一時(shí)鐘周期的前半周MPT1選通PINC輸出地址B+1，后半周期MPT1選通PINC1輸出地址B+2。同時(shí)MPT0選通PINC1，以B+2為初始地址指針再形成新的PINC和PINC1,MPT1再交替選通PINC和PINC1。這樣每半周期依次輸出地址B、B+1、B+2、B+3、B+4、…，由MPT1選通控制完成倍頻的地址輸出。
圖6是主副本數(shù)據(jù)倍頻存入存儲器的操作過程和控制時(shí)序示意圖。在進(jìn)行倍頻數(shù)據(jù)輸出時(shí)，由指令指示主副本寄存器產(chǎn)生主本數(shù)據(jù)和副本數(shù)據(jù)。數(shù)據(jù)的主本和副本分別進(jìn)入選通器MUX1和MUX2，同時(shí)倍頻地址形成部件產(chǎn)生兩個(gè)連續(xù)的地址。指令譯碼產(chǎn)生的信號M0選通所需的主本數(shù)據(jù)得到第一個(gè)輸出數(shù)據(jù)OUT1；指令譯碼產(chǎn)生的信號M1選通所需的副本數(shù)據(jù)得到第二個(gè)輸出數(shù)據(jù)OUT2。在一個(gè)時(shí)鐘周期內(nèi)CLK交替控制MUX3選通OUT1或OUT2得到輸出數(shù)據(jù)OUT，前半周期將OUT=OUT1存入第一個(gè)地址指示的存儲單元，，后半周期將OUT=OUT2存入第二個(gè)地址指示的存儲單元，完成數(shù)據(jù)的倍頻輸出操作。
圖7是從存儲器倍頻取數(shù)據(jù)進(jìn)寄存器組的操作過程和控制時(shí)序示意圖。在進(jìn)行倍頻數(shù)據(jù)輸入時(shí)，需要從存儲器倍速取數(shù)據(jù)存入寄存器組。這時(shí)倍頻地址形成部件產(chǎn)生兩個(gè)連續(xù)的地址，每半個(gè)時(shí)鐘周期從存儲器取出一個(gè)數(shù)據(jù)IN，前半周期取出第一個(gè)地址指示的數(shù)據(jù)IN1存放到由CLK2時(shí)鐘信號控制的鎖存器LAT1中，后半周期取出第二個(gè)地址指示的數(shù)據(jù)1N2存放到由CLK4時(shí)鐘信號控制的鎖存器LAT2中。選通器MUX0在CLK的控制下前半周期取X得到IN1，后半周期取Y得到IN2。在一個(gè)時(shí)鐘周期內(nèi)交替控制MUX0選通X或Y，得到輸出數(shù)據(jù)Z分別存入指令指示的寄存器，完成數(shù)據(jù)的倍頻輸出操作。
圖8是倍頻數(shù)據(jù)傳輸操作示意圖。一條指令需要將寄存器1和寄存器2中的數(shù)據(jù)a和b傳輸?shù)酱鎯ζ鳌Ｖ噶町a(chǎn)生M0控制信號，選通寄存器1的主本數(shù)據(jù)a；產(chǎn)生M1控制信號，選通寄存器2的副本數(shù)據(jù)b。同時(shí)倍頻地址部件產(chǎn)生2個(gè)地址PT和PTINC，指示2個(gè)存儲器單元，這2個(gè)存儲單元的數(shù)據(jù)來源選通OUT，選通器MUX3在CLK的控制下前半周期選通a，后半周期選通b，得到OUT，分別將a和b存入PT和PTINC指示的存儲單元。另一條指令需要從存儲器取數(shù)據(jù)c和d存入寄存器3和寄存器4。首先由指令產(chǎn)生2個(gè)地址PT和PTINC，指示存放c和d的2個(gè)連續(xù)存儲器單元，然后從這2個(gè)存儲單元取出c和d分別存入暫存器LAT1和LAT2，由指令產(chǎn)生寄存器3和寄存器4的數(shù)據(jù)來源控制，此控制總是選通MUX0的輸出DATA，MUX0在CLK的控制下交替選通c和d，前半周期將c存入寄存器3，后半周期將d存入寄存器4。
權(quán)利要求
1.一種倍頻數(shù)據(jù)傳輸裝置，其特征在于能在具有主副本結(jié)構(gòu)的內(nèi)部寄存器和外部存儲器之間實(shí)現(xiàn)數(shù)據(jù)的倍頻輸入/輸出操作，即在一個(gè)時(shí)鐘周期內(nèi)傳輸兩個(gè)總線寬度的數(shù)據(jù)，所述裝置包括用于控制外部存儲器讀/寫的倍頻地址部件，能在一個(gè)周期內(nèi)生成讀/寫外部存儲器的兩個(gè)地址，以在一個(gè)周期內(nèi)從外部存儲器讀出/寫入兩個(gè)數(shù)據(jù)；連接在外部存儲器和內(nèi)部寄存器之間的倍頻數(shù)據(jù)傳輸接口裝置，用于數(shù)據(jù)在外部存儲器和內(nèi)部寄存器之間傳輸過程中的暫時(shí)鎖存。
2.如權(quán)利要求1的倍頻數(shù)據(jù)傳輸裝置，其特征在于所述倍頻數(shù)據(jù)傳輸接口部件由一個(gè)倍頻數(shù)據(jù)輸入部件(021)和一個(gè)倍頻數(shù)據(jù)輸出部件(022)組成。
3.如權(quán)利要求2的倍頻數(shù)據(jù)傳輸裝置，其特征在于所述倍頻數(shù)據(jù)輸入部件包括一個(gè)由第一時(shí)鐘控制(CLK2)的接收從存儲器來的數(shù)據(jù)的第一鎖存器(LAT1)，一個(gè)由第二時(shí)鐘控制(CLK4)的同樣也是接收從存儲器來的數(shù)據(jù)的第二鎖存器(LAT2)和一個(gè)由第三時(shí)鐘控制(CLK)控制的選通所述第一鎖存器的輸出或第二鎖存器的輸出的選通器(MUX0)。
4.如權(quán)利要求2或3的倍頻數(shù)據(jù)傳輸裝置，其特征在于所述的倍頻數(shù)據(jù)輸出部件包括一個(gè)由第一選通信號(M0)控制的選通主本數(shù)據(jù)的第一選通器，一個(gè)由第二選通信號(M1)控制的選通副本數(shù)據(jù)的第二選通器和一個(gè)由第三時(shí)鐘信號(CLK)控制的選通所述第一選通器的輸出或所述第二選通器的輸出的第三選通器(MUX3)。
5.如權(quán)利要求1,2,3或4的倍頻數(shù)據(jù)傳輸裝置，其特征在于所述的寄存器堆包括多個(gè)主副本寄存器，每個(gè)寄存器包括依次相連的由第三選通信號(MREGi0)控制的第五選通器(圖3；MUX0)，由所述第三時(shí)鐘信號(CLK)的第一狀態(tài)控制的上鎖存器(LAT)，由第四選通信號(MREGi1)控制的第六選通器(圖3；MUX1)和由所述第三時(shí)鐘信號的第二狀態(tài)控制的下鎖存器(LATN)。
6.如權(quán)利要求1,2,3,4或5的倍頻數(shù)據(jù)傳輸裝置，其特征在于所述倍頻地址部件包括一個(gè)由第五選通信號(MPT0)控制的用來選通當(dāng)前地址指針或某一外部地址指針的第七選通器(圖4；MUX0)，一個(gè)用來對所選地址指針進(jìn)行處理從而產(chǎn)生初始值、加1值、加2值、減1值和減2值的地址指針的處理部分，和一個(gè)由第六選通信號(MPT1)控制的用來選通某一個(gè)所述產(chǎn)生的地址指針的第八選通器(圖4；MUX1)。
7.一種倍頻數(shù)據(jù)傳輸方法，用來在具有主副本結(jié)構(gòu)的內(nèi)部寄存器和外部存儲器之間實(shí)現(xiàn)數(shù)據(jù)的倍頻輸入/輸出操作，即在一個(gè)時(shí)鐘周期內(nèi)傳輸兩個(gè)總線寬度的數(shù)據(jù)，其特征在于包括下列步驟用控制外部存儲器讀/寫的倍頻地址部件，在一個(gè)周期內(nèi)生成讀/寫外部存儲器的兩個(gè)地址，以在一個(gè)周期內(nèi)從外部存儲器讀出/寫入兩個(gè)數(shù)據(jù)；將所述讀出/寫入的兩個(gè)數(shù)據(jù)暫時(shí)鎖存在連接在外部存儲器和內(nèi)部寄存器之間的倍頻數(shù)據(jù)傳輸接口裝置中；將數(shù)據(jù)從所述的倍頻數(shù)據(jù)傳輸接口裝置送入內(nèi)部寄存器。
8.如權(quán)利要求7的倍頻數(shù)據(jù)傳輸方法，其特征在于所述暫時(shí)鎖存的步驟把讀出的數(shù)據(jù)暫時(shí)鎖存在一個(gè)倍頻數(shù)據(jù)輸入部件(021)中，把寫入的數(shù)據(jù)暫時(shí)鎖存在一個(gè)倍頻數(shù)據(jù)輸出部件(022)中。
9.如權(quán)利要求8的倍頻數(shù)據(jù)傳輸方法，其特征在于把讀出的數(shù)據(jù)暫時(shí)鎖存在倍頻數(shù)據(jù)輸入部件中的步驟包括把從存儲器讀出的主本數(shù)據(jù)鎖存在由第一時(shí)鐘控制(CLK2)的第一鎖存器(LAT1)中，把從存儲器讀出的副本數(shù)據(jù)鎖存在由第二時(shí)鐘控制(CLK4)的第二鎖存器(LAT2)中和用由第三時(shí)鐘控制(CLK)控制的的選通器(MUX0)來選通所述第一鎖存器的輸出或第二鎖存器的輸出。
10.如權(quán)利要求8或9的倍頻數(shù)據(jù)傳輸方法，其特征在于所述的把寫入數(shù)據(jù)暫時(shí)鎖存在倍頻數(shù)據(jù)輸出部件中的步驟包括用一個(gè)由第一選通信號(M0)控制的第一選通器來選通主本數(shù)據(jù)鎖，用一個(gè)由第二選通信號(M1)控制的第二選通器來選通副本數(shù)據(jù)和用一個(gè)由第三時(shí)鐘信號(CLK)控制的第三選通器(MUX3)來選通所述第一選通器的輸出或所述第二選通器的輸出。
11.如權(quán)利要求7,8,9或10的倍頻數(shù)據(jù)傳輸方法，其特征在于所述的將數(shù)據(jù)從所述的倍頻數(shù)據(jù)傳輸接口裝置送入內(nèi)部寄存器的步驟包括將主本數(shù)據(jù)通過由第三選通信號(MREGi0)控制的第五選通器(圖3；MUX0)鎖存在由所述第三時(shí)鐘信號(CLK)的第一狀態(tài)控制的上鎖存器(LAT)中；通過由第四選通信號(MREGi1)控制的第六選通器(圖3；MUX1)將已鎖存在所述上鎖存器中的主本數(shù)據(jù)鎖存在由所述第三時(shí)鐘信號的第二狀態(tài)控制的下鎖存器(LATN)中；將副本數(shù)據(jù)通過由第三選通信號(MREGi0)控制的第五選通器(圖3；MUX0)鎖存在由所述第三時(shí)鐘信號(CLK)的第一狀態(tài)控制的上鎖存器(LAT)中。
12.如權(quán)利要求7,8,9,10或11的倍頻數(shù)據(jù)傳輸方法，其特征在于用控制外部存儲器讀/寫的倍頻地址部件，在一個(gè)周期內(nèi)生成讀/寫外部存儲器的兩個(gè)地址的步驟包括用一個(gè)由第五選通信號(MPT0)控制的第七選通器(圖4；MUX0)來選通當(dāng)前地址指針或某一外部地址指針；對所選地址指針進(jìn)行處理，產(chǎn)生初始值、加1值、加2值、減1值和減2值的地址指針；和用一個(gè)由第六選通信號(MPT1)控制的第八選通器(圖4；MUX1)來選通某一個(gè)所述產(chǎn)生的地址指針。
全文摘要
倍頻數(shù)據(jù)傳輸裝置和方法。該裝置用于在具有主副本結(jié)構(gòu)的內(nèi)部寄存器和外部存儲器之間實(shí)現(xiàn)數(shù)據(jù)的倍頻輸入/輸出操作,即在一個(gè)時(shí)鐘周期內(nèi)傳輸兩個(gè)總線寬度的數(shù)據(jù),包括用于控制外部存儲器讀/寫的倍頻地址部件,能在一個(gè)周期內(nèi)生成讀/寫外部存儲器的兩個(gè)地址,以在一個(gè)周期內(nèi)從外部存儲器讀/寫兩個(gè)數(shù)據(jù);連接在外部存儲器和內(nèi)部寄存器之間的倍頻數(shù)據(jù)傳輸接口裝置,用于數(shù)據(jù)在外部存儲器和內(nèi)部寄存器之間傳輸過程中的暫時(shí)鎖存。
文檔編號G06F13/20GK1231446SQ9810635
公開日1999年10月13日 申請日期1998年4月8日 優(yōu)先權(quán)日1998年4月8日
發(fā)明者王昭順, 劉大力 申請人:北京多思科技工業(yè)園股份有限公司