專利名稱：一種具有ip模塊多重保護(hù)機(jī)制的數(shù)據(jù)處理卡的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及IP模塊的保護(hù)及FPGA的動(dòng)態(tài)局部重配置技術(shù)領(lǐng)域，具體地講，涉及一種具有IP模塊多重保護(hù)機(jī)制的數(shù)據(jù)處理卡。
背景技術(shù)：
近年來(lái)，單個(gè)FPGA實(shí)現(xiàn)電路規(guī)模不斷擴(kuò)大，設(shè)計(jì)者可以在單個(gè)FPGA上實(shí)現(xiàn)一個(gè)完整的系統(tǒng)。IP模塊的出現(xiàn)為SOPC的設(shè)計(jì)提供了極大便利。設(shè)計(jì)者完成IP設(shè)計(jì)，需要相應(yīng)的保護(hù)機(jī)制防止設(shè)計(jì)被非法復(fù)制、竊取或篡改。FPGA的重配置(也稱重構(gòu))技術(shù)分為全重構(gòu)和局部重構(gòu)，全重構(gòu)是將整體配置比特流文件下載到FPGA中；局部重構(gòu)相對(duì)復(fù)雜，它能夠改變系統(tǒng)部分功能的同時(shí)不影響系統(tǒng)其余部分的工作。而動(dòng)態(tài)局部配置是在程序運(yùn)行過(guò)程中進(jìn)行，能實(shí)時(shí)改變硬件的配置，具有節(jié)約硬件資源和增強(qiáng)系統(tǒng)靈活性的優(yōu)點(diǎn)。動(dòng)態(tài)局部重配置基于FPGA的模塊化設(shè)計(jì)，將整體設(shè)計(jì)劃分為若干模塊，有些是不可重構(gòu)的，有些是可重構(gòu)的，各個(gè)模塊實(shí)現(xiàn)在各自的區(qū)域中。在動(dòng)態(tài)局部配置中，有一個(gè)固定的結(jié)構(gòu)(總線宏)跨據(jù)在兩個(gè)模塊的邊界上，使各模塊在各自的區(qū)域內(nèi)分別于這個(gè)固定的結(jié)構(gòu)相連，這樣各個(gè)模塊既可以在規(guī)定的區(qū)域內(nèi)實(shí)現(xiàn)又可以與鄰近模塊進(jìn)行通信。

實(shí)用新型內(nèi)容本實(shí)用新型要解決的技術(shù)問(wèn)題是提供一種具有IP模塊多重保護(hù)機(jī)制的數(shù)據(jù)處理卡。本實(shí)用新型采用如下技術(shù)方案實(shí)現(xiàn)發(fā)明目的一種具有IP模塊多重保護(hù)機(jī)制的數(shù)據(jù)處理卡，包括FPGA芯片，所述FPGA芯片連接SDRAM存儲(chǔ)器和Flash存儲(chǔ)器，所述FPGA芯片上設(shè)置PLB總線，其特征是所述PLB總線上分別連接微處理器、ICAP內(nèi)部配置訪問(wèn)通道、PCI Express總線接口、IPIF接口和DMA控制器，所述IPIF接口連接用戶程序模塊，所述用戶程序模塊上設(shè)置局部重配置區(qū)域。作為對(duì)本技術(shù)方案的進(jìn)一步限定，所述Flash存儲(chǔ)器中存儲(chǔ)有經(jīng)過(guò)加密的數(shù)據(jù)處理算法IP模塊。作為對(duì)本技術(shù)方案的進(jìn)一步限定，所述FPGA芯片上設(shè)置有物理擦除按鈕。與現(xiàn)有技術(shù)相比，本實(shí)用新型的優(yōu)點(diǎn)和積極效果是本實(shí)用新型的Flash存儲(chǔ)器中存儲(chǔ)有加密后的數(shù)據(jù)處理算法IP模塊，在FPGA芯片內(nèi)嵌的MicroBlaze軟核的控制下， 讀取IP模塊并進(jìn)行解密，再通過(guò)ICAP內(nèi)部配置訪問(wèn)通道寫(xiě)入局部重配置區(qū)域，完成對(duì)不同數(shù)據(jù)的處理。PCI Express作為數(shù)據(jù)處理卡與上位機(jī)的通信接口，可以實(shí)現(xiàn)兩個(gè)設(shè)備間雙工的、串行的、差分?jǐn)?shù)據(jù)高速傳輸，SDRAM存儲(chǔ)器主要用于程序運(yùn)行過(guò)程中的數(shù)據(jù)緩存；用戶程序模塊通過(guò)IPIF接口掛載在PLB總線上，其中帶有局部重配置區(qū)域。局部重配置區(qū)域能實(shí)時(shí)改變硬件的配置，節(jié)約了硬件資源，增強(qiáng)了系統(tǒng)的靈活性。為了進(jìn)一步保護(hù)存放在 Flash中數(shù)據(jù)處理IP模塊，F(xiàn)PGA芯片上還增加物理擦除按鈕和定時(shí)擦除功能。
圖1為本實(shí)用新型優(yōu)選實(shí)施例的結(jié)構(gòu)方框圖。
具體實(shí)施方式

以下結(jié)合附圖和優(yōu)選實(shí)施例對(duì)本實(shí)用新型作更進(jìn)一步的詳細(xì)描述。參見(jiàn)圖1，本實(shí)用新型包括FPGA芯片、SDRAM存儲(chǔ)器、Flash存儲(chǔ)器、PLB總線、微處理器、ICAP內(nèi)部配置訪問(wèn)通道、PCI Express總線接口、IPIF接口、用戶程序模塊、局部重配置區(qū)域、DMA控制器、本地存儲(chǔ)器總線(LMB)、MDM微處理器調(diào)試模塊和UART通信模塊。所述FPGA芯片連接SDRAM存儲(chǔ)器和Flash存儲(chǔ)器，所述FPGA芯片上設(shè)置PLB總線，所述PLB總線上分別連接微處理器、ICAP內(nèi)部配置訪問(wèn)通道、PCI Express總線接口、 IPIF接口，所述IPIF接口連接局部重配置區(qū)域和DMA控制器。DMA是一種高速的數(shù)據(jù)傳輸模式，允許在外部設(shè)備和存儲(chǔ)器之間直接讀寫(xiě)數(shù)據(jù)，既不通過(guò)CPU，也不需要CPU干預(yù)。所述PLB總線還連接有本地存儲(chǔ)器總線(LMB)、MDM微處理器調(diào)試模塊和UART通信模塊，所述微處理器為MicroBlaze軟核。所述FPGA芯片上設(shè)置有物理擦除按鈕(圖中未示出)。Flash存儲(chǔ)器中存儲(chǔ)有經(jīng)過(guò)加密的數(shù)據(jù)處理算法IP模塊，在FPGA芯片內(nèi)嵌的 MicroBlaze軟核的控制下，讀取IP模塊并進(jìn)行解密，再通過(guò)ICAP內(nèi)部配置訪問(wèn)通道寫(xiě)入局部重配置區(qū)域，完成對(duì)不同數(shù)據(jù)的處理。為了進(jìn)一步保護(hù)數(shù)據(jù)處理算法IP模塊，F(xiàn)PGA芯片上增加物理擦除按鈕和定時(shí)擦除功能PCI Express作為數(shù)據(jù)處理卡與上位機(jī)的通信接口，可以實(shí)現(xiàn)兩個(gè)設(shè)備間雙工的、 串行的、差分?jǐn)?shù)據(jù)高速傳輸，SDRAM存儲(chǔ)器主要用于程序運(yùn)行過(guò)程中的數(shù)據(jù)緩存；用戶程序模塊通過(guò)IPIF接口掛載在PLB總線上，其中帶有局部重配置區(qū)域。系統(tǒng)上電后，F(xiàn)PGA芯片首先進(jìn)行全局配置，這部分主要完成MicroBlaze軟核和外設(shè)接口模塊的配置。全局配置采用主動(dòng)并行(Master BPI)配置方式，全局配置完成后引導(dǎo)用戶程序執(zhí)行，用戶程序讀取存儲(chǔ)于FLASH中的數(shù)據(jù)處理算法IP模塊，將其解密后通過(guò)ICAP內(nèi)部配置訪問(wèn)通道完成對(duì)局部重配置區(qū)域的配置，此時(shí)完成整個(gè)系統(tǒng)硬件邏輯的搭建。整個(gè)設(shè)計(jì)的軟件系統(tǒng)由上位機(jī)控制軟件和FPGA芯片系統(tǒng)軟件構(gòu)成。上位機(jī)控制軟件主要包括驅(qū)動(dòng)程序和用戶應(yīng)用軟件，F(xiàn)PGA芯片軟件主要包括外設(shè)驅(qū)動(dòng)和用戶程序。上位機(jī)控制軟件主要實(shí)現(xiàn)將待處理的數(shù)據(jù)按照一定的要求打包后，通過(guò)PCI Express總線接口傳遞到數(shù)據(jù)處理卡，同時(shí)接受已經(jīng)處理后的數(shù)據(jù)。通過(guò)上位機(jī)控制終端可以實(shí)現(xiàn)對(duì)FPGA芯片上各種外設(shè)的控制，例如可以設(shè)置板卡上的時(shí)鐘等。MicroBlaze軟核中的用戶程序首先完成數(shù)據(jù)處理算法IP模塊的局部配置，然后接收上位機(jī)的控制命令來(lái)啟動(dòng)各外設(shè)。例如上位機(jī)準(zhǔn)備好待處理的數(shù)據(jù)后，MicroBlaze軟核啟動(dòng)DMA控制器讀取數(shù)據(jù)并啟動(dòng)IP模塊進(jìn)行數(shù)據(jù)處理。當(dāng)用戶程序模塊接收到定時(shí)銷(xiāo)毀指令后啟動(dòng)定時(shí)銷(xiāo)毀程序，待時(shí)間到時(shí)擦除存儲(chǔ)于FLASH中的數(shù)據(jù)處理算法IP模塊，或當(dāng)物理擦除按鈕按下時(shí)執(zhí)行擦除動(dòng)作。當(dāng)然，上述說(shuō)明并非對(duì)本實(shí)用新型的限制，本實(shí)用新型也不僅限于上述舉例，本技術(shù)領(lǐng)域的普通技術(shù)人員在本實(shí)用新型的實(shí)質(zhì)范圍內(nèi)所做出的變化、改型、添加或替換，也屬于本實(shí)用新型的保護(hù)范圍。
權(quán)利要求1.一種具有IP模塊多重保護(hù)機(jī)制的數(shù)據(jù)處理卡，包括FPGA芯片，所述FPGA芯片連接 SDRAM存儲(chǔ)器和Flash存儲(chǔ)器，所述FPGA芯片上設(shè)置PLB總線，其特征是所述PLB總線上分別連接微處理器、ICAP內(nèi)部配置訪問(wèn)通道、PCI Express總線接口、IPIF接口和DMA控制器，所述IPIF接口連接用戶程序模塊，所述用戶程序模塊上設(shè)置局部重配置區(qū)域。
2.根據(jù)權(quán)利要求1所述的數(shù)據(jù)處理卡，其特征是所述Flash存儲(chǔ)器中存儲(chǔ)有經(jīng)過(guò)加密的數(shù)據(jù)處理算法IP模塊。
3.根據(jù)權(quán)利要求1所述的數(shù)據(jù)處理卡，其特征是所述FPGA芯片上設(shè)置有物理擦除按鈕。
專利摘要本實(shí)用新型公開(kāi)了一種具有IP模塊多重保護(hù)機(jī)制的數(shù)據(jù)處理卡，包括FPGA芯片，所述FPGA芯片連接SDRAM存儲(chǔ)器和Flash存儲(chǔ)器，所述FPGA芯片上設(shè)置PLB總線，其特征是所述PLB總線上分別連接微處理器、ICAP內(nèi)部配置訪問(wèn)通道、PCIExpress總線接口、IPIF接口和DMA控制器，所述IPIF接口連接用戶程序模塊，所述用戶程序模塊上設(shè)置局部重配置區(qū)域。局部重配置區(qū)域能實(shí)時(shí)改變硬件的配置，節(jié)約了硬件資源，增強(qiáng)了系統(tǒng)的靈活性。
文檔編號(hào)G06F13/28GK202134003SQ20112026887
公開(kāi)日2012年2月1日 申請(qǐng)日期2011年7月27日 優(yōu)先權(quán)日2011年7月27日
發(fā)明者孫雪雁, 李鵬 申請(qǐng)人:山東神戎電子股份有限公司