專利名稱：電子電路、安全關(guān)鍵系統(tǒng)以及用于提供重置信號的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及電子電路、安全關(guān)鍵系統(tǒng)以及用于提供重置信號的方法。
背景技術(shù)：
電子器件用于重置本身的能力，如果發(fā)生誤差或異常功率損耗，可以例如用電子 設(shè)備例如電視或音頻設(shè)備或汽車或其它車輛的電子設(shè)備來觀測到，被設(shè)計以在突然失去電 力之后再次起到預(yù)期的功能。器件的突然和奇怪的誤差有時可通過移除或恢復(fù)電力從而重 置器件而被修復(fù)。
如果例如內(nèi)部狀態(tài)機發(fā)生問題，處理器件例如微控制器單元(MCU)使用重置以適 當(dāng)?shù)貑踊蚍祷匾阎獱顟B(tài)。這可例如與安全關(guān)鍵系統(tǒng)相關(guān)，所述安全關(guān)鍵系統(tǒng)可能需要即 使當(dāng)系統(tǒng)時鐘不運行時，也可以啟動重置。
信號可以是攜帶信息的任何物理量，例如隨時間改變的電壓，其中例如一個或多 個電壓水平可與特定的意義相關(guān)聯(lián)。例如，重置信號可能包括至少兩個不同信號水平，其 中一個水平或水平改變與引起器件接收重置信號以執(zhí)行重置的信息相關(guān)聯(lián)。明確肯定 (assert)重置可能指改變所述重置信號的水平以引起所述接收器件執(zhí)行所述重置。非明 確肯定(de-assert)重置可能指改變所述重置信號水平(返回)到與重置指令不相關(guān)聯(lián)的水 平。
電子系統(tǒng)的重置信號可異步或同步地發(fā)出第二信號，例如系統(tǒng)時鐘信號。在電子 設(shè)備以及特別是同步數(shù)字電路中，時鐘信號是特殊類型的信號，例如在高和低狀態(tài)之間振 蕩并且像節(jié)拍器被利用以調(diào)整電路行為且同步信號到同步或鐘控電路的施加，例如觸發(fā)器 電路，例如在處理器件，或鐘控存儲器器件中，例如隨機存取存儲器(RAM)器件中。
即使當(dāng)系統(tǒng)時鐘不運行，啟動重置可通過獨立于系統(tǒng)時鐘當(dāng)前狀態(tài)的異步重置信 號來處理，所述系統(tǒng)時鐘被路由到，例如，全部觸發(fā)器電路，所述觸發(fā)器電路可能包括異步 重置輸入，例如用于觸發(fā)器的上電啟動。其它鐘控器件，例如RAM器件，可能不包括異步重 置輸入并且例如可通過觸發(fā)器輸出被驅(qū)動。
在US6，237，090中，同步或異步重置電路被顯示，其中如果時鐘信號在輸入重置 信號明確肯定之后在固定的時間窗口中被檢測，重置明確肯定與所述時鐘信號被同步地施 加，否則所述重置被異步地明確肯定，即不管時鐘的情況，在特定的延遲之后所述異步重置 路徑被激活。
在US7, 449，926中，用于異步地重置同步電路的電路被顯示，其中用于異步和同 步重置的分別的信號被生成，分別通過使用穿過不同接線的不同路由，所述接線用于施加 第一和第二重置信號到接收器件。
在US7，626，420中，用于同步地重置邏輯電路的系統(tǒng)被顯示，其中重置非明確肯 定與時鐘信號同步。發(fā)明內(nèi)容
本發(fā)明提供了正如所附權(quán)利要求中所描述的電子電路、安全關(guān)鍵系統(tǒng)和用于提供重置信號的方法。
本發(fā)明的具體實施例在從屬權(quán)利要求中被陳述。
根據(jù)下文中描述的實施例，本發(fā)明的這些或其它方面將會很明顯并且被闡述。


根據(jù)附圖，僅僅通過舉例的方式，本發(fā)明的進一步細節(jié)、方面和實施例將被描述。 在附圖中，類似的符號被用于表示相同的或功能相似的元素。為了簡便以及清晰，附圖中的 元素不一定按比例繪制。
子。
例子。
例子。

圖1示意性地顯示了電子電路的第一實施例的例子。圖2根據(jù)電子電路的第一實施例，示意性地顯示了用于同步重置的時間圖的例圖3根據(jù)電子電路的第一實施例，示意性地顯示了用于異步重置的時間圖的第一圖4根據(jù)電子電路的第一實施例，示意性地顯示了用于同步重置的時間圖的第二圖5示意性地顯示了電子電路的第二實施例的例子。圖6示意性地顯示了電子電路的第三實施例的例子。圖7示意性地顯示了安全關(guān)鍵系統(tǒng)的實施例的例子。圖8示意性地顯示了一種用于提供重置信號的方法的實施例的例子的圖。
具體實施方式
由于本發(fā)明說明的實施例大部分可通過使用電子元件以及本領(lǐng)域所屬技術(shù)人員 所熟知的電路而執(zhí)行，細節(jié)不會在比所說明的認(rèn)為有必要的程度大的任何程度上進行解 釋，對本發(fā)明基本概念的理解以及認(rèn)識是為了不混淆或偏離本發(fā)明所教之內(nèi)容。
參照圖1，電子電路的第一實施例的例子被顯示。電子電路可能例如包括觸發(fā)器電 路、鎖存器、邏輯電路或其它電路并且可例如由單獨的電子元件組成，例如晶體管、二極管、 電阻器、電容器或電感器，所述元件通過電流可以流過的導(dǎo)電線或跡線被連接。它可例如是 通過使用一個或多個集成電路，即在半導(dǎo)體材料的襯底的表面上制造的主要由半導(dǎo)體器件 和無源元件組成的小型化電子電路上完全地或部分地被實現(xiàn)。
所顯示的電子電路10包括用于接收輸入重置信號的重置輸入12、用于接收時鐘 信號的時鐘輸入14、以及用于提供輸出重置信號的重置輸出16。所述電子電路10包括同 步重置信號路徑18、20、22、24、26，包括同步單元20、24，所述同步重置信號路徑18、20、22、 24,26被安排接收所述輸入重置信號并且當(dāng)時鐘信號可用時給重置輸出16提供與所述時 鐘信號同步的輸入重置信號，即，作為所述重置輸出信號；以及異步重置信號路徑28、30、 32，當(dāng)在時鐘監(jiān)控信號34中的當(dāng)前時鐘可用性信息表示時鐘信號不可用時，被安排給重置 輸出16提供輸入重置信號。
所述輸入重置信號可以是任何重置信號，例如明確肯定與時鐘信號水平改變同步 的重置，或者是異步并且獨立于時鐘信號狀態(tài)。
重置信號路徑可以例如是用于將重置信號從重置輸入12傳輸?shù)街刂幂敵?6的連 接線。正如所顯示的，重置信號路徑可能包括用于傳輸重置信號的附加器件，從而潛在地改 變或處理所述輸入重置信號以生成所述輸出重置信號。重置信號可以被明確肯定以便引發(fā) 接收始于所述重置輸出16的重置信號的器件的重置，或者重置信號也可被非明確肯定。
異步重置信號路徑28、30、32可能不包括需要用于傳輸或處理輸入重置信號以提 供輸出重置信號的時鐘信號的任何同步器件。它可能例如包括其它電路，例如所顯示的邏 輯或電路30，如果所述時鐘監(jiān)控信號34表示時鐘信號輸入14處的時鐘信號的不可用性，所 述電路被連接以將在異步重置信號路徑28、30、32的第一部分28中接收到的異步重置信號 提供給所述異步重置信號路徑的第二部分32。在顯示的示例布局中，邏輯信號概念可以基 于明確肯定/有效低、非明確肯定/非有效高重置信號水平，而可用的時鐘信號可能導(dǎo)致高 有效時鐘監(jiān)控信號34水平。
同步重置信號路徑18、20、22、24、26可能包括至少一個同步鐘控器件，如果通過 鐘控器件接收，例如所顯示的用于提供與所述時鐘信號同步的輸出重置信號的同步單元 20,24ο
當(dāng)接收到有定期地引發(fā)鐘控器件的信號屬性能力時，時鐘信號可以是可用的。可 用時鐘信號可能例如在高和低信號水平或狀態(tài)之間振蕩。時鐘信號可以被認(rèn)為非不可用， 例如當(dāng)信號不振蕩，但是保持高或低狀態(tài)或其它狀態(tài)的時候，例如O水平，或當(dāng)異常信號改 變引起定時器件的任何故障的時候。
時鐘監(jiān)控信號可以始于監(jiān)控時鐘信號的質(zhì)量和可用性時被生成，并且可能至少包 括當(dāng)前時鐘可用性信息。例如，兩級二進制時鐘監(jiān)控信號可能有與信息“時鐘信號可用”相 關(guān)聯(lián)的第一水平和與信息“時鐘信號不可用”相關(guān)聯(lián)的第二水平。在其它實施例中，時鐘信 號的更加詳細的狀態(tài)信息可以與時鐘監(jiān)控信號一起發(fā)送。
所顯示的電路可能包括被連接到所述同步單元20、24的重置輸入的上電重置輸 入36，這就允許啟動同步單元20、24到已知的狀態(tài)，例如在上電期間，即在給電路初始施加 電力期間。
并且所述電子電路10可能包括被連接到所述時鐘信號輸入14的時鐘信號輸出 38，所述時鐘信號輸入14用于將時鐘信號傳輸?shù)狡渌娐?，例如處理器件，其例如可連接 以接收在重置輸出16處提供的輸出重置信號。
所述時鐘監(jiān)控信號34可以不被生成，例如按需，例如當(dāng)雖然輸入重置信號已經(jīng)被 發(fā)出并且提供給電子電路但沒有輸出重置信號被生成的時候，或當(dāng)連接到輸出重置的其它 器件由于未接收發(fā)出的重置信號不能返回到定義的狀態(tài)的時候。所述時鐘監(jiān)控信號34可 能連續(xù)地提供當(dāng)前時鐘可用性信息。為此，所述時鐘信號輸入14可以連續(xù)地被監(jiān)控。這例 如可能允許連續(xù)地監(jiān)控并且即刻地而不是以較長的延遲時間來檢測時鐘信號的不可用性， 直到時鐘故障可能可靠地被檢測。這可能允許時鐘信號情況的連續(xù)覆蓋和快速的響應(yīng)以及 指揮引入的重置信號到異步重置路徑20、30、32，并且毫不延遲地異步地給所述重置信號輸 出16提供輸入重置信號。如果時鐘出現(xiàn)，所述電子電路10可能提供異步重置信號的時鐘 同步明確肯定，或者如果時鐘停滯，提供完全異步的重置。
所述電子電路10可能包括被連接到所述時鐘輸入14并且被安排提供所述時鐘監(jiān) 控信號34的時鐘監(jiān)控單元40。時鐘監(jiān)控單元(CMU)可以是用于檢測時鐘的存在的器件。它可能已經(jīng)作為例如微控制器單元的許多器件的一部分而可獲得。當(dāng)在集成電路中實現(xiàn)所 述CMU的時候，這可能減少額外需要的接線和芯片區(qū)。所述CMU40可能連續(xù)地提供所述時 鐘監(jiān)控信號34并且可能允許非常早地檢測系統(tǒng)中的時鐘缺失的情況。
在另一實施例中，所述電子電路可能不包括CMU本身但是可能包括用于接收所述 時鐘監(jiān)控信號34的時鐘監(jiān)控輸入，即例如位于不同的器件的外部CMU，可以被安排監(jiān)控時 鐘信號并且可以被連接以給所述時鐘監(jiān)控輸入提供時鐘監(jiān)控信號。時鐘信號可以例如是被 分發(fā)到各種不同電路的系統(tǒng)時鐘信號，并且到可用CMU的連接可以例如是具有區(qū)域效率或 具有功率效率。
正如圖1中所顯示的，如果所述電子電路包括用于提供所述時鐘監(jiān)控信號34的 CMU40，或如果所述時鐘監(jiān)控信號通過時鐘監(jiān)控輸入被接收，所述時鐘監(jiān)控信號可以被安排 當(dāng)檢測到所述時鐘信號的不可用性的時候不即刻地改變所述當(dāng)前時鐘可用性信息。所述當(dāng) 前時鐘可用性信息改變可能被延遲到在所述時鐘信號停止之后的延遲時間。所述延遲例如 基于內(nèi)部時鐘或CMU的延遲電路可以被生成。如果所述輸出重置信號是異步并且例如被提 供給同步器件例如RAM器件，觸發(fā)器輸出可以在任何時間改變，導(dǎo)致在RAM輸入處的建立或 保持時間問題。這可能導(dǎo)致RAM的內(nèi)容變得未知并且可能無法使用。所描述的方法可能允 許強健異步重置，所述異步重置在安全架構(gòu)中是強制的，涵蓋電路或整個芯片，同時在重置 退出之后提供有保證的RAM內(nèi)容以及在重置之后避免RAM重新初始化。如果在時鐘停止操 作之后時鐘監(jiān)控器沒有即刻地非明確肯定時鐘監(jiān)控信號34并且在CMU40非明確肯定時鐘 監(jiān)控信號34之前輸出重置信號沒有被明確肯定，系統(tǒng)本身可以是強健的。所顯示的電路可 能例如允許在沒有危害非重置同步塊例如通過異步可重置觸發(fā)器電路被驅(qū)動的RAM器件 的建立和保持時間的情況下使用用于觸發(fā)器電路的異步重置信號。
現(xiàn)在還參照圖2，示意性地顯示根據(jù)電子電路的第一實施例的同步重置的時間圖 的例子，其中信號狀態(tài)(縱軸)，例如電壓水平，隨時間(橫軸)示意性地被說明，其中邏輯信 號概念基于明確肯定/有效低、非明確肯定/非有效高重置信號水平，而可用的時鐘信號可 以表示為高有效時鐘監(jiān)控信號34水平。
正如所顯示的，時鐘信號44可以是可用的，引起時鐘監(jiān)控信號46保持高有效狀 態(tài)。輸入重置信號48被異步地明確肯定，即不與時鐘信號44的新時鐘周期的起點對齊。輸 出重置信號50與時鐘周期的起點被同步明確肯定并且被延遲多于一個時鐘周期。圖1中 所顯示的所述電子電路10可能有同步單元20、24。所述同步單元20、24被安排提供延遲 了至少所述時鐘信號44的周期的持續(xù)時間的輸出重置信號50。這可能有助于避免未定義 的情況雖然顯示為信號水平的即刻變化，每個電路需要特定的時間以用于執(zhí)行對信號水 平變化的適應(yīng)。因此，在這個短時期內(nèi)，即刻重置明確肯定可能使電路處于未定義的狀態(tài)。 例如如果所述時鐘信號是用于同步地將數(shù)據(jù)寫到存儲器中例如RAM器件中的系統(tǒng)信號，在 此期間的重置明確肯定可能導(dǎo)致未定義情況，不論寫嘗試成功與否，會將不確定引入到RAM 內(nèi)容中。延遲重置信號的明確肯定可能避免重置和狀態(tài)變化期的重疊。
現(xiàn)在還參照圖3和圖4，示意性地說明根據(jù)電子電路的第一實施例的異步重置的 時間圖的第一和第二例子。如果沒有時鐘，所顯示的異步明確肯定可能包括當(dāng)前時鐘可用 性信息改變可能延遲到在時鐘信號54、64停止之后的延遲時間，即與最后被檢測的時鐘周 期(虛線)的終點相比，時鐘檢測信號56、66的狀態(tài)改變被延遲。正如在圖3中所顯示的，所述時鐘信號54停止了，但是在所述時鐘檢測信號56表示時鐘信號的不可用性之前，異步輸 入重置信號被接收。輸出重置信號60的明確肯定因此被延遲了延遲時間，直到所述時鐘監(jiān) 控信號56被設(shè)置為低水平。由于在這個最后的時鐘周期期間，例如到存儲器器件的寫訪問 可以被執(zhí)行，所述延遲時間可以至少和所述時鐘信號的一個周期的持續(xù)時間一樣長。所述 延遲可以例如通過使用監(jiān)控時鐘信號54的CMU的內(nèi)部時鐘被生成，所述時鐘信號54可以 是系統(tǒng)時鐘信號。正如在圖4中所顯示的，在所述時鐘監(jiān)控信號66被設(shè)置為低，表示時鐘 信號64的不可用性之后，異步輸入重置信號68可以被明確肯定。如果時鐘是不可用的，當(dāng) 前沒有更多的寫操作可以被實施，并且所述輸出重置信號的明確肯定可以不被延遲。
再次參照圖1，所述同步單元20、24可能包括接收所述輸入重置信號和時鐘信號 的至少兩個觸發(fā)器電路，被串聯(lián)連接以用于生成與下一個時鐘周期同步并且被延遲又多一 個時鐘周期的輸出重置信號?？梢圆恍枰缤ㄟ^RC電路生成的延遲。所顯示的兩個觸 發(fā)器同步單元20、24可能同步原始異步輸入重置信號的明確肯定和非明確肯定到所述接 收的時鐘信號。如果沒有時鐘信號，由于觸發(fā)器電路20、24不接收或不再接收作為用于狀 態(tài)轉(zhuǎn)換觸發(fā)的時鐘信號，所述同步重置信號路徑18、20、22、24、26可能被阻塞。
正如在圖1中所顯示的，當(dāng)所述當(dāng)前時鐘可用性信息表示時鐘信號可用時，所述 異步重置信號路徑28、30、32可以被安排不提供輸出重置信號。只要時鐘監(jiān)控信號34沒有 被設(shè)置為低，邏輯或電路30可能不給異步重置信號路徑的第二部分32提供明確肯定的，即 在所顯示的實施例中的是低的重置信號。如果所述時鐘信號是可用的，所述異步重置路徑 可能完全地被阻塞。
所述異步重置信號路徑28、30、32和所述同步重置信號路徑18、20、22、24、26可以 通過選擇電路42被連接到重置輸入16。所述選擇電路42被安排將異步28、30、32或同步 重置信號路徑18、20、22、24、26連接到重置輸出16。在圖1中所顯示的電子電路10的實施 例中，所述選擇電路42可以是邏輯與門。被提供給重置信號輸出16的生成的重置信號可 以是同步的輸入重置信號、原始異步輸入重置信號、以及時鐘監(jiān)控單元40的輸出的邏輯組 合，以便當(dāng)時鐘信號存在時，生成的輸出重置信號通過由同步重置信號路徑18、20、22、24、 26提供的同步重置被明確肯定，當(dāng)時鐘不存在時，所述輸出重置信號通過由異步重置信號 路徑28、30、32提供的異步重置被明確肯定。由于選擇可以基于獨立于決定時鐘質(zhì)量的時 間和重置輸入明確肯定的時間的時鐘情況而被執(zhí)行，所述異步或同步重置信號路徑可以在 一給定的時間時是有效的。只要各自的系統(tǒng)時鐘工作，所顯示的系統(tǒng)可能允許有同步重置， 否則允許有異步重置，使用單一的輸出重置信號?；蛘咚霎惒街刂眯盘柭窂娇梢允怯行?的，而所述同步重置信號路徑可以也是有效的，其中時間可以通過異步重置信號路徑被決 定。
只有一個輸出重置信號被提供給同步和異步重置，所述重置可能允許再次使用現(xiàn) 有的重置接線并且有助于避免用于提供不同重置信號的附加重置接線開銷，并且消除由于 在分別的同步和異步重置信號路徑上的不平等的延遲而產(chǎn)生的競態(tài)條件。
實現(xiàn)所顯示的電子電路可能不導(dǎo)致附加約束，例如在芯片的RTL (寄存器傳輸水 平)代碼、合成物、地點和路由、時間分析或優(yōu)化上，并且可以例如在不引入附加全局信號的 情況下被實施。由于在例如MCU的現(xiàn)代設(shè)計中，所述重置信號可以像芯片中的時鐘樹一樣 被平衡以確保其同步非明確肯定的時間。添加明確肯定沿到這個約束可能不需要任何變化。對于芯片的其余部分，可以不需要附加接線。
現(xiàn)在還參照圖5，電子電路的第二實施例的例子示意性地被顯示。只有不同于圖1中所顯示元素的元素將會更加詳細地被描述。類似的符號被用于表示相同的或功能相似 的元素。在電子電路72所顯示的示例布局中，邏輯信號概念可以基于明確肯定/有效高、 非明確肯定/非有效低重置信號水平，而可用時鐘信號可能導(dǎo)致低有效時鐘監(jiān)控信號34水 平。在此，同步單元74、76可以類似于圖1中所顯示的同步單元被安排。觸發(fā)器電路可能 有用于接收上電初始重置的非反相輸入。然而，取決于所選擇的初始重置信號，例如在圖1 中所顯示的觸發(fā)器電路可以被使用。所顯示的異步重置信號路徑28、80、32可能包括用于 僅當(dāng)所述時鐘監(jiān)控信號34表示時鐘信號輸入14處時鐘信號的不可用性的時候給所述異步 重置信號路徑的第二部分32提供異步重置信號的邏輯與門80。對于圖5中所顯示的電子 電路72的例子，當(dāng)發(fā)出時鐘信號是不可用的信號的時候，所述時鐘監(jiān)控信號34可以是高。 選擇電路82可以例如是用于連接所述異步28、80、32或所述同步17、74、22、76、26重置信 號路徑到重置信號輸出16的邏輯或門。
現(xiàn)在還參照圖6，電子電路84的第三實施例的例子示意性地被顯示。只有不同于 圖5中所顯示元素的元素將會更加詳細地被描述。類似的符號被用于表示相同的或功能相 似的元素。在所顯示的實施例中，取代使用與門和或門的邏輯組合，選擇單元86可以是復(fù) 用器單元86或其它開關(guān)器件。這可能允許簡化所述重置信號輸入12和復(fù)用器單元86之間 異步重置信號路徑88為單一連接線，而所述時鐘監(jiān)控信號34可能控制是否連接異步還是 同步重置信號路徑到所述重置信號輸出16。所述時鐘監(jiān)控信號34可以是高有效或低有效 以表示時鐘信號是可用的并且所述復(fù)用器單元86可能因此選擇異步88或同步18、74、22、 76、26重置信號路徑。在另一個實施例中，所述復(fù)用器單元86可能從電子電路84的外部接 收或附加地接收控制或選擇信號，例如在特別的模式中，以用于獨立于時鐘監(jiān)控信號34而 選擇重置信號路徑之一。
電子電路10、72、84可以通過使用例如一個或多個集成電路部分地或完全地被提 供。在一個實施例中，所述電子電路10、72、84可以作為單一的集成電路被提供，例如在微 處理器單元或其它可能允許有效生產(chǎn)和再次使用現(xiàn)有的接線的處理器件的電路芯片中被 集成。
現(xiàn)在還參照圖7，安全關(guān)鍵系統(tǒng)90的實施例的例子被說明了。正如上面所描述的， 安全關(guān)鍵系統(tǒng)90可能包括電子電路10、72、84。在系統(tǒng)的實施例中，安全關(guān)鍵系統(tǒng)可能包括 至少一個鐘控器件92，例如處理器件，例如可連接到例如RAM器件的存儲器器件的MCU，被 安排接收輸出重置信號，例如通過重置信號輸出16。如果發(fā)生例如狀態(tài)機的問題，微控制器 需要重置以適當(dāng)?shù)貑踊蚍祷氐揭阎獱顟B(tài)。安全關(guān)鍵系統(tǒng)可能需要即使當(dāng)系統(tǒng)時鐘不運行 時，重置可以被發(fā)起。例如這可以通過路由到所有觸發(fā)器的異步重置被處理。在不使用根 據(jù)上面所描述的電子電路生成的重置信號的情況下，如果那些觸發(fā)器的輸出驅(qū)動可能沒有 重置或具有不同的重置、如RAM的鐘控塊的輸入，這可能強加一個問題。由于重置可以是異 步的，觸發(fā)器輸出可能在導(dǎo)致RAM輸入處危險的建立或保持時間干擾的任何時間發(fā)生并且 可能導(dǎo)致RAM的內(nèi)容變得未知。
在包括同步和可能異步器件的系統(tǒng)中提供異步重置可能在安全關(guān)鍵系統(tǒng)中特別 重要，所述安全關(guān)鍵系統(tǒng)可能需要即使當(dāng)系統(tǒng)時鐘不運行時發(fā)起重置，為了盡快重新啟動系統(tǒng)并且如果可能的話不丟失系統(tǒng)的特定信息，例如關(guān)鍵信息。安全關(guān)鍵系統(tǒng)可以例如是 發(fā)電廠或車輛的部分電子設(shè)備。車輛可以例如是汽車、飛機、輪船、直升飛機等等。安全關(guān) 鍵系統(tǒng)可能例如包括存儲器器件和處理器件，例如微控制器單元。車輛安全關(guān)鍵系統(tǒng)可能 例如包括發(fā)動機控制單元(ECU)。ECU是控制內(nèi)燃機工作的各個方面的電子控制單元。ECU 可能例如控制注入到每個氣缸的燃料的總量。ECU還可能例如控制點火時間、可變氣門正 時(VVT)、渦輪增壓器(在渦輪增壓車中)維持的增壓水平、以及其它外圍設(shè)備。然而，安全 關(guān)鍵系統(tǒng)也可以在非汽車的環(huán)境中找到?；蛘咂嚢踩P(guān)鍵系統(tǒng)可以是，例如，汽車的安全 系統(tǒng)。安全關(guān)鍵系統(tǒng)可能包括座椅位置控制系統(tǒng)、照明、安全氣囊、擋風(fēng)玻璃刮水器、防盜控 制系統(tǒng)、電子氣候控制、剎車系統(tǒng)或電動轉(zhuǎn)向系統(tǒng)。剎車系統(tǒng)可能包括，例如，防抱死剎車系 統(tǒng)(ABS)、電子制動力分布系統(tǒng)(EBD)、轉(zhuǎn)彎制動控制(CBC)系統(tǒng)等等。電動轉(zhuǎn)向系統(tǒng)可能包 括，例如，電子穩(wěn)定控制系統(tǒng)(ESC)、牽引力控制系統(tǒng)(TCS)或防滑調(diào)節(jié)系統(tǒng)(ASR)、自適應(yīng) 巡航控制(ACC)系統(tǒng)、前部碰撞警示(FCW)系統(tǒng)等等。然而，用于提供重置信號的提供的電 子電路還可以用于其它汽車系統(tǒng)，例如玻璃電動升降，其中如果當(dāng)前窗口位置在重新啟動 時丟失，重新啟動可能導(dǎo)致危險的情況。
現(xiàn)在參照圖8，一種用于提供重置信號的方法的實施例的例子的圖示意性地被顯 示。一種用于提供重置信號的方法可能包括接收94輸入重置信號，監(jiān)控96時鐘信號的可 用性并且生成包括當(dāng)前時鐘可用性信息的時鐘監(jiān)控信號，當(dāng)所述時鐘信號可用時，提供98 與所述時鐘信號同步的所述輸入重置信號作為輸出重置信號，以及當(dāng)所述當(dāng)前時鐘可用性 信息表示所述時鐘信號不可用時，異步地提供100所述輸入重置信號作為所述輸出重置信 號。
在所述方法的實施例中，當(dāng)所述當(dāng)前時鐘可用性信息表示所述時鐘信號不可用 時，異步地提供所述輸入重置信號作為所述輸出重置信號可能包括將所述當(dāng)前時鐘可用 性信息的改變延遲到在所述時鐘信號停止之后的延遲時間。
本發(fā)明可能還在計算機程序中被實現(xiàn)，該程序用于在計算機系統(tǒng)上運行，至少包 括用于當(dāng)在可編程的裝置上，例如計算機系統(tǒng)或啟動可編程的裝置以執(zhí)行根據(jù)本發(fā)明的器 件或系統(tǒng)的功能，運行時，執(zhí)行一種根據(jù)本發(fā)明的方法的代碼部分。
計算機程序是一系列指令例如特定應(yīng)用程序和/或操作系統(tǒng)。計算機程序可能 例如包括以下中的一個或多個子程序、函數(shù)、程序、對象方法、對象實現(xiàn)、可執(zhí)行的應(yīng)用程 序、小程序、小服務(wù)程序、源代碼、對象代碼、共享庫/動態(tài)裝載庫和/或設(shè)計用于在計算機 系統(tǒng)上的執(zhí)行的其它指令序列。
計算機程序可內(nèi)在地存儲在計算機可讀存儲介質(zhì)或通過計算機可讀傳輸介質(zhì)傳 送到計算機系統(tǒng)。所有或者一些計算機程序可被永久地、可移除地提供在計算機可讀介質(zhì) 或遠程地耦合于信息處理系統(tǒng)。計算機可讀介質(zhì)可能包括，例如但不限于以下的任何數(shù)量 磁存儲介質(zhì)包括磁盤和磁帶存儲介質(zhì)；光學(xué)存儲介質(zhì)例如光盤介質(zhì)(例如，CD-ROM、CD-R等 等)以及數(shù)字視盤存儲介質(zhì)；非易失性存儲器存儲介質(zhì)包括半導(dǎo)體存儲單元例如FLASH存 儲、EEPR0M、EPR0M、R0M ;鐵磁數(shù)字存儲；MRAM ;易失性存儲介質(zhì)包括寄存器、緩沖或緩存、主 存儲器、等等；以及數(shù)字傳輸介質(zhì)包括計算機網(wǎng)絡(luò)、點對點通信設(shè)備、以及載波傳輸介質(zhì)，僅 舉幾例。
計算機過程通常包括執(zhí)行(運行)程序或程序的一部分、當(dāng)前程序值和狀態(tài)信息、以及被操作系統(tǒng)資源所使用以管理操作執(zhí)行的資源。操作系統(tǒng)(OS)是管理計算機資源的 共享以及提供帶有接口用于訪問這些資源的程序員的軟件。操作系統(tǒng)過程系統(tǒng)數(shù)據(jù)和用戶 輸入，以及通過分配和管理任務(wù)以及內(nèi)部系統(tǒng)資源作為服務(wù)用戶和程序系統(tǒng)的響應(yīng)。
計算機系統(tǒng)可能，例如，包括至少一個處理單元、關(guān)聯(lián)內(nèi)存和大量的輸入/輸出 (I/O)器件。當(dāng)執(zhí)行計算機程序時，計算機系統(tǒng)根據(jù)計算機程序處理信息并且通過I/O器 件生產(chǎn)合成輸出信息。
在前面的說明中，參照本發(fā)明實施例的特定例子已經(jīng)對本發(fā)明進行了描述。然而， 很明顯各種修改和變化可在不脫離所附權(quán)利要求中所陳述的本發(fā)明的寬范圍精神及范圍 的情況下被做出。
例如，這里所描述的半導(dǎo)體襯底可以是任何半導(dǎo)體材料或材料的組合，例如砷化 嫁、娃錯、娃晶絕緣體(SOI)、娃、單晶娃等等，以及上述的組合。
此外，在說明書和權(quán)利要求書中的術(shù)語“前面”、“后面”、“頂部”、“底部”、“上面”、“下面”等等，如果有的話，是用于描述性的目的并且不一定用于描述永久性的相對位置。應(yīng) 了解，術(shù)語的這種用法在適當(dāng)?shù)那闆r下是可以互換的以便本發(fā)明所描述的實施例例如，能 夠在其它方向而不是本發(fā)明所說明的或在其它方面進行操作。
本發(fā)明所討論的連接可以是任何類型的連接，該連接適于將信號從各自的節(jié)點、 單元或器件傳輸或傳輸?shù)礁髯缘墓?jié)點、單元或器件，例如通過中間器件。因此，除非暗示或 說明，連接，例如，可能是直接連接或間接連接。連接可被說明或描述，涉及到是單一連接、 多個連接、單向連接、或雙向連接。然而，不同實施例可能改變連接的實現(xiàn)。例如，可以使 用單獨單向連接而不是雙向連接，反之亦然。此外，多個連接可被替換為連續(xù)地或以時間 多路復(fù)用方式傳輸多個信號的單一連接。同樣地，攜帶多個信號的單一連接可被分離成各 種不同的攜帶這些信號的子集的連接。因此，存在傳輸信號的許多選項。
這里所描述的每個信號可被設(shè)計為正邏輯或負(fù)邏輯。在負(fù)邏輯信號的情況下，所 述信號是低有效，其中，所述邏輯真狀態(tài)相當(dāng)于邏輯電平O。在正邏輯信號的情況下，所述信 號是高有效，其中，所述邏輯真狀態(tài)相當(dāng)于邏輯電平I。注意，這里所描述的任何信號可以被 設(shè)計為負(fù)邏輯信號或正邏輯信號。因此，在替代實施例中，那些被描述為正邏輯信號的信號 可被實施為負(fù)邏輯信號，以及那些被描述為負(fù)邏輯信號的信號可被實施為正邏輯信號。
此外，當(dāng)指代將信號、狀態(tài)位或類似的裝置分別變?yōu)槠溥壿嬚婊蜻壿嫾贍顟B(tài)時，這 里使用術(shù)語“明確肯定”(assert)或“設(shè)置”(set)以及“否定”(negate)(或“非明確肯 定”(de-assert)或“清零”(clear))。如果邏輯真狀態(tài)是邏輯電平“ 1”，則邏輯假狀態(tài)是 邏輯電平“O”。如果邏輯真狀態(tài)是邏輯電平“0”，則邏輯假狀態(tài)是邏輯電平“ I ”。
本領(lǐng)域所屬技術(shù)人員將認(rèn)識到邏輯塊之間的界限僅僅是說明性的并且替代實施 例可能合并邏輯塊或電路元件或在各種邏輯塊或電路元件上強加替代的分解功能。因此， 應(yīng)了解本發(fā)明描述的架構(gòu)僅僅是示范的，并且事實上實現(xiàn)相同功能的很多其它架構(gòu)可以被 實現(xiàn)。例如，所述同步單元20、24可以使用多個或少于兩個觸發(fā)器被實現(xiàn)或可以使用門30、 42以外的邏輯電路以實現(xiàn)相同邏輯功能。
為實現(xiàn)相同功能的任何元件的布置是有效地“關(guān)聯(lián)”以便所需的功能得以實現(xiàn)。因 此，為實現(xiàn)特定功能，本發(fā)明中結(jié)合在一起的任何兩個元件可以被看作彼此“相關(guān)聯(lián)”以便 所需的功能得以實現(xiàn)，不論架構(gòu)還是中間元件。同樣地，如此關(guān)聯(lián)的任何兩個元件還可以被認(rèn)為是彼此被“可操作連接”或“可操作耦合”以實現(xiàn)所需的功能。
此外，本領(lǐng)域所屬技術(shù)人員將認(rèn)識到上述描述的操作之間的界限僅僅是說明性 的。多個操作可被組合成單一操作，單一操作可分布在附加操作中以及操作可至少在時間 上部分地重疊而被執(zhí)行。而且，替代實施例可能包括特定操作的多個例子，并且操作的順序 可在各種其它實施例中被改變。
又如，在一個實施例中，說明的例子或可被作為位于單一集成電路上的電路或在 相同器件內(nèi)的電路被實現(xiàn)。例如，電子電路10可被實現(xiàn)在單一集成電路上?；蛘撸隼?子可作為任何數(shù)量的單獨集成電路或以一種合適的方式彼此相互連的單獨器件被實現(xiàn)。例 如，所述電子電路10的時鐘監(jiān)控單元40可作為單獨的器件被實現(xiàn)。
又如，例子或其中的一部分可能作為物理電路的軟或代碼表征被實現(xiàn)，或作為能 夠轉(zhuǎn)化成物理電路的邏輯表征，例如在任何合適類型的硬件描述語言中被實現(xiàn)。
此外，本發(fā)明不限定在非程序化硬件中被實現(xiàn)的物理器件或單元，但也可以應(yīng)用 在可編程器件或單元中。這些器件或單元通過操作能夠執(zhí)行所需的器件功能。該執(zhí)行是根 據(jù)合適的程序代碼，例如，主機、微型計算機、服務(wù)器、工作站、個人電腦、筆記本、個人數(shù)字 助理、電子游戲、汽車和其它嵌入式系統(tǒng)、手機和其它無線器件，在本申請中通常表示“計 算機系統(tǒng)”。然而，其它修改、變化和替代也是可能的。說明書和附圖相應(yīng)地被認(rèn)為是從一 個說明性的而不是一個嚴(yán)格意義上來講的。
然而，其它修改、變化和替代也是可能的。說明書和附圖相應(yīng)地被認(rèn)為是說明性的 而非限定意味。
在權(quán)利要求中，放置在括號之間的任何參考符號不得被解釋為限定權(quán)利要求。詞 語“包括”不排除在權(quán)利要求中列出的那些元素或步驟之外的其它元素或步驟的存在。此 外，本發(fā)明所用的“a”或“an”被定義為一個或多個。并且，在權(quán)利要求中的引入性術(shù)語，如 “至少一個”以及“一個或多個”，不應(yīng)被解釋為，不定冠詞“a”或“an”所引入的其它權(quán)利要 求元素將包括這些引入的權(quán)利要求元素的任何特定權(quán)利要求限定為只包含一個這樣的元 素的發(fā)明，即使同一權(quán)利要求中包括引入性短語“一個或多個”或“至少一個”以及不定冠 詞，例如“a”或“an”。使用定冠詞也是如此。除非另有說明，使用術(shù)語如“第一”以及“第 二”是用于任意區(qū)分這些術(shù)語描述的元素的。因此，這些術(shù)語不一定表示時間或這些元素的 其它優(yōu)先次序。某些特定手段在相互不同的權(quán)利要求中被列舉并不表示這些手段的組合不 能被用于獲取優(yōu)勢。
雖然結(jié)合特定裝置已經(jīng)對本發(fā)明主題的原則進行了描述，應(yīng)清楚了解到該描述僅 僅是舉例而不是對本發(fā)明主題范圍的限定。
權(quán)利要求
1.一種電子電路(10),包括 重置輸入(12)，用于接收輸入重置信號； 時鐘輸入(14),用于接收時鐘信號； 重置輸出(16)，用于提供輸出重置信號； 同步重置信號路徑(18、20、22、24、26)，包括同步單元(20、24)，所述同步重置信號路徑被安排接收所述輸入重置信號并且當(dāng)所述時鐘信號可用時，向所述重置輸出提供與所述時鐘信號同步的所述輸入重置信號；以及 異步重置信號路徑(28、30、32)，當(dāng)在時鐘監(jiān)控信號(34)中的當(dāng)前時鐘可用性信息表示所述時鐘信號不可用時，被安排向所述重置輸出提供所述輸入重置信號。
2.根據(jù)權(quán)利要求1所述的電子電路，其中所述時鐘監(jiān)控信號連續(xù)提供所述當(dāng)前時鐘可用性信息。
3.根據(jù)權(quán)利要求1或權(quán)利要求2所述的電子電路，包括被連接到所述時鐘輸入并且被安排提供所述時鐘監(jiān)控信號的時鐘監(jiān)控單元(40 )。
4.根據(jù)權(quán)利要求1或權(quán)利要求2所述的電子電路，包括用于接收所述時鐘監(jiān)控信號的時鐘監(jiān)控輸入。
5.根據(jù)前述權(quán)利要求中任何一項所述的電子電路，其中所述當(dāng)前時鐘可用性信息改變延遲到在所述時鐘信號停止之后的延遲時間。
6.根據(jù)權(quán)利要求5所述的電子電路，其中所述延遲時間至少和所述時鐘信號的一個周 期的持續(xù)時間一樣長。
7.根據(jù)前述權(quán)利要求中任何一項所述的電子電路，其中所述同步單元被安排提供延遲了至少所述時鐘信號的一個周期的持續(xù)時間的所述輸出重置信號。
8.根據(jù)前述權(quán)利要求中任何一項所述的電子電路，其中所述同步單元包括至少兩個觸發(fā)器電路。
9.根據(jù)前述權(quán)利要求中任何一項所述的電子電路，其中，當(dāng)所述當(dāng)前時鐘可用性信息表示所述時鐘信號可用時，所述異步重置信號路徑被安排不提供輸出重置信號。
10.根據(jù)前述權(quán)利要求中任何一項所述的電子電路，其中所述異步重置信號路徑和所述同步重置信號路徑通過被安排連接所述異步或所述同步重置信號路徑到所述重置輸出的選擇電路(42)被連接到所述重置輸出。
11.根據(jù)前述權(quán)利要求中任何一項所述的電子電路，其中所述電子電路作為單一集成電路被提供。
12.—種安全關(guān)鍵系統(tǒng)(90)，包括根據(jù)前述權(quán)利要求中任何一項所述的電子電路。
13.根據(jù)權(quán)利要求12所述的安全關(guān)鍵系統(tǒng)，包括被安排接收所述輸出重置信號的至少一個鐘控裝置(92)。
14.一種用于提供重置信號的方法，包括 接收(94)輸入重置信號； 監(jiān)控(96)時鐘信號的可用性并且生成包括當(dāng)前時鐘可用性信息的時鐘監(jiān)控信號； 當(dāng)所述時鐘信號可用時，提供(98)與所述時鐘信號同步的所述輸入重置信號作為輸出重置信號；以及 當(dāng)所述當(dāng)前時鐘可用性信息表示所述時鐘信號不可用時，異步地提供(100)所述輸入重置信號作為所述輸出重置信號。
15.根據(jù)權(quán)利要求14所述的方法，其中，當(dāng)所述當(dāng)前時鐘可用性信息表示所述時鐘信號不可用時，異步地提供所述輸入重置信號作為所述輸出重置信號包括將所述當(dāng)前時鐘可用性信息的改變延遲到在所述時鐘信號停止之后的延遲時間。
全文摘要
一種電子電路(10)包括用于接收輸入重置信號的重置輸入(12)、用于接收時鐘信號的時鐘輸入(14)、以及用于接收輸出重置信號的重置輸出(16)。并且其包括同步重置信號路徑(18、20、22、24、26)，包括同步單元(20、24)，被安排接收輸入重置信號并且當(dāng)時鐘信號可用時提供與時鐘信號同步的輸入重置信號給重置輸出；以及異步重置信號路徑(28、30、32)，當(dāng)在時鐘監(jiān)控信號(34)中的當(dāng)前時鐘可用性信息表示時鐘信號不可用時，被安排提供輸入重置信號給重置輸出。
文檔編號G06F1/24GK103003772SQ201080068162
公開日2013年3月27日 申請日期2010年7月20日 優(yōu)先權(quán)日2010年7月20日
發(fā)明者托馬斯·呂德克, 約阿希姆·克呂肯 申請人:飛思卡爾半導(dǎo)體公司