專利名稱：中央處理器訪問(wèn)外部存儲(chǔ)設(shè)備的實(shí)現(xiàn)電路的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及電子電路領(lǐng)域，尤其涉及一種中央處理器訪問(wèn)外部存儲(chǔ)設(shè)備的實(shí) 現(xiàn)電路。
背景技術(shù)：
在很多嵌入式電路設(shè)計(jì)中，都涉及到中央處理器對(duì)外部存儲(chǔ)設(shè)備進(jìn)行訪問(wèn)。在很 多情況下，中央處理器沒(méi)有獨(dú)立的地址總線和數(shù)據(jù)總線，僅具有有限的幾個(gè)數(shù)據(jù)端口，而現(xiàn) 在常用的外部存儲(chǔ)設(shè)備的地址總線的位數(shù)高于中央處理器的數(shù)據(jù)端口的位數(shù)，例如中央 處理器的數(shù)據(jù)端口的數(shù)量小于16位，而外部存儲(chǔ)設(shè)備具有16位地址總線。在這種情況下，中央處理器訪問(wèn)外部存儲(chǔ)設(shè)備時(shí)，中央處理器的尋址空間受到了 限制，很大程度上降低了外部存儲(chǔ)設(shè)備的存儲(chǔ)容量和利用率。

實(shí)用新型內(nèi)容本實(shí)用新型提供一種中央處理器訪問(wèn)外部存儲(chǔ)設(shè)備的實(shí)現(xiàn)電路，用以實(shí)現(xiàn)有效地 擴(kuò)展中央處理器的尋址空間，提高外部存儲(chǔ)設(shè)備的存儲(chǔ)容量和利用率。本實(shí)用新型提供一種中央處理器訪問(wèn)外部存儲(chǔ)設(shè)備的實(shí)現(xiàn)電路，包括中央處理器，包括M位數(shù)據(jù)端口和N位鎖存控制端口，其中，M為大于或等于1的 自然數(shù)，N為大于或等于2的自然數(shù)；數(shù)據(jù)鎖存器，包括N*M位數(shù)據(jù)輸入端口、N*M位數(shù)據(jù)輸出端口、N位鎖存使能端口和 N位輸出使能端口，所述N*M位數(shù)據(jù)輸入端口均分為N組數(shù)據(jù)輸入端口，每組數(shù)據(jù)輸入端口 與所述中央處理器的M位數(shù)據(jù)接口 一一對(duì)應(yīng)連接，所述N位鎖存使能端口與所述中央處理 器的N位鎖存控制端口 一一對(duì)應(yīng)連接，所述N位輸出使能端口設(shè)置為永久有效的狀態(tài)；外部存儲(chǔ)設(shè)備，包括N*M位地址總線和M位數(shù)據(jù)總線，所述N*M位地址總線與所述 數(shù)據(jù)鎖存器的N*M位數(shù)據(jù)輸出端口一一對(duì)應(yīng)連接，所述M位數(shù)據(jù)總線與所述中央處理器的 M位數(shù)據(jù)端口一一對(duì)應(yīng)連接。在本實(shí)實(shí)用新型中，中央處理器將M位數(shù)據(jù)端口分時(shí)復(fù)用為地址總線和數(shù)據(jù)總 線，中央處理器的M位數(shù)據(jù)端口可訪問(wèn)的外部存儲(chǔ)設(shè)備的地址空間為N*M位，解決了現(xiàn)有技 術(shù)中數(shù)據(jù)端口較少的中央處理器芯片對(duì)外部存儲(chǔ)設(shè)備訪問(wèn)空間的限制，擴(kuò)展了中央處理器 的尋址空間，提高了外部存儲(chǔ)設(shè)備的存儲(chǔ)容量和利用率。

圖1為本實(shí)用新型中央處理器訪問(wèn)外部存儲(chǔ)設(shè)備的實(shí)現(xiàn)電路第一實(shí)施例的電路 結(jié)構(gòu)示意圖；圖2為本實(shí)用新型中央處理器訪問(wèn)外部存儲(chǔ)設(shè)備的實(shí)現(xiàn)電路第二實(shí)施例的電路 結(jié)構(gòu)示意圖。
具體實(shí)施方式
下面結(jié)合說(shuō)明書附圖和具體實(shí)施方式
對(duì)本實(shí)用新型作進(jìn)一步的描述。中央處理器訪問(wèn)外部存儲(chǔ)設(shè)備的實(shí)現(xiàn)電路第一實(shí)施例如圖1所示，為本實(shí)用新型中央處理器訪問(wèn)外部存儲(chǔ)設(shè)備的實(shí)現(xiàn)電路第一實(shí)施例 的電路結(jié)構(gòu)示意圖，可以包括中央處理器11、數(shù)據(jù)鎖存器12和外部存儲(chǔ)設(shè)備13。中央處理器11包括M位數(shù)據(jù)端口和N位鎖存控制端口，其中，M為大于或等于1的 自然數(shù)，N為大于或等于2的自然數(shù)。數(shù)據(jù)鎖存器12包括N*M位數(shù)據(jù)輸入端口、N*M位數(shù)據(jù)輸出端口、N位鎖存使能端口 和N位輸出使能端口。N*M位數(shù)據(jù)輸入端口均分為N組數(shù)據(jù)輸入端口，每組數(shù)據(jù)輸入端口與 中央處理器的M位數(shù)據(jù)接口一一對(duì)應(yīng)連接。N位鎖存使能端口與中央處理器的N位鎖存控 制端口一一對(duì)應(yīng)連接。外部存儲(chǔ)設(shè)備13包括N*M位地址總線和M位數(shù)據(jù)總線，N*M位地址總線與數(shù)據(jù)鎖 存器的N*M位數(shù)據(jù)輸出端口一一對(duì)應(yīng)連接，M位數(shù)據(jù)總線與中央處理器的M位數(shù)據(jù)端口一一 對(duì)應(yīng)連接。數(shù)據(jù)鎖存器12的工作原理是N*M位數(shù)據(jù)輸出端口也均分為N組數(shù)據(jù)輸出端口， 1組數(shù)據(jù)輸出端口與1組數(shù)據(jù)輸入端口對(duì)應(yīng)，1位鎖存使能端口和1位輸出使能端口控制1 組數(shù)據(jù)輸入端口和與1組數(shù)據(jù)輸出端口，當(dāng)1位鎖存使能端口和1位輸出使能端口均有效 時(shí)，受控的1組數(shù)據(jù)輸出端口將該組數(shù)據(jù)輸出端口對(duì)應(yīng)的數(shù)據(jù)輸入端口所接收的數(shù)據(jù)輸出 去，且當(dāng)該位鎖存使能信號(hào)失效時(shí)，該組數(shù)據(jù)輸出端口還能保持輸出的數(shù)據(jù)。在本實(shí)施例中，假設(shè)中央處理器11將尋址的地址從高位到低位分為均分為N段: addr[N]、addr[N-l]. . ·、addr [1]，每段包括M位。中央處理器11的鎖存控制端口為L(zhǎng)C[N]、 LC[N-1].. ·、LC[1]。數(shù)據(jù)鎖存器12的鎖存使能端口為L(zhǎng)E[N],LE[N-1].. ·、LE[1]。數(shù)據(jù)鎖 存器12的輸出使能端口為OE[N] ,0Ε[Ν-1].. ·、0E[1]。數(shù)據(jù)鎖存器12的N組數(shù)據(jù)輸入端口 為 Ip [N]、Ip [N-l]. . .、Ip [1]。數(shù)據(jù)鎖存器 12 的 N 組數(shù)據(jù)輸出端 口為 Op [N]、Op [N-l]...、 Op [1]。鎖存使能端口 LE [N]和輸出使能端口 OE [N]控制Ip [N]和Op [N]，鎖存使能端口 LE[N-1]和輸出使能端口 OE [N-l]控制Ip [N-l]和Op [N-1]，以此類推，鎖存使能端口 LE [1] 和輸出使能端口 0E[1]控制Ip[l]和Op[1]。在本實(shí)施例中，數(shù)據(jù)鎖存器12的輸出使能端 口 OE [N], 0E[N-1]..., OE [1]被設(shè)置為永久有效，例如輸出使能端口 OE [N]、OE [N—1]…、 OE[1]接地時(shí)為有效。圖1所示電路的工作過(guò)程如下步驟a 中央處理器11將鎖存控制端口 LC[N]設(shè)置為有效，數(shù)據(jù)鎖存器12的鎖存 使能端口為L(zhǎng)E [N]被設(shè)置為有效；步驟b 中央處理器11將M位數(shù)據(jù)端口設(shè)置為輸出端口，并將addr [N]發(fā)送到該M 位數(shù)據(jù)端口上。此時(shí)，數(shù)據(jù)鎖存器的Ip[N]和0ρ[Ν]將出現(xiàn)addr[N]；步驟c 中央處理器11將鎖存控制端口 LC[N]設(shè)置為無(wú)效。由于數(shù)據(jù)鎖存器12的 數(shù)據(jù)鎖存作用，數(shù)據(jù)鎖存器的Op [N]仍將輸出addr[N]；步驟d 中央處理器11將鎖存控制端口 LC[N_1]設(shè)置為有效，數(shù)據(jù)鎖存器12的鎖 存使能端口為L(zhǎng)E[N-1]被設(shè)置為有效；步驟e:中央處理器11將addr[N-l]發(fā)送到M位數(shù)據(jù)端口上。此時(shí)，數(shù)據(jù)鎖存器的 Ip[N-l]禾Π0ρ[Ν-1]將出現(xiàn) addr[N-l]；步驟f 中央處理器將鎖存控制端口 LC[N_1]設(shè)置為無(wú)效。由于數(shù)據(jù)鎖存器12的 數(shù)據(jù)鎖存作用，數(shù)據(jù)鎖存器的Op[N-1]仍將輸出addr[N-l]；以此類推，執(zhí)行如下步驟步驟g 中央處理器11將鎖存控制端口 LC[1]設(shè)置為有效，數(shù)據(jù)鎖存器12的鎖存 使能端口為L(zhǎng)E [1]被設(shè)置為有效；步驟h:中央處理器11將addr[l]發(fā)送到M位數(shù)據(jù)端口上。此時(shí)，數(shù)據(jù)鎖存器的 Ip [1]和 Op [1]將出現(xiàn) addr[l]；步驟i 中央處理器11將鎖存控制端口 LC[1]設(shè)置為無(wú)效。由于數(shù)據(jù)鎖存器12的 數(shù)據(jù)鎖存作用，數(shù)據(jù)鎖存器12的Op [1]仍將輸出addr[l]；步驟j 中央處理器11若執(zhí)行讀外部存儲(chǔ)設(shè)備操作，則將M位數(shù)據(jù)端口設(shè)置為輸 入端口，中央處理器11的M位數(shù)據(jù)端口即可讀到外部存儲(chǔ)設(shè)備13相應(yīng)地址的數(shù)據(jù)；中央處 理器11若執(zhí)行寫外部存儲(chǔ)設(shè)備操作，則先將要寫入的數(shù)據(jù)發(fā)送至M位數(shù)據(jù)端口上，中央處 理器11的M位數(shù)據(jù)端口即可以將數(shù)據(jù)寫入外部存儲(chǔ)設(shè)備13的相應(yīng)地址。以上步驟完成了 M位數(shù)據(jù)的讀或?qū)懖僮鳎绻^續(xù)下一 M位數(shù)據(jù)的讀寫，則重新 執(zhí)行步驟a-j。在本實(shí)施例中，中央處理器將M位數(shù)據(jù)端口分時(shí)復(fù)用為地址總線和數(shù)據(jù)總線，中 央處理器的M位數(shù)據(jù)端口可訪問(wèn)的外部存儲(chǔ)設(shè)備的地址空間為N*M位，解決了現(xiàn)有技術(shù)中 數(shù)據(jù)端口較少的中央處理器芯片對(duì)外部存儲(chǔ)設(shè)備訪問(wèn)空間的限制，擴(kuò)展了中央處理器的尋 址空間，提高了外部存儲(chǔ)設(shè)備的存儲(chǔ)容量和利用率。中央處理器訪問(wèn)外部存儲(chǔ)設(shè)備的實(shí)現(xiàn)電路第二實(shí)施例如圖2所示，為本實(shí)用新型中央處理器訪問(wèn)外部存儲(chǔ)設(shè)備的實(shí)現(xiàn)電路第二實(shí)施例 的電路結(jié)構(gòu)示意圖，與上一實(shí)施例的不同之處在于，在本實(shí)施例中，N = 2，M = 8，P = 2。另外，在本實(shí)施例中，外部存儲(chǔ)設(shè)備13可以為讀寫存儲(chǔ)器，中央處理器11還可以 包括讀端口 R和寫端口 W，外部存儲(chǔ)設(shè)備13還可以包括讀端口 R和寫端口 W，中央處理器 的讀端口與外部存儲(chǔ)設(shè)備的讀端口連接，中央處理器的寫端口與外部存儲(chǔ)設(shè)備的寫端口連 接?？蛇x地，外部存儲(chǔ)設(shè)備13還可以為只讀存儲(chǔ)器，中央處理器11還可以只包括讀端口 R， 外部存儲(chǔ)設(shè)備13還可以只包括讀端口 R ；外部存儲(chǔ)設(shè)備13還可以為只寫存儲(chǔ)器，中央處理 器11還可以只包括寫端口 W，外部存儲(chǔ)設(shè)備13還可以只包括寫端口 W。此外，當(dāng)中央處理器需要與多個(gè)外部存儲(chǔ)設(shè)備13進(jìn)行數(shù)據(jù)交互時(shí)，中央處理器11 還包括片選端口 CS，外部存儲(chǔ)設(shè)備13還包括片選端口 CS，中央處理器11的片選端口 CS與 外部存儲(chǔ)設(shè)備13的片選端口連接CS。圖2所示電路的工作原理如下步驟a 中央處理器11將鎖存控制信號(hào)LC[2]設(shè)置為有效信號(hào)；步驟b 中央處理器11將8位數(shù)據(jù)端口設(shè)置為輸出端口，并將所要訪問(wèn)的高8位地 址發(fā)送到該8位數(shù)據(jù)端口上。此時(shí)，數(shù)據(jù)鎖存器12的高8位輸出端口將出現(xiàn)高8位地址；步驟c 中央處理器11將鎖存控制信號(hào)LC[2]設(shè)置為無(wú)效信號(hào)。由于數(shù)據(jù)鎖存器 的數(shù)據(jù)鎖存作用，數(shù)據(jù)鎖存器12的高8位輸出端口仍將出現(xiàn)高8位地址；步驟d 中央處理器11將鎖存控制信號(hào)LC[1]設(shè)置為有效信號(hào)；[0043]步驟e 中央處理器11將所要訪問(wèn)的低8位地址發(fā)送到8位數(shù)據(jù)端口上。此時(shí)， 數(shù)據(jù)鎖存器12的低8位輸出端口將出現(xiàn)低8位地址信號(hào)；步驟f 中央處理器11將鎖存控制信號(hào)LC[1]設(shè)置為無(wú)效信號(hào)。由于數(shù)據(jù)鎖存器 的數(shù)據(jù)鎖存作用，數(shù)據(jù)鎖存器12的低8位輸出端口仍將出現(xiàn)低8位地址；步驟g 中央處理器11將外部存儲(chǔ)設(shè)備13的片選信號(hào)CS設(shè)置為有效；步驟h 中央處理器11若執(zhí)行讀外部存儲(chǔ)設(shè)備操作，則將8位數(shù)據(jù)端口設(shè)置為輸 入端口，并將讀端口 R設(shè)置為有效，此時(shí)，中央處理器11的8位數(shù)據(jù)端口即可讀到外部存儲(chǔ) 設(shè)備13相應(yīng)地址的數(shù)據(jù)；中央處理器11若執(zhí)行寫外部存儲(chǔ)設(shè)備操作，則先將要寫入的數(shù)據(jù) 發(fā)送至8位數(shù)據(jù)端口上，隨后將寫端口 W設(shè)置為有效。步驟i 中央處理器將讀端口 R或?qū)懚丝?W設(shè)置為無(wú)效；步驟j ；中央處理器將片選端口 CS設(shè)置為無(wú)效；以上步驟完成了一個(gè)字節(jié)(即8位)數(shù)據(jù)的讀或?qū)懖僮?，如果要繼續(xù)下一個(gè)字節(jié) 的讀寫，則重新執(zhí)行步驟a-j。在本實(shí)施例中，中央處理器將8位數(shù)據(jù)端口分時(shí)復(fù)用為地址總線和數(shù)據(jù)總線，中 央處理器的8位數(shù)據(jù)端口可訪問(wèn)的外部存儲(chǔ)設(shè)備的地址空間為16位，解決了現(xiàn)有技術(shù)中數(shù) 據(jù)端口較少的中央處理器芯片對(duì)外部存儲(chǔ)設(shè)備訪問(wèn)空間的限制，擴(kuò)展了中央處理器的尋址 空間，提高了外部存儲(chǔ)設(shè)備的存儲(chǔ)容量和利用率。最后應(yīng)說(shuō)明的是以上實(shí)施例僅用以說(shuō)明本實(shí)用新型的技術(shù)方案而非限制，盡管 參照較佳實(shí)施例對(duì)本實(shí)用新型進(jìn)行了詳細(xì)說(shuō)明，本領(lǐng)域的普通技術(shù)人員應(yīng)當(dāng)理解，可以對(duì) 本實(shí)用新型的技術(shù)方案進(jìn)行修改或者等同替換，而不脫離本實(shí)用新型技術(shù)方案的精神和范圍。
權(quán)利要求1.一種中央處理器訪問(wèn)外部存儲(chǔ)設(shè)備的實(shí)現(xiàn)電路，其特征在于，包括中央處理器，包括M位數(shù)據(jù)端口和N位鎖存控制端口，其中，M為大于或等于1的自然 數(shù)，N為大于或等于2的自然數(shù)；數(shù)據(jù)鎖存器，包括N*M位數(shù)據(jù)輸入端口、N*M位數(shù)據(jù)輸出端口、N位鎖存使能端口和N位 輸出使能端口，所述N*M位數(shù)據(jù)輸入端口均分為N組數(shù)據(jù)輸入端口，每組數(shù)據(jù)輸入端口與所 述中央處理器的M位數(shù)據(jù)接口一一對(duì)應(yīng)連接，所述N位鎖存使能端口與所述中央處理器的 N位鎖存控制端口 一一對(duì)應(yīng)連接，所述N位輸出使能端口設(shè)置為永久有效的狀態(tài)；外部存儲(chǔ)設(shè)備，包括N*M位地址總線和M位數(shù)據(jù)總線，所述N*M位地址總線與所述數(shù)據(jù) 鎖存器的N*M位數(shù)據(jù)輸出端口一一對(duì)應(yīng)連接，所述M位數(shù)據(jù)總線與所述中央處理器的M位 數(shù)據(jù)端口一一對(duì)應(yīng)連接。
2.根據(jù)權(quán)利要求1所述的電路，其特征在于，N= 2，M = 8。
3.根據(jù)權(quán)利要求1或2所述的電路，其特征在于，所述中央處理器還包括讀端口和/ 或?qū)懚丝?，所述外部存?chǔ)設(shè)備還包括讀端口和/或?qū)懚丝?，所述中央處理器的讀端口與所 述外部存儲(chǔ)設(shè)備的讀端口連接，所述中央處理器的寫端口與所述外部存儲(chǔ)設(shè)備的寫端口連接。
4.根據(jù)權(quán)利要求1或2所述的電路，其特征在于，所述中央處理器還包括片選端口，所 述外部存儲(chǔ)設(shè)備還包括片選端口，所述中央處理器的片選端口與所述外部存儲(chǔ)設(shè)備的片選 端口連接。
專利摘要本實(shí)用新型涉及一種中央處理器訪問(wèn)外部存儲(chǔ)設(shè)備的實(shí)現(xiàn)電路。該電路包括中央處理器，包括M位數(shù)據(jù)端口和N位鎖存控制端口；數(shù)據(jù)鎖存器，包括N*M位數(shù)據(jù)輸入端口、N*M位數(shù)據(jù)輸出端口、N位鎖存使能端口和N位輸出使能端口，N*M位數(shù)據(jù)輸入端口均分為N組數(shù)據(jù)輸入端口，每組數(shù)據(jù)輸入端口與中央處理器的M位數(shù)據(jù)接口一一對(duì)應(yīng)連接，N位鎖存使能端口與中央處理器的N位鎖存控制端口一一對(duì)應(yīng)連接，N位輸出使能端口設(shè)置為永久有效的狀態(tài)；外部存儲(chǔ)設(shè)備，包括N*M位地址總線和M位數(shù)據(jù)總線，N*M位地址總線與數(shù)據(jù)鎖存器的N*M位數(shù)據(jù)輸出端口一一對(duì)應(yīng)連接，M位數(shù)據(jù)總線與中央處理器的M位數(shù)據(jù)端口一一對(duì)應(yīng)連接。本實(shí)用新型可以有效地?cái)U(kuò)展中央處理器的尋址空間。
文檔編號(hào)G06F13/16GK201917897SQ20102063722
公開日2011年8月3日 申請(qǐng)日期2010年11月26日 優(yōu)先權(quán)日2010年11月26日
發(fā)明者馮艷, 劉天嬌, 周強(qiáng), 孟凡濤, 張傳波, 柳鵬, 趙偉 申請(qǐng)人:航天信息股份有限公司