專利名稱：混合模式多cpu并行計算系統(tǒng)及控制方法
技術(shù)領(lǐng)域：
本發(fā)明涉及的是一種嵌入式系統(tǒng)，具體的說是支持多種并行計算模式的嵌入式系 統(tǒng)。本發(fā)明還涉及一種嵌入式系統(tǒng)的控制方法。
背景技術(shù)：
隨著控制理論的不斷發(fā)展，各種復(fù)雜智能算法不斷涌現(xiàn)，由此出現(xiàn)了對復(fù)雜算法 高速處理的需求。這樣就需要制作出具有高速計算能力的計算系統(tǒng)。當(dāng)今世界，促使計算機(jī) 迅速發(fā)展和系統(tǒng)性能極大提高的因素是多方面的，其中，器件技術(shù)尤其是微電子技術(shù)的迅 速發(fā)展無疑是最為關(guān)鍵的因素，它是計算系統(tǒng)得以迅速發(fā)展的物質(zhì)基礎(chǔ)。然而，應(yīng)當(dāng)看到， 如果不能最合理地利用這些新器件、新設(shè)備，最大限度的發(fā)揮出它們的內(nèi)在潛力，設(shè)計和構(gòu) 成綜合性能指標(biāo)最佳的計算系統(tǒng)，只靠器件技術(shù)的變革是不行的，還需要硬件、軟件、算法、 語言、計算機(jī)結(jié)構(gòu)、通訊技術(shù)等多方面的發(fā)展變革才行。并行算法就是一種十分有效的能夠 提高計算速度的方法。目前為止，利用并行算法解決實際問題的例子有很多。例如將單片機(jī)與DSP相結(jié) 合，DSP負(fù)責(zé)處理采集的外界數(shù)據(jù)并將結(jié)果發(fā)送給單片機(jī)而單片機(jī)負(fù)責(zé)系統(tǒng)的外圍通信，這 是一種流水線形式的并行思想。再比如主從結(jié)構(gòu)多CPU收款機(jī)，系統(tǒng)分為主板模塊、打印模 塊和鍵盤顯示模塊等。主CPU負(fù)責(zé)整個系統(tǒng)的調(diào)度、處理信息發(fā)送驅(qū)動信號，而從CPU負(fù)責(zé) 打印等具體的工作；這是一種主從模式的并行計算思想。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種能夠提高運算的速度的混合模式多CPU并行計算系 統(tǒng)。本發(fā)明的目的還在于提供一種混合模式多CPU并行計算系統(tǒng)的控制方法。本發(fā)明的目的是這樣實現(xiàn)的本發(fā)明的混合模式多CPU并行計算系統(tǒng)的構(gòu)成它包括四個以MC9S08DZ60單片機(jī) 為計算核心的微處理器模塊、即第一微處理器模塊X0至第四微處理器模塊X3，系統(tǒng)母板M ； 每個微處理器模塊中都包括MC9S08DZ60芯片U1、信號轉(zhuǎn)換MAX232芯片U2、BDM調(diào)試接口 U3、與PC機(jī)的通信接口 U4、CAN總線收發(fā)器TJA1040TO、PC機(jī)TO、硬件中斷按鍵S1、硬件復(fù) 位按鍵S2 ；在每個微處理器模塊中信號轉(zhuǎn)換芯片MAX232U2、硬件中斷按鍵S1、硬件復(fù)位按 鍵S2、CAN總線收發(fā)器U5都分別與U1相連，BDM調(diào)試接口 U3 —端連接U1另一端連接PC 機(jī)TO，通信接口 U4 —端連接U2另一端連接PC機(jī)U6，模塊中的總線收發(fā)器U5可以互連構(gòu) 成CAN總線網(wǎng)絡(luò)。微處理器模塊可以借助母板上的插槽直接連接到母板，而后借助CAN總 線網(wǎng)絡(luò)或者母板上的并口、串口實現(xiàn)各模塊之間的通信。系統(tǒng)母板上有能夠插接四個微處理器模塊的插槽，將微處理器模塊互聯(lián)的并行接 口 1PTA0、1PTC3、1PTB2、PTB3、PTC2、3PTA2，第一微處理器模塊 X0 的串 口插座 PI、P2，第二 微處理器模塊XI的串口插座1P1、1P2，第三微處理器模塊X2的串口插座2P1、2P2，第四微 處理器模塊X3的串口插座3P1、3P2 ；微處理器模塊中的BDM調(diào)試接口 U3和、PC機(jī)的通信接口 U4分別和PC機(jī)TO相連，各微處理器模塊中U1可以借助總線收發(fā)器TO互連構(gòu)成CAN總 線網(wǎng)絡(luò)；并行接口 1PTA0實現(xiàn)第一微處理器模塊X0與第二微處理器模塊XI通過并口 A互 連，并行接口 1PTC3實現(xiàn)第二微處理器模塊XI與第四微處理器模塊X3通過并口 C互連，并 行接口 1PTB2實現(xiàn)第二微處理器模塊XI與第三微處理器模塊X2通過并口 B互連，并行接 口 PTB3實現(xiàn)第一微處理器模塊X0與第四微處理器模塊X3通過并口 B互連，并行接口 PTC2 實現(xiàn)第一微處理器模塊X0與第三微處理器模塊X2通過并口 C互連，并行接口 3PTA2實現(xiàn) 第四微處理器模塊X3與第三微處理器模塊X2通過并口 A互連。本發(fā)明的混合模式多CPU并行計算系統(tǒng)的控制方法為為了驗證系統(tǒng)有效，選定 運算可控性秩判據(jù)。根據(jù)解耦之后的秩判據(jù)，驗證程序中僅使用三個微處理器模塊以流水 線的模式計算。第一微處理器模塊X0將產(chǎn)生的系統(tǒng)描述矩陣A、B傳遞給第二微處理器模 塊XI，第二微處理器模塊XI計算矩陣A、B的乘積直至得到可控性判別陣，第二微處理器模 塊XI將得到的可控性判別陣傳遞給第三微處理器模塊X2，第三微處理器X2計算可控性判 別陣的秩并將結(jié)果返回給第一微處理器模塊X0，第一微處理器模塊X0將判別系統(tǒng)是夠完 全可控。以上的各微處理器模塊之間的通信方式都是并行通信。本發(fā)明的結(jié)構(gòu)特點是1.利用母板可同時連接四個微處理器模塊，可以根據(jù)解決問題的實際需要增加或 減少模塊數(shù)量。2.四個微處理器模塊通過并口或串口可以任意互連，可以構(gòu)成多種并行計算的模 式，例如主從模式、流水線模式、相并行模式等。3.四個微處理器模塊可以構(gòu)成CAN總線網(wǎng)絡(luò)。4.系統(tǒng)可以擴(kuò)展在日后的應(yīng)用中，難免遇到更加復(fù)雜的并行計算程序；如此目 前的四個模塊不能滿足CPU的數(shù)量。那么可以制作出相同的微處理器模塊，利用CAN總線 網(wǎng)絡(luò)或者串口將這些模塊相連傳遞數(shù)據(jù)，并行計算依然可以實現(xiàn)多種模式。本發(fā)明中實際解決的問題是利用其中三個CPU共同運算秩判據(jù)來計算大量線性 定常系統(tǒng)的可控性判定。微處理模塊X0提供控制系統(tǒng)的空間描述，X0將空問描述通過并口傳遞給XI ；微處 理器模塊XI在得到空間描述后計算可控性判別陣，主要進(jìn)行的運算時矩陣相乘；XI將得到 的可控性判別陣通過并口傳遞給X2 ；微處理器模塊X2在得到可控性判別陣之后進(jìn)行可控 性判別，主要進(jìn)行的運算時矩陣求秩；最后X2將的到得結(jié)果返回給微處理器X0，一次運算 結(jié)束。在整體上會進(jìn)行多次大量的運算。本發(fā)明的優(yōu)點和效果1.本發(fā)明中采用了多微處理器結(jié)構(gòu)，多個微處理器之間可根據(jù)解決問題的需要任 意設(shè)置并行模式；在主從運行模式下由主微處理器統(tǒng)一管理，從微處理器能夠獨立地完成 分配的任務(wù)系統(tǒng)程序按實時多任務(wù)方式設(shè)計。在流水線的形式下，多個CPU獨立完成各自 的任務(wù)后向下一級CPU發(fā)送數(shù)據(jù)結(jié)果。2.系統(tǒng)結(jié)構(gòu)模塊化。多個微處理器均為獨立的模塊。每個模塊除擁有自己的微處 理器外還擁有獨立的I/O接口、時序控制電路、串行通信接口等必要的硬件電路單元，使每 個微處理器模塊在可靠性上都相同。每個摸塊可以完成某一特定功能和多個特定功能。3.系統(tǒng)的構(gòu)造具有靈活性。系統(tǒng)采用插入式模板結(jié)構(gòu)，通過插入微處理器模板來實現(xiàn)系統(tǒng)功能的擴(kuò)充。 4.系統(tǒng)的通信方式具有多樣性。多個微處理器模塊之間的通信既可通過專用總線 進(jìn)行，也可通過并口或串口直接通信。 5.系統(tǒng)留有串行接口，能方便地向計算機(jī)傳遞數(shù)據(jù)，或從計算機(jī)接收命令和數(shù)據(jù)， 以便計算機(jī)能夠進(jìn)行實時顯示和用戶在線操作。6.以性價比高、功耗低的MC9S08DZ60芯片為核心處理器。它自身的功能強(qiáng)大，具 有并行輸入輸出控制器、串行通信模塊(SCI)、模擬比較器(ACMP)和數(shù)模轉(zhuǎn)換器(ADC)及其 他一些可擴(kuò)展功能的模塊，并且支持多種總線協(xié)議如I2C和CAN。64管腳封裝為并行通行 方式一次性傳輸多位數(shù)據(jù)提供可能。芯片支持后臺調(diào)試功能為使用者調(diào)試系統(tǒng)提供方便。


圖1為本發(fā)明的系統(tǒng)原理結(jié)構(gòu)圖；圖2為本發(fā)明的系統(tǒng)程序流程圖；圖3a_h為本發(fā)明的DZ60最小系統(tǒng)各部分電路原理圖。其中圖3a為硬件中斷電 路原理圖、圖3b為時鐘電路原理圖、圖3c為硬件復(fù)位電路原理圖、圖3d為BDM調(diào)試接口原 理圖、圖3e為電源電路原理圖、圖3f為CAN收發(fā)器原理圖、圖3g為與PC機(jī)通信電路、圖3h 為DZ60芯片原理圖；圖4為本發(fā)明的多CPU互連母板上微處理器XO底座電路原理圖；圖5為本發(fā)明的多CPU互連母板上微處理器之間并口相連的插座電路原理圖。
具體實施例方式下面結(jié)合附圖舉例對本發(fā)明做更詳細(xì)地描述結(jié)合圖1，圖1是本發(fā)明的系統(tǒng)原理結(jié)構(gòu)圖；本發(fā)明包括四個CPU最小系統(tǒng)和 能夠插接最小系統(tǒng)的母板。四個最小系統(tǒng)即微處理器模塊能夠通過母板的跳線連接成 多種并行計算模式如構(gòu)成流水線模式或主從模式。每個微處理器模塊采用的芯片都是 MC9S08DZ60U1。U2是信號轉(zhuǎn)換芯片MAX232，它與通信接口 U4連接構(gòu)成微處理器與PC機(jī)U6 的通信通道。U3是BDM通信接口用于系統(tǒng)程序調(diào)試，與U1DZ60芯片連接，另一端可以連接 到PC機(jī)TO上。TO是CAN總線收發(fā)器TJA1040用于系統(tǒng)模塊的總線組網(wǎng)，它一端連接Ul另 一端連接其他模塊的總線端口。每個最小系統(tǒng)的內(nèi)部結(jié)構(gòu)都是相同的，具體的模塊電路連 接參考圖3。母板M上有能夠插接四個微處理器模塊的插槽，另外還有能夠使各微處理器模 塊互連的并行端口。1PTA0實現(xiàn)XO與Xl通過并口 A互連、1PTC3實現(xiàn)Xl與X3通過并口 C 互連、1PTB2實現(xiàn)Xl與X2通過并口 B互連、PTB3實現(xiàn)XO與X3通過并口 B互連、PTC2實現(xiàn) XO與X2通過并口 C互連、3PTA2實現(xiàn)X3與X2通過并口 A互連。結(jié)合圖2，圖2是本發(fā)明的系統(tǒng)程序流程圖；本發(fā)明中共使用了三個CPU以流水線 的模式計算秩判據(jù)。根據(jù)解耦之后的計算步驟，微處理器XO將產(chǎn)生的系統(tǒng)描述矩陣A、B傳 遞給微處理器XI，微處理器Xl計算矩陣A、B的乘積直至得到可控性判別陣，微處理器U2將 得到的可控性判別陣傳遞給微處理器X2，微處理器X2計算可控性判別陣的秩并將結(jié)果返 回給微處理器X0，微處理器XO將判別系統(tǒng)是夠完全可控。以上的微處理器之間的通信方式 都是并行通信。
結(jié)合圖3，圖3是本發(fā)明的DZ60最小系統(tǒng)各部分電路原理圖；根據(jù)系統(tǒng)硬件設(shè)計 的靈活性和模塊化的理念，每個最小系統(tǒng)都包括了電源電路(POWER)、時序電路(0SC)、硬 件復(fù)位電路(RESET)、硬件中斷電路(IRQ)、CAN總線接口電路和串行通信接口電路(UART)。 具體電路包括MC9S08DZ60芯片U1、MAX232芯片U2、BDM調(diào)試接口 U3、與PC機(jī)通信接口 U4、 CAN收發(fā)器TJA1040為U5、電源接口 J3與電源使能J5和J6、時鐘晶振Y1、復(fù)位按鍵S2、硬 件中斷按鍵S1、CAN總線組網(wǎng)時的接口 J504。這些都保證了每個CPU系統(tǒng)功能上的獨立并 增強(qiáng)了整個系統(tǒng)的可靠性。U1的7、39、57、58管腳接+5電源；8、38、54、55管腳接地；11管 腳是復(fù)位管腳，與復(fù)位電路的RESET管腳相連；3管腳是硬件中斷管腳，與中斷電路IRQ相 連；9、10管腳是EXTAL XTAL管腳，與外部時鐘電路的EXTAL XTAL分別相連；15、16管腳是 芯片的串口 1管腳，分別與U2(MAX232)的TXD1 RXD1相連；29、30管腳是CAN總線的收發(fā) 引腳分別與TJA1040 U5的對應(yīng)管腳相連 ’U5的CANHCANL管腳與其他模塊中的對應(yīng)管腳相 連構(gòu)成CAN總線網(wǎng)絡(luò)。具體而言，圖3a是硬件中斷電路原理圖；電路中的IRQ管腳與U1中的3弓丨腳IRQ 相連。圖3b是微處理模塊的時鐘電路原理圖；電路中的EXTAL XTAL管腳分別與U1中的 910引腳相連。圖3c硬件復(fù)位電路原理圖；電路中的RESET管腳與圖3h中DZ60的11引腳 相連。圖3d是BDM調(diào)試接口電路原理圖；電路中的BKGD RESET管腳分別與圖3h中DZ60 中的4211引腳相連。圖3e是模塊的電源引入電路原理圖；J3是外部電源引入接口，圖中 的+5V和地分別與模塊中的對應(yīng)管腳相連以提供電源。圖3f是CAN總線收發(fā)器電路原理 圖；圖中的MISO PTE6 PTE7分別與圖3h中DZ60的對應(yīng)引腳相連，分別做CAN總線控制、發(fā) 送、接收之用；HS CAN TX和HS CAN RX管腳是TO的輸入輸出管腳，借助J502分別與PTE6 PTE7相連山5的CANH CANL通過J504連出與其它模塊的CANH CANL相連做組網(wǎng)之用；D501 是一個穩(wěn)壓管。圖3g是模塊與PC機(jī)連接的通信電路原理圖；圖中U2的Tlin Tlout分別 與圖3h中DZ60的TxDIRxDl相連；圖中DB9是與PC機(jī)連接的串口。圖3h是DZ60芯片的 電路原理圖，相應(yīng)管腳連接如上說明。結(jié)合圖4，圖4為本發(fā)明的多CPU互連母板上微處理器X0底座電路原理圖；其他 模塊在母板上的插槽與X0的相同，只是標(biāo)號略有差異。母板主要的作用是將制作好的多個 DZ60處理器模塊按照設(shè)計的并行計算運行模式連接，在母板上已經(jīng)制作出了可以同時插接 4個微處理器插槽。如圖中，HI H4是板子上插接微處理器X0的插口，例如HI在制作完 成的系統(tǒng)中代表2*8的插座。其他的微處理器模塊都是以相同的方式插接在母板上的。另 外為保證日后本發(fā)明的擴(kuò)展，母板電路上還為每個微處理器模塊的留有串口。如微處理器 1 的串口 P1、P2。結(jié)合圖5，圖5為本發(fā)明的多CPU互連母板上微處理器之間并口相連的插座電路原 理圖。如圖顯示的是微處理器模塊之間為實現(xiàn)并行通信通過并口相連的插槽。1PTA0是連 接微處理器XI和X0并口 A的插槽，PTB3是連接微處理器X0和X3并口 B的插槽，PTC2連 接微處理器X0和X2并口 C的插槽，1PTC3是連接微處理器XI和X3并口 C的插槽，1PTB2 是連接微處理器XI和X2并口 B的插槽，3PTA2是連接微處理器X2和X3并口 A的插槽，這 樣在母板上可以實現(xiàn)各個微處理器模塊并口互連。
權(quán)利要求
一種混合模式多CPU并行計算系統(tǒng)，其特征是包括四個以MC9S08DZ60單片機(jī)為計算核心的微處理器模塊、即第一微處理器模塊(X0)至第四微處理器模塊(X3)，系統(tǒng)母板(M)；每個微處理器模塊中都包括MC9S08DZ60芯片(U1)、信號轉(zhuǎn)換MAX232芯片(U2)、BDM調(diào)試接口(U3)、與PC機(jī)的通信接口(U4)、CAN總線收發(fā)器TJA1040(U5)、PC機(jī)(U6)、硬件中斷按鍵(S1)、硬件復(fù)位按鍵(S2)；系統(tǒng)母板上有能夠插接四個微處理器模塊的插槽，將微處理器模塊互聯(lián)的并行接口，各微處理器模塊的串口插座；在每個微處理器模塊中信號轉(zhuǎn)換芯片MAX232(U2)、硬件中斷按鍵(S1)、硬件復(fù)位按鍵(S2)、CAN總線收發(fā)器(U5)都分別與MC9S08DZ60芯片(U1)相連，BDM調(diào)試接口(U3)一端連接MC9S08DZ60芯片(U1)另一端連接PC機(jī)(U6)，通信接口(U4)一端連接信號轉(zhuǎn)換MAX232芯片(U2)另一端連接PC機(jī)(U6)。
2.根據(jù)權(quán)利要求1所述的混合模式多CPU并行計算系統(tǒng)，其特征是所述將微處理器 模塊互聯(lián)的并行接口包括1PTA0、1PTC3、1PTB2、PTB3、PTC2、3PTA2，并行接口 1PTA0實現(xiàn)第 一微處理器模塊X0與第二微處理器模塊XI通過并口 A互連，并行接口 1PTC3實現(xiàn)第二微 處理器模塊XI與第四微處理器模塊X3通過并口 C互連，并行接口 1PTB2實現(xiàn)第二微處理 器模塊XI與第三微處理器模塊X2通過并口 B互連，并行接口 PTB3實現(xiàn)第一微處理器模塊 X0與第四微處理器模塊X3通過并口 B互連，并行接口 PTC2實現(xiàn)第一微處理器模塊X0與第 三微處理器模塊X2通過并口 C互連，并行接口 3PTA2實現(xiàn)第四微處理器模塊X3與第三微 處理器模塊X2通過并口 A互連。
3.根據(jù)權(quán)利要求2所述的混合模式多CPU并行計算系統(tǒng)，其特征是所述各微處理器 模塊的串口插座包括第一微處理器模塊(X0)的串口插座(P1、P2)，第二微處理器模塊(XI) 的串口插座(1P1、1P2)，第三微處理器模塊(X2)的串口插座(2P1、2P2)，第四微處理器模塊 (X3)的串 口插座(3P1、3P2)。
4.根據(jù)權(quán)利要求3所述的混合模式多CPU并行計算系統(tǒng)，其特征是每個微處理器模塊 的具體構(gòu)成為:MC9S08DZ60芯片(U1)的7、39、57、58管腳接+5電源；8、38、54、55管腳接 地；11管腳是復(fù)位管腳，與復(fù)位電路的RESET管腳相連；3管腳是硬件中斷管腳，與中斷電 路IRQ相連；9,10管腳是EXTAL XTAL管腳，與外部時鐘電路的EXTAL XTAL分別相連；15、 16管腳是芯片的串口 1管腳，分別與信號轉(zhuǎn)換MAX232芯片(U2)的TXDURXD1相連；29,30 管腳是CAN總線的收發(fā)引腳分別與CAN總線收發(fā)器TJA1040(U5)的對應(yīng)管腳相連；CAN總線 收發(fā)器TJA1040(U5)的CANH CANL管腳與其他模塊中的對應(yīng)管腳相連構(gòu)成CAN總線網(wǎng)絡(luò)。
5.一種混合模式多CPU并行計算系統(tǒng)的控制方法，其特征是運算秩判據(jù)驗證系統(tǒng)有 效；根據(jù)解耦之后的秩判據(jù)僅使用三個微處理器模塊以流水線的模式計算，第一微處理器 模塊X0將產(chǎn)生的系統(tǒng)描述矩陣A、B傳遞給第二微處理器模塊XI，第二微處理器模塊XI計 算矩陣A、B的乘積直至得到可控性判別陣，第二微處理器模塊XI將得到的可控性判別陣傳 遞給第三微處理器模塊X2，第三微處理器X2計算可控性判別陣的秩并將結(jié)果返回給第一 微處理器模塊X0，第一微處理器模塊X0將判別系統(tǒng)是否能夠完全可控。
6.根據(jù)權(quán)利要求5所述的混合模式多CPU并行計算系統(tǒng)的控制方法，其特征是各總 線收發(fā)器(U5)互連構(gòu)成CAN總線網(wǎng)絡(luò)，微處理器模塊借助母板上的插槽直接連接到母板， 而后借助CAN總線網(wǎng)絡(luò)或者母板上的并口、串口實現(xiàn)各模塊之間的通信。
7.根據(jù)權(quán)利要求6所述的混合模式多CPU并行計算系統(tǒng)的控制方法，其特征是各微 處理器模塊之間的通信方式都是并行通信。
全文摘要
本發(fā)明提供的是一種混合模式多CPU并行計算系統(tǒng)及控制方法。包括四個以MC9S08DZ60單片機(jī)為計算核心的微處理器模塊，系統(tǒng)母板；每個微處理器模塊中都包括DZ60芯片、信號轉(zhuǎn)換MAX232芯片、BDM調(diào)試接口、與PC機(jī)的通信接口、CAN總線收發(fā)器TJA1040、硬件中斷按鍵、硬件復(fù)位按鍵；系統(tǒng)母板上有能夠插接四個微處理器模塊的插槽，將微處理器模塊互聯(lián)的并行接口，各微處理器模塊的串口插座；各微處理器模塊都可以借助BDM調(diào)試接口或PC機(jī)的通信接口與PC機(jī)通信，各微處理器模塊中的總線收發(fā)器互連構(gòu)成CAN總線網(wǎng)絡(luò)。本發(fā)明中采用多微處理器結(jié)構(gòu)，每個模塊可以完成某一特定功能或多個特定功能，能夠高質(zhì)高效的完成運算。
文檔編號G06F9/38GK101894093SQ20101019133
公開日2010年11月24日 申請日期2010年6月4日 優(yōu)先權(quán)日2010年6月4日
發(fā)明者劉洋, 劉勝, 張青春, 李冰, 王楠 申請人:哈爾濱工程大學(xué)