專利名稱：條碼解碼方法及裝置的制作方法
條碼解碼方法及裝置
技術(shù)領(lǐng)域：
本發(fā)明涉及一種條碼解碼技術(shù)，特別涉及一種對外圍設(shè)備中已有條碼圖像進(jìn)行解 碼的條碼解碼方法以及使用該條碼解碼方法的條碼解碼裝置。
背景技術(shù)：
條碼技術(shù)是在計(jì)算機(jī)技術(shù)與信息技術(shù)基礎(chǔ)上發(fā)展起來的一門容編碼、印刷、識(shí)別、 數(shù)據(jù)采集和處理于一身的新興技術(shù)。條碼技術(shù)由于其識(shí)別快速、準(zhǔn)確、可靠以及成本低等優(yōu) 點(diǎn)，被廣泛應(yīng)用于商業(yè)、圖書管理、倉儲(chǔ)、郵電、交通和工業(yè)控制等領(lǐng)域，并且勢必在逐漸興 起的“物聯(lián)網(wǎng)”應(yīng)用中發(fā)揮重大的作用。條碼的應(yīng)用十分廣泛，在各種應(yīng)用領(lǐng)域中，使用多種條碼規(guī)范或標(biāo)準(zhǔn)。對應(yīng)每種條 碼規(guī)范或標(biāo)準(zhǔn)，有多種解碼譯碼規(guī)則。現(xiàn)有的條碼解碼處理一般是利用軟件解碼的方式實(shí) 現(xiàn)，需要在處理器中寫入實(shí)現(xiàn)解碼算法的一系列軟件程序，軟件程序容易被反向工程所破 解；由于單個(gè)處理器只能同時(shí)針對一種特定類型的條碼格式進(jìn)行解碼處理，因此解碼速度 較慢，不能處理多種格式類型的條碼；再者，由于實(shí)現(xiàn)條碼解碼的軟件算法較為復(fù)雜，因此 所采用的處理器一般而言為高端的處理器(如32位處理器)，由于高端的處理器價(jià)格較為 昂貴，因此造成成本升高。此外，如圖1所示，現(xiàn)有技術(shù)中的解碼設(shè)備常與光學(xué)圖像傳感陣列設(shè)置在一起，對 于終端設(shè)備中的已有條碼圖像無法進(jìn)行解碼。因此有必要提供一種通用條碼解碼方法及裝 置以便對終端設(shè)備中的已有條碼圖像進(jìn)行解碼。

發(fā)明內(nèi)容為解決上述技術(shù)問題，本發(fā)明提供了一種條碼解碼方法以及使用該條碼解碼方法 的條碼解碼裝置。本發(fā)明提供了一種條碼解碼方法，包括以下步驟a接收來自外圍設(shè)備的條碼；b 對條碼進(jìn)行解碼，其特征在于，條碼解碼方法進(jìn)一步包括步驟c 將步驟b中獲得的解碼結(jié) 果傳輸至外圍設(shè)備。根據(jù)本發(fā)明的一較佳實(shí)施例，傳輸為無線傳輸或有線傳輸。根據(jù)本發(fā)明的一較佳實(shí)施例，接口單元采用總線接口、串行接口或虛擬設(shè)備接口。根據(jù)本發(fā)明的一較佳實(shí)施例，包括臺(tái)式計(jì)算機(jī)、掌上電腦、服務(wù)器、嵌入式系統(tǒng)或 手機(jī)。根據(jù)本發(fā)明的一較佳實(shí)施例，條碼的類型為一維條碼或二維條碼中的一種或其組
I=I O本發(fā)明還提供了一種條碼解碼裝置，包括接口單元和解碼芯片，條碼解碼裝置與 外圍設(shè)備相分離；接口單元，將條碼解碼裝置與外圍設(shè)備相連接，條碼解碼裝置通過接口單 元接收來自外圍設(shè)備的條碼并通過接口單元將解碼結(jié)果傳輸至外圍設(shè)備；解碼芯片，用于 對接口單元接收到的條碼進(jìn)行解碼。
根據(jù)本發(fā)明的一較佳實(shí)施例，接口單元為無線接口單元或有線接口單元。根據(jù)本發(fā)明的一較佳實(shí)施例，接口單元采用總線接口、串行接口或虛擬設(shè)備接口。根據(jù)本發(fā)明的一較佳實(shí)施例，外圍設(shè)備包括臺(tái)式計(jì)算機(jī)、掌上電腦、服務(wù)器、嵌入 式系統(tǒng)或手機(jī)。根據(jù)本發(fā)明的一較佳實(shí)施例，接口單元采用總線接口、串行接口或虛擬設(shè)備接口。根據(jù)本發(fā)明的一較佳實(shí)施例，條碼的類型為一維條碼或二維條碼中的一種或其組合。本發(fā)明的條碼解碼方法及裝置可廣泛用于對外圍設(shè)備中已有的條碼圖像進(jìn)行解 碼。此外，本發(fā)明的條碼解碼裝置使用方便，體積小易于攜帶，同時(shí)還具有解碼速度快、安全 性高的優(yōu)點(diǎn)。

下面將結(jié)合附圖及實(shí)施例對本發(fā)明作進(jìn)一步說明，附圖中圖1是現(xiàn)有技術(shù)條碼閱讀器的示意圖；圖2是本發(fā)明條碼解碼裝置一較佳實(shí)施例的結(jié)構(gòu)示意圖；圖3是本發(fā)明條碼解碼裝置一較佳實(shí)施例的總線式電路連接框圖；圖4是本發(fā)明條碼解碼裝置一較佳實(shí)施例的串口式電路連接框圖；以及圖5是本發(fā)明條碼解碼裝置一較佳實(shí)施例的虛擬設(shè)備接口的電路連接框圖。
具體實(shí)施方式下面結(jié)合附圖和實(shí)施方式對本發(fā)明作進(jìn)一步描述。圖2是本發(fā)明一較佳實(shí)施例的條碼解碼裝置結(jié)構(gòu)示意圖，如圖2所示，本發(fā)明條碼 解碼裝置包括接口單元10、解碼芯片20。條碼解碼裝置與外圍設(shè)備相分離，并通過接口單元10與外圍設(shè)備相連接。接口單 元10負(fù)責(zé)條碼解碼裝置與外圍設(shè)備之間數(shù)據(jù)信息的雙向交換。條碼解碼裝置通過接口單 元10接收來自外圍設(shè)備的條碼并通過接口單元將解碼結(jié)果傳輸至外圍設(shè)備。解碼芯片20 用于對接口單元10從外圍設(shè)備處接收到的條碼進(jìn)行解碼。本發(fā)明所述的外圍設(shè)備包括臺(tái)式計(jì)算機(jī)、掌上電腦、服務(wù)器、嵌入式系統(tǒng)或手機(jī)。接口單元10為可與外部電路通訊的接口，根據(jù)實(shí)際需要選取，可以采用任何目前 可獲得的接口形式，可以是無線連接形式或有線連接形式。進(jìn)一步的，本發(fā)明條碼解碼裝 置的接口單元10可以是多種標(biāo)準(zhǔn)接口。例如，本發(fā)明條碼解碼裝置的接口單元10可以是 Serial ATA、RS232、I2C、USB、SD、SPI、IEEE1394、IEEE802. lla、IEEE802. llb、IEEE802. Hg、 藍(lán)牙接口、普通I/O或并行接口總線的一種或多種，接口單元10符合上述一種或幾種協(xié)議 所定義的規(guī)范和標(biāo)準(zhǔn)。當(dāng)接口單元10采用這些接口標(biāo)準(zhǔn)時(shí)，條碼解碼裝置作為設(shè)備端連接至外圍設(shè)備 上應(yīng)用。條碼解碼裝置可通過接口單元10標(biāo)準(zhǔn)總線獲取電源，并通過電源變換電路為其提 供所需要的各種電源供應(yīng)；或通過電池等自帶電源或結(jié)合總線供電與電池供電的混合供電 方式提供電源供應(yīng)。舉例來說，可以將接口單元10連接到現(xiàn)有的處理器總線上，如8位處理器、16位微處理、32位處理器或64位處理器上，從而實(shí)現(xiàn)具更高集成度和更多功能的系統(tǒng)，也可以將 接口單元10連接到現(xiàn)有的串口總線或其他協(xié)議的總線上，或者將接口單元10虛擬成虛擬 設(shè)備接口(將會(huì)在下文作詳細(xì)介紹)。圖3是本發(fā)明條碼解碼裝置一較佳實(shí)施例的總線式電路連接框圖。該總線式條碼 解碼裝置包括總線接口 301與解碼芯片(未示出)，解碼芯片包括寄存器組302、主控邏輯 模塊303、數(shù)據(jù)存儲(chǔ)器304以及條碼解碼流水線305。其中，條碼解碼處理流水線305包括一 維或二維的不同碼制的條碼處理流水線，例如包括PDF417條碼解碼處理流水線、一維條碼 解碼處理流水線以及RSS(Reduced Space Symbology縮小空間碼)條碼解碼處理流水線， 各個(gè)類型的條碼解碼處理流水線用于處理具有不同條碼格式的條碼圖像，其利用硬件邏輯 實(shí)現(xiàn)。數(shù)據(jù)存儲(chǔ)器304用于存儲(chǔ)條碼圖像，其具體可利用RAM (random accessmemory隨 機(jī)存取存儲(chǔ)器)來實(shí)現(xiàn)。主控邏輯模塊303對應(yīng)于特定相應(yīng)的命令可觸發(fā)特定事件，可以通過從總線接口 301獲取總線接口命令來選取所需的控制狀態(tài)，如從數(shù)據(jù)存儲(chǔ)器304獲取條碼圖像，將其傳 輸至條碼解碼處理流水線305等。本發(fā)明所揭示的主控邏輯模塊303不具備運(yùn)算功能，但 可根據(jù)一定條件觸發(fā)相應(yīng)事件，具體可利用現(xiàn)有的狀態(tài)機(jī)實(shí)現(xiàn)?？偩€接口 301與主控邏輯模塊303之間設(shè)置有寄存器組302，寄存器組302包括一 系列自定義的寄存器，包括狀態(tài)寄存器、數(shù)據(jù)寄存器以及命令寄存器等，狀態(tài)寄存器用于顯 示主控邏輯模塊303的工作狀態(tài)，數(shù)據(jù)寄存器用于存儲(chǔ)數(shù)據(jù)，命令寄存器用于存儲(chǔ)命令，主 控邏輯模塊303可從數(shù)據(jù)寄存器讀取數(shù)據(jù)，從命令寄存器讀取命令，并且根據(jù)特定命令作 出特定動(dòng)作，其中也可以從總線接口 301輸入命令(即外部接口命令)。寄存器組302與主 控邏輯模塊303將條碼解碼處理流水線305與外部電路隔離，可方便以后對條碼解碼處理 流水線305進(jìn)行升級(如增加更多可處理其他格式類型的條碼解碼處理流水線)?？偩€接口 301與普通總線接口相容，可與處理器或控制器及其他功能模塊相連 接。具體而言，總線接口 301包括以下引腳，I/00-I/07、CLE、ALE、CS、TO、RE，其中各引腳的 功能如下表1. 1所介紹 表 1. 1通過以上的引腳設(shè)置，可將本發(fā)明所揭示總線式條碼解碼裝置嵌入至現(xiàn)有的處理 器總線中。一般而言，當(dāng)引腳ALE有效時(shí)，現(xiàn)有的處理器進(jìn)行尋址動(dòng)作，找到本發(fā)明所揭示的 總線式條碼解碼裝置，當(dāng)引腳CLE有效時(shí)，總線接口 301從引腳1/00 1/07接收到總線命 令，并且將該總線命令暫存至寄存器組302的命令寄存器中，在TO引腳有效時(shí)，條碼圖像可 從總線接口 301的引腳I/00-I/07輸入寄存器組302的數(shù)據(jù)寄存器，主控邏輯模塊303從 命令寄存器中讀取上述總線命令后，會(huì)嘗試從寄存器組302的數(shù)據(jù)寄存器獲取總線數(shù)據(jù)至 數(shù)據(jù)存儲(chǔ)器304，其中該總線數(shù)據(jù)可為條碼圖像數(shù)據(jù)。另外，當(dāng)主控邏輯模塊303從寄存器 組302的命令寄存器讀取到處理命令時(shí)，可將數(shù)據(jù)存儲(chǔ)器304中的條碼圖像傳輸至條碼解 碼流水線305進(jìn)行解碼處理。本發(fā)明的基于條碼解碼芯片的總線式解碼裝置可通過總線接口 301嵌入到任何 具有普通總線接口的處理器中。圖4是本發(fā)明條碼解碼裝置一較佳實(shí)施例的串口式電路連接框圖。本發(fā)明所揭示 串口式條碼解碼裝置包括串口總線接口 401、串口命令解釋器406、配置存儲(chǔ)器407與解碼 芯片(未示出)，解碼芯片包括寄存器組402、主控邏輯模塊403、數(shù)據(jù)存儲(chǔ)器404以及條碼 解碼流水線405。其中，寄存器組402、主控邏輯模塊403、數(shù)據(jù)存儲(chǔ)器404以及條碼解碼流 水線405與圖3所描述的相應(yīng)模塊的功能結(jié)構(gòu)相同，其改進(jìn)點(diǎn)在于，采用了串口總線接口 401以及串口命令解釋器406。串口總線接口 401，從串口總線接收串口總線命令，從串口總線接收串口總線數(shù) 據(jù)，并將串口總線數(shù)據(jù)暫存到數(shù)據(jù)寄存器；串口命令解釋器406利用串口總線接口 401接收或發(fā)送串口總線數(shù)據(jù)，其中，串口 總線接口 401與串口總線相連，可將從串口總線接收的串口總線命令解釋為主控邏輯模塊 403可讀命令，并將主控邏輯模塊403可讀命令放置到寄存器組402的命令寄存器中，主控 邏輯模塊403從命令寄存器中讀取該主控邏輯模塊403可讀命令后，可將數(shù)據(jù)寄存器中的 串口總線數(shù)據(jù)存儲(chǔ)到數(shù)據(jù)存儲(chǔ)器404。另外，當(dāng)主控邏輯模塊403從命令寄存器中接收到處 理命令，會(huì)將數(shù)據(jù)存儲(chǔ)器404中的串口總線數(shù)據(jù)發(fā)送至條碼解碼流水線405。
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舉例來說，當(dāng)串口總線接口 401從串口總線接收到一條碼圖像，串口命令解釋器 406可解釋串行命令，并且將相應(yīng)的主控邏輯模塊403可讀命令放置到寄存器組402中的 命令寄存器中，主控邏輯模塊403獲取該主控邏輯模塊403可讀命令，就會(huì)嘗試從寄存器組 302的數(shù)據(jù)寄存器獲取條碼圖像，以將條碼圖像數(shù)據(jù)存儲(chǔ)到數(shù)據(jù)存儲(chǔ)器404。另外，配置存儲(chǔ)器407用于配置條碼解碼處理流水線402工作時(shí)的運(yùn)算參數(shù)以及 查表數(shù)據(jù)(如譯碼運(yùn)算所需的碼表)，條碼解碼處理流水線402可通過主控邏輯模塊403以 及寄存器組402從配置存儲(chǔ)器407獲取以上數(shù)據(jù)，其必須能夠保證在斷電的情況下不會(huì)丟 失數(shù)據(jù)，可用現(xiàn)有的EEPROM(Electrically Erasable Programmable Read-Only Memory，電 可擦可編程只讀存儲(chǔ)器)來實(shí)現(xiàn)，在一些情況下，配置存儲(chǔ)器407可直接設(shè)置在條碼解碼處 理流水線402中。特別的，配置存儲(chǔ)器407可設(shè)置在本發(fā)明所述的任一實(shí)施例中。本發(fā)明所揭示的串口式條碼解碼裝置集成了串口總線接口 401和串口命令解釋 器406，使得4位或其他低成本的控制器可通過串口直接連接到本發(fā)明所揭示的基于條碼 解碼芯片的低成本解碼裝置的串口總線接口 401，從而獲得條碼解碼功能，廣泛適用于低成 本的控制器。另外，本發(fā)明所揭示的串口式條碼解碼裝置也可以通過串口總線接口 401連 接到任何支持串口協(xié)議的設(shè)備，從支持串口協(xié)議的設(shè)備中獲取條碼圖像，并進(jìn)行解碼處理。圖5是本發(fā)明條碼解碼裝置一較佳實(shí)施例的虛擬設(shè)備接口的電路連接框圖。該 虛擬設(shè)備接口的條碼解碼裝置包括解碼芯片(未示出)與虛擬設(shè)備接口(未示出)。解 碼芯片包括寄存器組502、主控邏輯模塊503、數(shù)據(jù)存儲(chǔ)器504以及條碼解碼流水線505。 虛擬設(shè)備接口包括虛擬NAND閃存總線接口 501、閃存數(shù)據(jù)控制模塊506、微處理器507、 USB(Universal Serial BUS，通用串行總線)控制器508以及USB接口 509。其中，寄存器 組502、主控邏輯模塊503、條碼解碼流水線505以及數(shù)據(jù)存儲(chǔ)器504與圖3_4所描述的功 能結(jié)構(gòu)相同。本發(fā)明所采用的虛擬NAND閃存總線接口 501包括現(xiàn)有的NAND閃存接口，如CLE、 CE,WE,ALE,WE,RE以及I/O引腳等(其與上文表1. 1所述的接口一致)，虛擬NAND閃存總 線接口 501與閃存數(shù)據(jù)控制模塊506通過以上接口電連接，使得閃存數(shù)據(jù)控制模塊506將 虛擬NAND閃存總線接口 501以及其后的寄存器組502、主控邏輯模塊503、條碼解碼流水線 505、數(shù)據(jù)存儲(chǔ)器504識(shí)別為現(xiàn)有的NAND閃存，因此，虛擬NAND閃存總線接口 501以及其后 的寄存器組502、主控邏輯模塊503、條碼解碼流水線505、數(shù)據(jù)存儲(chǔ)器504被虛擬成現(xiàn)有的 NAND閃存，由閃存數(shù)據(jù)控制模塊506控制其讀寫操作。其中，微處理器507分別與閃存數(shù)據(jù)控制模塊506和USB控制器電連接，用于協(xié)調(diào) 閃存數(shù)據(jù)控制模塊506和USB控制器508的工作狀態(tài)，USB控制器508 —邊與USB接口 509 電連接，控制USB接口輸入或輸出數(shù)據(jù)，將USB接口 509輸入的符合USB通信協(xié)議的數(shù)據(jù)轉(zhuǎn) 換為存儲(chǔ)數(shù)據(jù)輸入閃存數(shù)據(jù)控制模塊506，另一邊與閃存數(shù)據(jù)控制模塊506電連接，將從閃 存數(shù)據(jù)控制模塊506輸入的數(shù)據(jù)轉(zhuǎn)換為符合USB通信協(xié)議的數(shù)據(jù)，并將其輸出至USB接口 509，從而實(shí)現(xiàn)閃存數(shù)據(jù)控制模塊506與USB接口 509之間的數(shù)據(jù)傳輸。閃存數(shù)據(jù)控制模塊 506用于對虛擬NAND閃存總線接口 501進(jìn)行訪問及輸入輸出數(shù)據(jù)，其可將從USB控制器508 輸入的數(shù)據(jù)轉(zhuǎn)換為閃存數(shù)據(jù)格式的數(shù)據(jù)，并將其輸出至虛擬NAND閃存總線接口 501。通過以上設(shè)置，本發(fā)明所揭示的基于條碼解碼芯片的虛擬設(shè)備接口可與任何現(xiàn)有 的兼容USB通信協(xié)議的設(shè)備通過USB接口 509電連接，當(dāng)條碼圖像數(shù)據(jù)從USB接口 509輸入后，經(jīng)由USB控制器508進(jìn)行數(shù)據(jù)轉(zhuǎn)換后可送至虛擬NAND閃存總線接口 501，虛擬NAND 閃存總線接口 501將條碼圖像數(shù)據(jù)暫存至寄存器組502的數(shù)據(jù)寄存器中，主控邏輯模塊503 從數(shù)據(jù)寄存器中獲取該條碼圖像，并將其存儲(chǔ)至數(shù)據(jù)存儲(chǔ)器504，當(dāng)主控邏輯模塊503從命 令寄存器中接收到處理命令后，會(huì)將數(shù)據(jù)存儲(chǔ)器504中的條碼圖像發(fā)送至條碼解碼流水線 505，由條碼解碼流水線505對改條碼解碼流水線進(jìn)行解碼運(yùn)算，并且在運(yùn)算完成后將運(yùn)算 結(jié)果輸出至虛擬NAND閃存總線接口 501，閃存數(shù)據(jù)控制模塊506讀取運(yùn)算結(jié)果并經(jīng)由USB 控制器508轉(zhuǎn)換為符合USB通信協(xié)議的數(shù)據(jù)輸出至USB接口 509，由兼容USB通信協(xié)議的設(shè) 備從USB接口 509獲取運(yùn)算結(jié)果。本發(fā)明虛擬設(shè)備接口的條碼解碼裝置提供了一種便攜式的條碼解碼方案，用戶只 需通過支持USB協(xié)議的設(shè)備輸入條碼圖像到虛擬設(shè)備接口中，就可獲取相應(yīng)的解碼結(jié)果， 提高了條碼解碼設(shè)備的便攜性，而且現(xiàn)有的支持USB通信協(xié)議的設(shè)備無需進(jìn)行任何改動(dòng)即 可與條碼解碼設(shè)備配合使用，增加了條碼解碼設(shè)備的應(yīng)用范圍和使用靈活性，同時(shí)由于采 用了類似并行的硬件解碼方式，因而解碼速度比現(xiàn)有的軟件解碼速度更快。由以上所揭示的實(shí)施例可知，本發(fā)明的條碼解碼裝置應(yīng)用范圍廣，并具有使用方 便、體積小易于攜帶的優(yōu)點(diǎn)，此外，由于本發(fā)明的條碼解碼方法及裝置采用了條碼解碼處理 專用的硬件解碼流水線，因此其與現(xiàn)有的軟件解碼相比解碼速度更快，不會(huì)被反向工程所 破解，安全性能很高。在上述實(shí)施例中，僅對本發(fā)明進(jìn)行了示范性描述，但是本領(lǐng)域技術(shù)人員在閱讀本 專利申請后可以在不脫離本發(fā)明的精神和范圍的情況下對本發(fā)明進(jìn)行各種修改。
權(quán)利要求
一種條碼解碼方法，包括以下步驟a接收來自外圍設(shè)備的條碼；b對所述條碼進(jìn)行解碼，其特征在于，所述條碼解碼方法進(jìn)一步包括步驟c將步驟b中獲得的解碼結(jié)果傳輸至所述外圍設(shè)備。
2.根據(jù)權(quán)利要求1所述的條碼解碼方法，其特征在于，所述傳輸為無線傳輸或有線傳輸。
3.根據(jù)權(quán)利要求1所述的條碼解碼方法，其特征在于，所述接口單元采用總線接口、串 行接口或虛擬設(shè)備接口。
4.根據(jù)權(quán)利要求1所述的條碼解碼方法，其特征在于，所述外圍設(shè)備包括臺(tái)式計(jì)算機(jī)、 掌上電腦、服務(wù)器、嵌入式系統(tǒng)或手機(jī)。
5.根據(jù)權(quán)利要求1-4任一項(xiàng)所述的條碼解碼方法，其特征在于，所述條碼的類型為一 維條碼或二維條碼中的一種或其組合。
6.一種條碼解碼裝置，包括接口單元和解碼芯片，其特征在于，所述條碼解碼裝置與外圍設(shè)備相分離；所述接口單元，將所述條碼解碼裝置與所述外 圍設(shè)備相連接，所述條碼解碼裝置通過所述接口單元接收來自所述外圍設(shè)備的條碼并通過 所述接口單元將解碼結(jié)果傳輸至所述外圍設(shè)備；所述解碼芯片，用于對所述接口單元接收 到的所述條碼進(jìn)行解碼。
7.根據(jù)權(quán)利要求6所述的條碼解碼裝置，其特征在于，所述接口單元為無線接口單元 或有線接口單元。
8.根據(jù)權(quán)利要求6所述的條碼解碼裝置，其特征在于，所述接口單元采用總線接口、串 行接口或虛擬設(shè)備接口。
9.根據(jù)權(quán)利要求6所述的條碼解碼裝置，其特征在于，所述外圍設(shè)備包括臺(tái)式計(jì)算機(jī)、 掌上電腦、服務(wù)器、嵌入式系統(tǒng)或手機(jī)。
10.根據(jù)權(quán)利要求6-9任一項(xiàng)所述的條碼解碼裝置，其特征在于，所述條碼的類型為一 維條碼或二維條碼中的一種或其組合。
全文摘要
本發(fā)明提供了一種條碼解碼方法，該方法包括接收來自外圍設(shè)備的條碼，對條碼進(jìn)行解碼，并將解碼結(jié)果傳輸至該外圍設(shè)備。本發(fā)明還提供了一種使用該方法的條碼解碼裝置。本發(fā)明的條碼解碼方法及裝置可廣泛用于對外圍設(shè)備中已有的條碼圖像進(jìn)行解碼。此外，本發(fā)明的條碼解碼裝置使用方便，體積小易于攜帶，同時(shí)還具有解碼速度快、安全性高的優(yōu)點(diǎn)。
文檔編號(hào)G06K7/10GK101908132SQ20101018985
公開日2010年12月8日 申請日期2010年6月1日 優(yōu)先權(quán)日2010年6月1日
發(fā)明者吳軍, 吳志宇, 張義錦, 蔡強(qiáng) 申請人:福建新大陸電腦股份有限公司