專利名稱：先進高性能系統(tǒng)總線連接裝置及連接方法
技術(shù)領(lǐng)域：
本發(fā)明涉及系統(tǒng)總線互連結(jié)構(gòu)，尤其涉及一種連接不同總線的高效總線橋連接裝 置和連接方法。
背景技術(shù)：
現(xiàn)在的計算機系統(tǒng)中，處理器及其他Master(主設(shè)備)需要與各種不同的 Slave (從設(shè)備)之間交換數(shù)據(jù)。由于，AMBA(先進微控制器總線架構(gòu))中的AHB (先進高性 能系統(tǒng)總線)協(xié)議的本質(zhì)造成了一個傳輸命令的acc印t (接收)和response (響應(yīng))的耦 合，即AHB上的命令在相應(yīng)的Slave給出response之前，其命令是得不到AHB總線接收的。 因此，當(dāng)一個slave的response延時很大時，該命令就會一直占用AHB總線，使其他master 對于不同slave的訪問也被拖住而不能進行，造成總線效率很低。雖然，AHB協(xié)議支持了 Split (分割)的數(shù)據(jù)傳輸，使得不同master對不同slave 的訪問可以并行展開，但是這只能對同一 AHB上的不同slave有效。當(dāng)master和slave分 別連接在AHB總線和其他總線上時，master和slave之間的數(shù)據(jù)傳輸需要通過一個連接于 AHBll和其他總線13之間的連接裝置12，如圖1所示。而目前的AHB總線連接裝置12，其 結(jié)構(gòu)框圖如圖2所示，無法支持master對多個slave的并行訪問，所以，無法利用AHB協(xié)議 的Split特性。因此，目前的AHB總線連接裝置通常會造成AHB總線和另一總線的傳輸效 率降低。圖3為使用現(xiàn)有技術(shù)時AHB總線的工作效率的示意圖。如圖3所示，在現(xiàn)有技術(shù)情 況下，AHB總線上的多個master (圖中以3個master為例)，通過AHB連接裝置完成串行訪 問另一總線上的slave，每個master完成訪問的時間為該master從發(fā)送burst (脈沖串) 信息到接收到所有response所需要的時間之和，3個master串行訪問另一總線上的slave 所需要的總時間就是3個master完成訪問的時間的總和。這就大大降低了 AHB和另一總 線的帶寬利用率，使效率很低。因此，業(yè)界需要一種能支持多個master并行訪問，減少兩側(cè)總線等待時間，提高 總線帶寬利用率，進而提高兩側(cè)總線效率的總線連接裝置。

發(fā)明內(nèi)容
本發(fā)明的目的在于解決上述現(xiàn)有技術(shù)的缺陷，提供一種提高系統(tǒng)總線工作效率的 先進高性能系統(tǒng)總線連接裝置。本發(fā)明的另一目的在于，提供一種支持寫透特性的提高系統(tǒng)總線工作效率的先進 高性能系統(tǒng)總線連接裝置。本發(fā)明的另一目的在于，提供一種提高系統(tǒng)總線工作效率的先進高性能系統(tǒng)總線 連接方法。本發(fā)明的另一目的在于，提供一種支持寫透特性的提高系統(tǒng)總線工作效率的先進 高性能系統(tǒng)總線連接方法。
根據(jù)本發(fā)明的一個方面，提供一種先進高性能系統(tǒng)總線連接裝置，包括先進高性 能系統(tǒng)總線接口處理模塊，另一總線接口處理模塊，連接先進高性能系統(tǒng)總線接口處理模 塊和另一總線接口處理模塊的突發(fā)信息存儲模塊以及響應(yīng)存儲模塊，其中，所述先進高性能系統(tǒng)總線接口處理模塊用于監(jiān)測先進高性能系統(tǒng)總線上的傳輸 信息，將信息以突發(fā)信息為單位寫入所述突發(fā)信息存儲模塊，并為突發(fā)信息分配響應(yīng)緩存 通道；所述突發(fā)信息存儲模塊用于存儲從所述先進高性能系統(tǒng)總線接口處理模塊接收到的 突發(fā)信息，并將信息傳輸給所述另一總線接口處理模塊；所述響應(yīng)存儲模塊包括用于緩存 響應(yīng)數(shù)據(jù)的多路響應(yīng)緩存通道；所述另一總線接口處理模塊用于從所述突發(fā)信息存儲模塊 中提取突發(fā)信息，將突發(fā)信息發(fā)送給另一總線，同時監(jiān)測響應(yīng)返回，并將返回的響應(yīng)數(shù)據(jù)存 入對應(yīng)的響應(yīng)緩存通道，所述先進高性能系統(tǒng)總線接口處理模塊從所述對應(yīng)的響應(yīng)緩存通 道中取出所述響應(yīng)數(shù)據(jù)。所述的先進高性能系統(tǒng)總線連接裝置，其還包括連接到所述先進高性能系統(tǒng)總線 接口處理模塊的高速緩存器，用于存儲從響應(yīng)存儲模塊返回的數(shù)據(jù)。根據(jù)本發(fā)明的另一方面，提供一種先進高性能系統(tǒng)總線連接裝置，包括先進高性 能系統(tǒng)總線接口處理模塊，另一總線接口處理模塊，連接所述先進高性能系統(tǒng)總線接口處 理模塊和所述另一總線接口處理模塊的突發(fā)信息存儲模塊、讀響應(yīng)存儲模塊和寫響應(yīng)存儲 模塊，其中，所述先進高性能系統(tǒng)總線接口處理模塊用于監(jiān)測先進高性能系統(tǒng)總線上的傳輸 信息，將信息以突發(fā)信息為單位寫入所述突發(fā)信息存儲模塊，并為突發(fā)信息分配讀響應(yīng)緩 存通道或?qū)戫憫?yīng)緩存通道；所述突發(fā)信息存儲模塊用于存儲從所述先進高性能系統(tǒng)總線接 口處理模塊接收到的突發(fā)信息，并將信息傳輸給所述另一總線接口處理模塊；所述讀響應(yīng) 存儲模塊包括用于緩存讀響應(yīng)的多路讀響應(yīng)緩存通道；所述寫響應(yīng)存儲模塊包括用于記錄 寫透響應(yīng)的多路寫響應(yīng)緩存通道；所述另一總線接口處理模塊用于從所述突發(fā)信息存儲模 塊中提取突發(fā)信息，將突發(fā)信息發(fā)送給另一總線，同時監(jiān)測響應(yīng)的返回，并將響應(yīng)存入對應(yīng) 的響應(yīng)緩存通道，所述先進高性能系統(tǒng)總線接口處理模塊從所述對應(yīng)的響應(yīng)緩存通道中取 出所述響應(yīng)數(shù)據(jù)。所述的先進高性能系統(tǒng)總線連接裝置，其中，所述的先進高性能系統(tǒng)總線接口處 理模塊還包括一組與所述寫響應(yīng)緩存通道對應(yīng)的寫響應(yīng)計數(shù)器。所述的先進高性能系統(tǒng)總線連接裝置，其還包括連接到所述先進高性能系統(tǒng)總線 接口處理模塊的高速緩存器，用于存儲從讀響應(yīng)存儲模塊返回的數(shù)據(jù)。根據(jù)本發(fā)明的另一方面，提供一種先進高性能系統(tǒng)總線連接方法，包括以下步 驟監(jiān)測先進高性能系統(tǒng)總線上的傳輸信息；對于突發(fā)信息的第一個讀傳輸給出SPLIT響應(yīng)；將所述突發(fā)信息的相關(guān)信息寫入突發(fā)信息存儲模塊，并為所述突發(fā)信息分配一個 響應(yīng)緩存通道；將所述突發(fā)信息轉(zhuǎn)發(fā)給另一總線接口處理模塊，并由該另一總線接口處理模塊將 所述突發(fā)信息發(fā)送給另一總線；監(jiān)測從所述另一總線接口處理模塊返回的響應(yīng)，并當(dāng)監(jiān)測到所述返回的響應(yīng)時，將所述返回的響應(yīng)存入為所述突發(fā)信息分配的一個響應(yīng)緩存通道；喚醒先進高性能系統(tǒng)總線上對應(yīng)的主設(shè)備，將對應(yīng)的響應(yīng)緩存通道中的響應(yīng)數(shù)據(jù) 傳輸至所述對應(yīng)的主設(shè)備。所述的方法，其中，在對于突發(fā)信息的第一個讀傳輸給出SPLIT響應(yīng)的步驟之前， 還包括如下的步驟檢測高速緩存器中是否存放有突發(fā)信息需要的響應(yīng)數(shù)據(jù)；當(dāng)檢測到所述高速緩存器中已經(jīng)存放有突發(fā)信息需要的響應(yīng)數(shù)據(jù)時，直接從所述 高速緩存器中取出所述響應(yīng)數(shù)據(jù)并傳輸至所述對應(yīng)的主設(shè)備，否則則繼續(xù)后續(xù)的步驟。根據(jù)本發(fā)明的另一方面，提供一種先進高性能系統(tǒng)總線連接方法，包括以下步 驟監(jiān)測先進高性能系統(tǒng)總線上的傳輸信息；將普通寫突發(fā)信息的相關(guān)信息寫入所述突發(fā)信息存儲模塊，并給出一個有效的總 線接收信號；更新寫響應(yīng)計數(shù)器，表示有一個寫突發(fā)信息已經(jīng)發(fā)送出去；將該寫突發(fā)信息發(fā)送給另一總線接口處理模塊，并由該另一總線接口處理模塊將 所述寫突發(fā)信息發(fā)送給另一總線；監(jiān)測從所述另一總線接口處理模塊返回的寫響應(yīng)，并當(dāng)監(jiān)測到所述返回的寫響應(yīng) 時，將所述返回的寫響應(yīng)存入寫響應(yīng)存儲模塊中；從寫響應(yīng)存儲模塊讀取返回的寫響應(yīng)，并更新所述寫響應(yīng)計數(shù)器，以表示已經(jīng)接 收到了對應(yīng)寫突發(fā)信息的寫響應(yīng)。所述的方法，其中，在將寫突發(fā)信息的相關(guān)信息寫入所述突發(fā)信息存儲模塊的步 驟之前，還包括如下的步驟判斷所監(jiān)測到的所述先進高性能系統(tǒng)總線上的傳輸信息是否為特殊地址的寫操 作；如果是特殊地址的寫操作，檢查所述寫響應(yīng)計數(shù)器的狀態(tài)，當(dāng)所述寫響應(yīng)計數(shù)器 指示當(dāng)前主設(shè)備之前所有的寫響應(yīng)已經(jīng)全部返回時，給出一個有效的總線接收信號，繼續(xù) 監(jiān)測先進高性能系統(tǒng)總線上的其他傳輸信息，否則則給出無效的總線接收信號，繼續(xù)檢查 寫響應(yīng)計數(shù)器的狀態(tài)。


以下附圖為對本發(fā)明示例性實施例的輔助說明，是為進一步揭示本發(fā)明的特征所 在，但并不限制本發(fā)明，圖中相同符號代表實施例中相應(yīng)元件或步驟，其中圖1為總線連接裝置應(yīng)用場景示意圖。圖2為現(xiàn)有技術(shù)中總線連接裝置的結(jié)構(gòu)示意圖。圖3為使用現(xiàn)有技術(shù)時AHB總線的工作效率的示意圖。圖4為本發(fā)明的先進高性能系統(tǒng)總線連接裝置的第一個實施例的結(jié)構(gòu)框圖。圖5為本發(fā)明的先進高性能系統(tǒng)總線連接裝置的第二個實施例的結(jié)構(gòu)框圖。圖6為本發(fā)明的先進高性能系統(tǒng)總線連接裝置的第三個實施例的結(jié)構(gòu)框圖。圖7為采用本發(fā)明后AHB總線的工作效率的示意圖。
圖8為本發(fā)明的先進高性能系統(tǒng)總線連接方法的第一個實施例的流程圖。圖9為本發(fā)明的先進高性能系統(tǒng)總線連接方法的第二個實施例的流程圖。圖10為本發(fā)明的先進高性能系統(tǒng)總線連接方法的第三個實施例的流程圖。
具體實施例方式下面結(jié)合附圖對本發(fā)明的優(yōu)選實施例作詳細說明。請參照圖4，本發(fā)明的先進高性能系統(tǒng)總線連接裝置的第一個實施例的結(jié)構(gòu)框圖。 該裝置包括AHB(先進高性能系統(tǒng)總線)接口處理模塊401，另一總線接口處理模塊402， 連接AHB接口處理模塊和另一總線接口處理模塊的Burst (突發(fā))信息存儲模塊403以及 response (響應(yīng))存儲模塊404。其中，AHB接口處理模塊用于監(jiān)測AHB總線上的傳輸信息， 將操作信息以burst為單位寫入burst信息存儲模塊，并為burst分配response緩存通道。 bur st信息存儲模塊用于存儲從AHB接口處理模塊接收到的bur st信息，并將信息傳輸給另 一總線接口處理模塊。Response存儲模塊404包括多路響應(yīng)緩存通道。另一總線接口處理 模塊用于從burst信息存儲模塊中提取burst信息，將burst信息發(fā)送給另一總線，同時監(jiān) 測response返回，并將response存入對應(yīng)的response緩存通道。其中，所述的burst信息存儲模塊采用先入先出的結(jié)構(gòu)，以滿足系統(tǒng)對數(shù)據(jù)一致 性的要求。其中，response緩存通道的數(shù)量可以根據(jù)系統(tǒng)需要配置，如根據(jù)AHB總線上重要 的master的個數(shù)確定，或根據(jù)預(yù)估的最多同時工作的master個數(shù)確定。在總線連接裝置 的設(shè)計面積允許的情況下，通道數(shù)量越多，AHB總線的工作效率越高。在本發(fā)明的先進高性能系統(tǒng)總線連接裝置的第二個實施例中，為了進一步提高系 統(tǒng)總線的工作效率，在AHB接口處理模塊上接入了 cache (高速緩存)405。請參照圖5， cache用于存儲response存儲模塊返回的數(shù)據(jù)，并傳輸給AHB接口處理模塊。在AHB master 有讀操作時，AHB接口處理模塊先檢查是不是命中cache，如果命中則直接從cache中將數(shù) 據(jù)取出，返回給相應(yīng)AHB master，進一步減少了 AHB總線的等待時間。圖6是根據(jù)本發(fā)明的先進高性能系統(tǒng)總線連接裝置的第三個實施例的示意圖。在 包含CPU作為AHB master的應(yīng)用環(huán)境中，AHB bridge需要支持寫透(writethrough)的特 性。寫透表示已經(jīng)把對應(yīng)的寫指令發(fā)送到了對應(yīng)的slave中，而不是停留在總線或者data path中的某一級緩存里，寫透一般要求整體系統(tǒng)架構(gòu)(architecture)的支持。本發(fā)明的 又一個實施例解決了支持寫透并且提高AHB總線效率的問題。請參照圖6，本實施例在圖4 所示的第一實施例的基礎(chǔ)上增加了寫響應(yīng)存儲模塊(write response buffer group)407， 用于記錄來自另一總線返回給AHB上各個不同master的對應(yīng)的寫透響應(yīng)。另外，本實施例 中的AHB接口處理模塊需要包括一組寫響應(yīng)計數(shù)器，用于統(tǒng)計AHB上不同master在另一總 線上接收到的寫響應(yīng)的個數(shù)，以保證對于普通寫操作不會進行阻塞，因此不會影響總線的 寫傳輸性能?？梢姡緦嵤┧龅难b置同時提高了 AHB master的讀和寫操作的傳輸效率。 當(dāng)然，在本實施例中，如果需要進一步提高讀操作的傳輸效率，也可以像第二實施例一樣， 在AHB接口處理模塊上接入cache。通常，同一個AHB master發(fā)出的各個寫操作之間是不保證執(zhí)行的順序性的。如果 需要保證兩條寫操作之間的執(zhí)行順序，可以在兩條操作中間插入一條對于特殊地址的寫操作，AHB接口處理模塊在接收到這樣的特殊地址的寫指令時，就等到相應(yīng)的寫響應(yīng)計數(shù)器指 示出另一總線上的寫響應(yīng)已經(jīng)全部返回后，才給出有效的hready，從而保證寫操作的執(zhí)行 順序，由此滿足系統(tǒng)對于寫透支持的需求。采用本發(fā)明后AHB總線的工作效率的示意圖見圖7。多個(以3個為例MHBmaster 訪問另一總線上的Slave時，采用本發(fā)明的AHB連接裝置，可以實現(xiàn)并行訪問。這里，每個 master完成訪問的時間仍是該master從發(fā)送burst信息到接收到所有response所需要的 時間，與現(xiàn)有總線連接裝置的區(qū)別在于，在AHB master 1的burst信息被發(fā)送出去到接收 到所有response的這段時間內(nèi)，AHB master 2和AHB master 3的burst信息也可以發(fā)送 給相應(yīng)的slave，并同時進行處理，也就是說，不同AHB master的burst信息發(fā)送、處理以及 response傳輸?shù)臅r間可以交疊。因此，3個AHB master訪問另一總線上的slave所需的總 時間絕不是單個master完成訪問時間的總和，而是會明顯的縮減。下面，介紹本發(fā)明的先進高性能系統(tǒng)總線連接方法。圖8是表示根據(jù)本發(fā)明的先 進高性能系統(tǒng)總線連接方法的第一個實施例的流程圖。步驟S81，AHB接口處理模塊監(jiān)測 AHB總線上的傳輸信息，對于burst信息的第一個read transfer (讀傳輸)給出SPLIT響 應(yīng)(步驟S82)，并將burst的相關(guān)信息寫入burst信息存儲模塊，同時為burst分配一個空 閑的response緩存通道(步驟S83)。步驟S84，信息存儲模塊將burst信息轉(zhuǎn)發(fā)給另一總線接口處理模塊。步驟S85，另一總線接口處理模塊將burst信息發(fā)送給另一總線，同時監(jiān)測 response的返回(步驟S86)。如果監(jiān)測到有response，進入步驟S87，將返回的response 存入AHB接口處理模塊分配給burst的response緩存通道中；如果沒有監(jiān)測到response， 流程返回步驟S86繼續(xù)監(jiān)測。步驟S88，當(dāng)response通道中有response返回時，AHB接口 處理模塊喚醒AHB總線上對應(yīng)的Master，將對應(yīng)通道中的response數(shù)據(jù)取出并傳輸至對應(yīng) 的 Master。上述步驟是本發(fā)明的總線連接方法，在AHB上的任一master對另一總線上的任一 slave進行讀操作時，所采取的步驟。在burst信息存儲模塊的緩存未滿，response通道也 足夠的情況下，這些操作都可以并行進行，大大節(jié)省了 AHB總線系統(tǒng)的等待時間。圖9是表示根據(jù)本發(fā)明的先進高性能系統(tǒng)總線連接方法的第二個實施例的流程 圖。步驟S90，AHB接口處理模塊監(jiān)測AHB總線上的傳輸信息，并在步驟S91判斷是否命中 cache (超高速緩沖存儲器)？如果命中cache，則流程進入步驟S99，直接從cache中讀 取數(shù)據(jù)，并直接返回給相應(yīng)AHB master ；如果沒有命中cache，則流程進入步驟S92，對于 burst信息的第一個read transfer (讀傳輸)給出SPLIT響應(yīng)，并將burst的相關(guān)信息寫入 burst信息存儲模塊，同時為burst分配一個空閑的response通道(步驟S93)。步驟S94， burst信息存儲模塊將burst信息轉(zhuǎn)發(fā)給另一總線接口處理模塊。步驟S95，另一總線接口 處理模塊將burst信息發(fā)送給另一總線，同時監(jiān)測response的返回(步驟S96)，如果監(jiān)測 到有response，進入步驟S97，將response存入AHB接口處理模塊分配給burst的response 通道中；如果沒有監(jiān)測到response，流程返回步驟S96繼續(xù)監(jiān)測。步驟S98，response通道 中有response返回時，AHB接口處理模塊將response寫入cache，并喚醒AHB總線上對應(yīng) 的Master。然后，流程進入步驟S99，將response數(shù)據(jù)傳輸至對應(yīng)的Master。這種方法中，由于采用了 cache，當(dāng)master的操作是前面的重復(fù)操作的時候，需要的數(shù)據(jù)已經(jīng)存儲在cache中，所以可以直接將cache中的數(shù)據(jù)返回，進一步節(jié)省了等待時 間，提高了 AHB總線的工作效率。圖10是表示根據(jù)本發(fā)明的先進高性能系統(tǒng)總線連接方法的第三個實施例的流程 圖。即在包含CPU作為AHB master的應(yīng)用環(huán)境中，AHB bridge需要支持寫透的特性時，本 發(fā)明對應(yīng)的總線連接方法。步驟SlOl，AHB接口處理模塊監(jiān)測AHB總線上的傳輸信息，并在步驟S102判斷該 傳輸信息是否屬于要求寫透的特殊地址寫操作？如否，則視為普通的寫操作，流程進入步 驟S103，只要burst信息存儲模塊不滿，就給出有效的hready(AHB總線接收信號)。如果 步驟S102判斷是要求寫透的特殊地址寫操作時，流程進入步驟S1021，AHB接口處理模塊 檢查寫響應(yīng)計數(shù)器的狀態(tài)，確定當(dāng)前master之前所有的寫響應(yīng)是否已經(jīng)全部返回？當(dāng)確 定對應(yīng)的寫響應(yīng)計數(shù)器指示該master之前所有的寫響應(yīng)已經(jīng)全部返回時，流程進入步驟 S1023，給出有效的hready，并繼續(xù)監(jiān)測先進高性能系統(tǒng)總線上的傳輸信息；否則，給出無 效的hready (步驟S102》，并繼續(xù)檢查寫響應(yīng)計數(shù)器的狀態(tài)。在步驟S103給出有效的hready后，流程進入步驟S104，更新寫響應(yīng)計數(shù)器，表示 有一個寫burst已經(jīng)發(fā)送出去。接著，流程進入步驟S105，burst信息存儲模塊將該寫burst 的信息轉(zhuǎn)發(fā)給另一總線接口處理模塊。然后，流程進入步驟S106，另一總線接口處理模塊將 寫burst信息發(fā)送給另一總線，同時監(jiān)測寫響應(yīng)的返回(步驟S107)。如果在步驟S107監(jiān) 測到有寫response，則在步驟S108將隨后從另一總線上返回的寫響應(yīng)記錄到寫響應(yīng)存儲 模塊中。接著，步驟S109，AHB接口處理模塊從寫響應(yīng)存儲模塊讀取寫響應(yīng)返回的信息，并 更新寫響應(yīng)計數(shù)器以表示已經(jīng)接收到了對應(yīng)寫burst的寫響應(yīng)。當(dāng)然，在圖10所示的實施例中，例如還可以參照以上圖8或圖9所示的實施例加 入相應(yīng)的讀操作處理流程。即在圖10所示的監(jiān)測AHB總線上的傳輸信息的步驟之后增加 一個判斷該傳輸信息是寫操作還是讀操作的步驟，當(dāng)判斷該傳輸信息是讀操作時，采用圖8 或圖9的流程進行處理。以上所述的只是本發(fā)明的幾個較佳實施例，并不能限制本發(fā)明的保護范圍，任何 對本發(fā)明的結(jié)構(gòu)和方法的等效變換或代替，均屬于本發(fā)明權(quán)利要求的保護范圍。
9
權(quán)利要求
1.一種先進高性能系統(tǒng)總線連接裝置，包括先進高性能系統(tǒng)總線接口處理模塊，另一 總線接口處理模塊，連接先進高性能系統(tǒng)總線接口處理模塊和另一總線接口處理模塊的突 發(fā)信息存儲模塊以及響應(yīng)存儲模塊，其中，所述先進高性能系統(tǒng)總線接口處理模塊用于監(jiān)測先進高性能系統(tǒng)總線上的傳輸信息， 將信息以突發(fā)信息為單位寫入所述突發(fā)信息存儲模塊，并為突發(fā)信息分配響應(yīng)緩存通道； 所述突發(fā)信息存儲模塊用于存儲從所述先進高性能系統(tǒng)總線接口處理模塊接收到的突發(fā) 信息，并將信息傳輸給所述另一總線接口處理模塊；所述響應(yīng)存儲模塊包括用于緩存響應(yīng) 數(shù)據(jù)的多路響應(yīng)緩存通道；所述另一總線接口處理模塊用于從所述突發(fā)信息存儲模塊中提 取突發(fā)信息，將突發(fā)信息發(fā)送給另一總線，同時監(jiān)測響應(yīng)返回，并將返回的響應(yīng)數(shù)據(jù)存入對 應(yīng)的響應(yīng)緩存通道，所述先進高性能系統(tǒng)總線接口處理模塊從所述對應(yīng)的響應(yīng)緩存通道中 取出所述響應(yīng)數(shù)據(jù)。
2.如權(quán)利要求1所述的先進高性能系統(tǒng)總線連接裝置，其特征在于還包括連接到所述 先進高性能系統(tǒng)總線接口處理模塊的高速緩存器，用于存儲從響應(yīng)存儲模塊返回的數(shù)據(jù)。
3.一種先進高性能系統(tǒng)總線連接裝置，包括先進高性能系統(tǒng)總線接口處理模塊，另一 總線接口處理模塊，連接所述先進高性能系統(tǒng)總線接口處理模塊和所述另一總線接口處理 模塊的突發(fā)信息存儲模塊、讀響應(yīng)存儲模塊和寫響應(yīng)存儲模塊，其中，所述先進高性能系統(tǒng)總線接口處理模塊用于監(jiān)測先進高性能系統(tǒng)總線上的傳輸信息， 將信息以突發(fā)信息為單位寫入所述突發(fā)信息存儲模塊，并為突發(fā)信息分配讀響應(yīng)緩存通道 或?qū)戫憫?yīng)緩存通道；所述突發(fā)信息存儲模塊用于存儲從所述先進高性能系統(tǒng)總線接口處理 模塊接收到的突發(fā)信息，并將信息傳輸給所述另一總線接口處理模塊；所述讀響應(yīng)存儲模 塊包括用于緩存讀響應(yīng)的多路讀響應(yīng)緩存通道；所述寫響應(yīng)存儲模塊包括用于記錄寫透響 應(yīng)的多路寫響應(yīng)緩存通道；所述另一總線接口處理模塊用于從所述突發(fā)信息存儲模塊中提 取突發(fā)信息，將突發(fā)信息發(fā)送給另一總線，同時監(jiān)測響應(yīng)的返回，并將響應(yīng)存入對應(yīng)的響應(yīng) 緩存通道，所述先進高性能系統(tǒng)總線接口處理模塊從所述對應(yīng)的響應(yīng)緩存通道中取出所述 響應(yīng)數(shù)據(jù)。
4.如權(quán)利要求3所述的先進高性能系統(tǒng)總線連接裝置，其特征在于所述的先進高性 能系統(tǒng)總線接口處理模塊還包括一組與所述寫響應(yīng)緩存通道對應(yīng)的寫響應(yīng)計數(shù)器。
5.如權(quán)利要求3所述的先進高性能系統(tǒng)總線連接裝置，其特征在于還包括連接到所 述先進高性能系統(tǒng)總線接口處理模塊的高速緩存器，用于存儲從讀響應(yīng)存儲模塊返回的數(shù) 據(jù)。
6.一種先進高性能系統(tǒng)總線連接方法，包括以下步驟監(jiān)測先進高性能系統(tǒng)總線上的傳輸信息；對于突發(fā)信息的第一個讀傳輸給出SPLIT響應(yīng)；將所述突發(fā)信息的相關(guān)信息寫入突發(fā)信息存儲模塊，并為所述突發(fā)信息分配一個響應(yīng) 緩存通道；將所述突發(fā)信息轉(zhuǎn)發(fā)給另一總線接口處理模塊，并由該另一總線接口處理模塊將所述 突發(fā)信息發(fā)送給另一總線；監(jiān)測從所述另一總線接口處理模塊返回的響應(yīng)，并當(dāng)監(jiān)測到所述返回的響應(yīng)時，將所 述返回的響應(yīng)存入為所述突發(fā)信息分配的一個響應(yīng)緩存通道；喚醒先進高性能系統(tǒng)總線上對應(yīng)的主設(shè)備，將對應(yīng)的響應(yīng)緩存通道中的響應(yīng)數(shù)據(jù)傳輸 至所述對應(yīng)的主設(shè)備。
7.如權(quán)利要求6所述的方法，其特征在于，在對于突發(fā)信息的第一個讀傳輸給出SPLIT 響應(yīng)的步驟之前，還包括如下的步驟檢測高速緩存器中是否存放有突發(fā)信息需要的響應(yīng)數(shù)據(jù)；當(dāng)檢測到所述高速緩存器中已經(jīng)存放有突發(fā)信息需要的響應(yīng)數(shù)據(jù)時，直接從所述高速 緩存器中取出所述響應(yīng)數(shù)據(jù)并傳輸至所述對應(yīng)的主設(shè)備，否則則繼續(xù)后續(xù)的步驟。
8.一種先進高性能系統(tǒng)總線連接方法，包括以下步驟監(jiān)測先進高性能系統(tǒng)總線上的傳輸信息；將普通寫突發(fā)信息的相關(guān)信息寫入所述突發(fā)信息存儲模塊，并給出一個有效的總線接 收信號；更新寫響應(yīng)計數(shù)器，表示有一個寫突發(fā)信息已經(jīng)發(fā)送出去；將該寫突發(fā)信息發(fā)送給另一總線接口處理模塊，并由該另一總線接口處理模塊將所述 寫突發(fā)信息發(fā)送給另一總線；監(jiān)測從所述另一總線接口處理模塊返回的寫響應(yīng)，并當(dāng)監(jiān)測到所述返回的寫響應(yīng)時， 將所述返回的寫響應(yīng)存入寫響應(yīng)存儲模塊中；從寫響應(yīng)存儲模塊讀取返回的寫響應(yīng)，并更新所述寫響應(yīng)計數(shù)器，以表示已經(jīng)接收到 了對應(yīng)寫突發(fā)信息的寫響應(yīng)。
9.如權(quán)利要求8所述的方法，其特征在于，在將寫突發(fā)信息的相關(guān)信息寫入所述突發(fā) 信息存儲模塊的步驟之前，還包括如下的步驟判斷所監(jiān)測到的所述先進高性能系統(tǒng)總線上的傳輸信息是否為特殊地址的寫操作；如果是特殊地址的寫操作，檢查所述寫響應(yīng)計數(shù)器的狀態(tài)，當(dāng)所述寫響應(yīng)計數(shù)器指示 當(dāng)前主設(shè)備之前所有的寫響應(yīng)已經(jīng)全部返回時，給出一個有效的總線接收信號，繼續(xù)監(jiān)測 先進高性能系統(tǒng)總線上的傳輸信息，否則則給出無效的總線接收信號，繼續(xù)檢查寫響應(yīng)計 數(shù)器的狀態(tài)。
全文摘要
先進高性能系統(tǒng)總線連接裝置包括先進高性能系統(tǒng)總線接口處理模塊，另一總線接口處理模塊，連接先進高性能系統(tǒng)總線接口處理模塊和另一總線接口處理模塊的突發(fā)信息存儲模塊以及響應(yīng)存儲模塊。其中，先進高性能系統(tǒng)總線接口處理模塊用于監(jiān)測先進高性能系統(tǒng)總線上的傳輸信息，將信息以突發(fā)信息為單位寫入突發(fā)信息存儲模塊，并為突發(fā)信息分配響應(yīng)緩存通道；突發(fā)信息存儲模塊將信息傳輸給另一總線接口處理模塊；另一總線接口處理模塊用于從所述突發(fā)信息存儲模塊中提取突發(fā)信息，將突發(fā)信息發(fā)送給另一總線，同時監(jiān)測響應(yīng)返回，并將返回的響應(yīng)數(shù)據(jù)存入對應(yīng)的響應(yīng)緩存通道，先進高性能系統(tǒng)總線接口處理模塊從對應(yīng)的響應(yīng)緩存通道中取出所述響應(yīng)數(shù)據(jù)。
文檔編號G06F13/40GK102103565SQ200910201498
公開日2011年6月22日 申請日期2009年12月21日 優(yōu)先權(quán)日2009年12月21日
發(fā)明者周振亞, 姜淼, 祝葉華, 鄧良策 申請人:上海奇碼數(shù)字信息有限公司, 奇碼科技有限公司