專利名稱：安全隨機數(shù)生成器的制作方法
安全隨機數(shù)生成器技術(shù)領(lǐng)域
本發(fā)明總體上涉及電氣、電子以及計算機領(lǐng)域，并且更具體地說，涉及隨機數(shù)生 成。
背景技術(shù)：
在包括但不限于電子商務(wù)(e-commerce)、便攜式通信裝置(例如，蜂窩電話)、固 態(tài)介質(zhì)存儲裝置等的特定應(yīng)用中，需要安全碼，以便保護所存儲的數(shù)據(jù)和/或裝置的使用。 安全碼或?qū)С鲞@種安全碼的代碼或數(shù)字典型地存儲在嵌入集成電路(IC)芯片內(nèi)的非易失 性存儲器(舉例來說，如閃速存儲器或可一次編程(OTP)存儲器)中。使用非易失性存儲 器以確保當芯片斷電時該安全碼保持在主機芯片中。為了提供安全環(huán)境，迫切需要的是，安 全碼不可被已知觀察或逆向工程方法檢測。遺憾的是，將安全碼存儲在嵌入式非易失性存 儲器內(nèi)的大多數(shù)常規(guī)方法可以通過視覺檢測、掃描電子顯微鏡(SEM)成像以及/或者電荷 測量技術(shù)來檢測。
例如，嵌入式閃速存儲器是可以利用特有的安全碼來編程的非易失性存儲器。然 而，閃速存儲器單元的編程數(shù)據(jù)狀態(tài)可以通過已知電荷測量方法來確定。OTP存儲器(其包 括氧化物擊穿反熔絲存儲器(oxide breakdown antifuse memory)和金屬或多晶硅(聚) 熔絲存儲器(p0lysiliC0n(p0ly) fuse memory))可以利用特有的安全碼來編程并且是非易 失性的。然而，該存儲器單元的編程數(shù)據(jù)可以通過利用SEM或另選成像技術(shù)檢查反熔絲存 儲器中的柵極氧化物擊穿區(qū)來確定。同樣地，金屬或多晶硅熔絲存儲器中的相應(yīng)單元的編 程數(shù)據(jù)狀態(tài)可以通過層去除和視覺檢測來確定。因而，用于將安全碼編程到非易失性存儲 器中的常規(guī)方法缺乏足夠的安全保證，因此并不是所希望的。
作為用于將安全碼編程到非易失性存儲器中的另選例，安全碼可以在主機芯片之 外生成(例如，至少部分地基于代碼或隨機數(shù)生成器)、傳送至該芯片并接著存儲在該芯片 內(nèi)嵌入的非易失性存儲器中。然而，這種方法并不是所希望的，其容易受到竊取，主要因為 該安全碼在主機芯片環(huán)境之外獲知，并由此可能被截取和/或操縱。
因此，需要針對用于確保所存儲的數(shù)據(jù)和/或裝置使用的安全性的、不會受到由 常規(guī)方法展示的一種或多種限制的技術(shù)。發(fā)明內(nèi)容
本發(fā)明的實施例通過提供用于安全隨機數(shù)生成的技術(shù)來滿足上述需要。通過在芯 片內(nèi)可重復(fù)地生成、本質(zhì)上不可能利用已知觀察和/或逆向工程方法發(fā)現(xiàn)的隨機數(shù)，本發(fā) 明的技術(shù)提供用于安全碼的視覺防盜的非易失性存儲器存儲。
根據(jù)本發(fā)明的一個方面，提供了一種隨機數(shù)生成器電路。該隨機數(shù)生成器電路包 括具有多個存儲部件的第一存儲器。所述多個存儲部件中的每一個存儲部件在通過施加至 所述第一存儲器的電壓源加電時都具有與其相對應(yīng)的初始狀態(tài)。所述第一存儲器可操作用 于生成包括指示所述多個存儲部件的相應(yīng)初始狀態(tài)的多個比特的第一信號。所述隨機數(shù)生成器電路還包括耦接至所述第一存儲器的錯誤修正電路。所述錯誤修正電路可操作用于接 收所述第一信號，并且修正所述第一信號中的、在向所述第一存儲器連續(xù)施加電力時不可 重復(fù)的至少一個比特，由此生成第二信號。所述第二信號是在向所述第一存儲器連續(xù)施加 電力時可重復(fù)的隨機數(shù)?？梢詫⒁粋€或多個隨機數(shù)生成器電路包括在集成電路中。
根據(jù)本發(fā)明的另一方面，一種用于生成安全隨機數(shù)的方法包括以下步驟向第一 存儲器加電，該第一存儲器包括多個存儲部件，所述多個存儲部件中的每一個存儲部件在 加電時都具有與其相對應(yīng)的初始狀態(tài)；生成第一信號，該第一信號包括指示所述多個存儲 部件的相應(yīng)初始狀態(tài)的多個比特；以及修正所述第一信號中的非可重復(fù)比特，由此生成第 二信號，所述第二信號是在向所述第一存儲器連續(xù)施加電力時可重復(fù)的隨機數(shù)。
根據(jù)本發(fā)明的又一方面，一種電子系統(tǒng)包括至少一個集成電路，該至少一個集成 電路包括至少一個隨機數(shù)生成器電路。所述隨機數(shù)生成器電路包括第一存儲器，該第一存 儲器包括多個存儲部件。所述多個存儲部件中的每一個存儲部件在通過施加至所述第一存 儲器的電壓源加電時都具有與其相對應(yīng)的初始狀態(tài)。所述第一存儲器可操作用于生成包括 指示所述多個存儲部件的相應(yīng)初始狀態(tài)的多個比特的第一信號。所述隨機數(shù)生成器電路還 包括耦接至所述第一存儲器的錯誤修正電路。所述錯誤修正電路可操作用于接收所述第一 信號，并且修正所述第一信號中的非可重復(fù)比特，由此，生成第二信號，作為所述隨機數(shù)生 成器電路的輸出。所述第二信號是在向所述第一存儲器連續(xù)施加電力時可重復(fù)的隨機數(shù)。 可以將一個或多個隨機數(shù)生成器電路包括在集成電路中。
根據(jù)下面結(jié)合附圖閱讀的、本發(fā)明的例示性實施例的詳細描述，本發(fā)明的這些和 其它特征、目的以及優(yōu)點將變清楚。


圖1是描繪可以結(jié)合本發(fā)明的實施例使用的示例性靜態(tài)隨機存取存儲器(SRAM) 陣列的示意圖。
圖2是描繪根據(jù)本發(fā)明的實施例的示例性隨機數(shù)生成器電路的框圖。
圖3A描繪了根據(jù)本發(fā)明的實施例的、用于編程圖2中所示錯誤代碼存儲器的示例 性方法中的步驟。
圖IBB描繪了根據(jù)本發(fā)明的實施例的、用于重新調(diào)用修正的隨機數(shù)的示例性方法 中的步驟。
圖4是描繪根據(jù)本發(fā)明的實施例的、包括至少一個安全隨機數(shù)生成器電路的示例 性封裝IC的局部截面圖。
具體實施方式
在此，在示例性存儲器電路、隨機數(shù)生成器電路以及隨機數(shù)生成方法的背景下，對 本發(fā)明進行描述。然而，應(yīng)當理解，本發(fā)明的技術(shù)不限于在此示出和描述的電路和方法。相 反，本發(fā)明的實施例廣泛地涉及提供用于確保所存儲的數(shù)據(jù)和/或裝置使用的安全性的技 術(shù)。通過在芯片內(nèi)可重復(fù)地生成、本質(zhì)上不可能利用已知觀察和/或逆向工程方法來獲致 的隨機數(shù)，例示實施例提供用于安全碼的視覺防盜的非易失性存儲器存儲。盡管本發(fā)明的 優(yōu)選實施例可以在硅晶片中制造，但本發(fā)明的實施例可以另選地在包括其它材料(包括但不限于砷化鎵(GaAs)、磷化銦αηΡ)等)的晶片中制造。
圖1是描繪可以結(jié)合本發(fā)明的實施例使用的示例性SRAM陣列18的示意圖。SRAM 陣列18包括采用N行與M列的陣列來布置的多個SRAM單元20，其中，N和M是整數(shù)，并且 單元駐留在行與列的每一個交叉處。與SRAM陣列18中的指定行相對應(yīng)的SRAM單元20優(yōu) 選地連接至公共行線(還稱為字線)(例如，Row 0或Row N)。同樣地，與指定列相對應(yīng)的 SRAM單元20連接至一對公共互補列線(還稱為比特線)(例如，Column 0和ColumnC 0， 或Column M和ColumnC M)。在每一對列線中，ColumnC表示Column的邏輯互補。
每一個SRAM單元20都優(yōu)選為六個晶體管單元，包括兩個η溝道金屬氧化物半導 體(NMOQ下拉(pull-down)晶體管器件40和41、兩個ρ溝道金屬氧化物半導體(PMOS)上 拉晶體管器件46和48，以及兩個NMOS存取晶體管器件30和32。本發(fā)明不限于所示特定存 儲器單元構(gòu)造。更具體地說，器件46和48的源極連接在一起，并且適于連接至可以是VDD 的第一電壓源；器件46的漏極在節(jié)點34處連接至器件40的漏極；器件40和42的源極連 接在一起，并且適于連接至可以是地的第二電壓源；器件42的漏極在節(jié)點36處連接至器件 48的漏極；器件46和40的柵極在節(jié)點36處連接至器件48和42的漏極，而器件48和42 的柵極在節(jié)點34處連接至器件46和40的漏極。存取晶體管30的漏極連接至節(jié)點34 ；存 取器件32的漏極連接至節(jié)點36 ；器件30的源極適于連接至對應(yīng)列線(例如，Column 0)； 器件32的源極適于連接至對應(yīng)互補列線(例如，ColumnC 0)；而器件30和32的柵極連接 至對應(yīng)行線(例如，Row 0)。
SRAM單元30可以采用陣列布置，如圖1所示。對于采用N行和M列的陣列來布 置的存儲器單元來說，其典型地花費至少N個存儲器讀取周期來讀取所有單元。另選的是， SRAM單元20可以采用單一行來布置(未示出)，在這種情況下，所有單元都可以在單一存 儲器讀取周期中存取。另外，所述列線優(yōu)選地按大致垂直的維度取向，而所述行線優(yōu)選地按 大致水平的維度取向，以使所述行線和列線彼此大致正交。然而，應(yīng)當理解，本發(fā)明不限于 所述存儲器單元和/或所述行線和列線的取向的任何特定布置。例如，所述行線和列線的 其它取向(例如，對角)類似地被預(yù)期并且處于本發(fā)明的范圍內(nèi)。
在第一次加電時，典型存儲器單元可以處于兩種穩(wěn)定的初始狀態(tài)中的一種狀態(tài) 下，即，指示邏輯高電平(例如，二進制“1”)的第一狀態(tài)，其可以是VDD(例如，大約3.3伏 特)，或者指示邏輯低電平(例如，二進制“0”)的第二狀態(tài)，其可以是零伏特。如在此使用 的，術(shù)語初始狀態(tài)意圖被限定為該存儲器單元緊挨在其被加電之后并且在其被寫入之前的 數(shù)據(jù)狀態(tài)。理想的是，將SRAM單元設(shè)計成為對稱且平衡的電路，由此，SRAM單元在被加電 時具有處于二進制1或二進制0的初始狀態(tài)下的相同概率。指定存儲器單元的初始狀態(tài)主 要通過工藝變動(variation)和波動來確定。正如任何物理結(jié)構(gòu)一樣，在尺度、成分濃度以 及其它物理性質(zhì)中典型地存在變動。
具體來說，在大多數(shù)類型的存儲器單元的情況下，并且特別地，在SRAM存儲器單 元的情況下，在與形成指定存儲器單元的晶體管相關(guān)聯(lián)的特定特性中可能出現(xiàn)一個或多個 變動，例如，晶體管源極區(qū)和漏極區(qū)內(nèi)的摻雜程度、晶體管溝道區(qū)內(nèi)的摻雜程度、晶體管柵 極氧化物電容、晶體管柵極氧化物內(nèi)的俘獲電荷、晶體管溝道區(qū)內(nèi)的俘獲電荷，晶體管區(qū)域 之間的幾何偏移、晶體管溝道長度和晶體管溝道寬度等。另外，例如可以在互連厚度、長度 以及寬度中以及在存儲器單元內(nèi)的電阻和電容中出現(xiàn)變動。在與存儲器單元相關(guān)聯(lián)的物理和/或工藝參數(shù)中的這些變動主要是隨機的，因此，對于每一個存儲器單元，在該單元被加 電之后實現(xiàn)的二進制狀態(tài)基本上隨機。
應(yīng)當清楚，適于與本發(fā)明一起使用的存儲器單元可以包括可以具有通過非編程工 藝和/或尺度變動設(shè)置的初始狀態(tài)的任何電路部件。這種存儲器單元可以包括但不限于觸 發(fā)器(flip-flop)、鎖存器、圖1所示例示性SRAM單元類型、其它SRAM單元類型、其它互補 金屬氧化物半導體(CM0Q電路部件等。
存儲器陣列中的大多數(shù)SRAM單元因與這些單元相關(guān)聯(lián)的工藝和/或尺度特性中 的變動而具有足夠大的復(fù)合不平衡，從而導致可重復(fù)的初始狀態(tài)，下面稱為明確的初始狀 態(tài)。在這種情況下，每當存儲器單元加電時，其初始狀態(tài)總是相同；總是為二進制0狀態(tài)或 者總是為二進制1狀態(tài)。然而，在存儲器陣列中可能存在存儲器單元的特定的(縱使)較 小的子集，其幾乎電平衡，這種單元在相同狀態(tài)下并非一致地加電。在這種情況下，通常沒 有足夠的凈平衡來導致明確的初始狀態(tài)。展示非可重復(fù)初始狀態(tài)(其在此可以被稱為不明 確的初始狀態(tài))的存儲器單元可以受該單元鄰域中的其它時變的變量(如但不限于芯片溫 度、電源電壓電平、電源電壓轉(zhuǎn)換速率以及電噪聲(例如，切換噪聲、串擾等))影響。
因為工藝變動本質(zhì)上是隨機的，所以針對指定存儲器單元的可重復(fù)初始狀態(tài)未 知。這種初始狀態(tài)在可重復(fù)時，具有為二進制1或者為二進制0的近似相等概率。為此，由 許多存儲器單元的初始狀態(tài)構(gòu)成的安全碼將成為隨機數(shù)。在存儲器陣列中，具有明確的初 始狀態(tài)的存儲器單元提供了該存儲器陣列的可重復(fù)顯示特征(Signature)。然而，如先前所 述，該存儲器陣列中可能存在未展示可重復(fù)初始狀態(tài)的存儲器單元的較小子集。在這種情 況下，每當將芯片加電時由存儲器陣列生成的所得隨機數(shù)將不一致。對于安全碼生成來說， 希望每當將芯片加電時所得隨機數(shù)相同。因而，為了生成可重復(fù)隨機數(shù)，具有不明確的初始 狀態(tài)的存儲器單元必須以某種方式處理。
根據(jù)本發(fā)明的一方面，有利地，采用錯誤修正技術(shù)來限定具有不明確的初始狀 態(tài)的存儲器單元的狀態(tài)。一般來說，可以將錯誤修正代碼(ECC)用于修正從存儲器讀取 的數(shù)據(jù)。ECC的較簡單形式之一基于塊碼(block code) 0廣泛使用的塊碼是Hamming 碼。Reed-Soloman(RS)碼和 Bose-Chaudhuri-Hocquenghem(BCH)碼是其它已知錯誤修正 代碼。錯誤修正的方法是本領(lǐng)域公知的(例如，參見Roberto Togneri和Christopher J. S. deSilva 的"Fundamentals of Information Theory and Coding Design，，， Chapman&Hail/CRC Press, 2002)。因此，為節(jié)省描述，在此將不呈現(xiàn)對錯誤修正理論的詳細 討論?？梢詫⒈景l(fā)明的技術(shù)用于在向IC加電時生成隨機、可靠以及可重復(fù)的安全碼。而且， 作為因IC工藝和/或尺度變動而造成的凈存儲器單元不平衡的函數(shù)所生成的安全碼不能 通過已知檢查和/或逆向工程方法來適當?shù)卮_定。
圖2是描繪根據(jù)本發(fā)明的實施例的示例性隨機數(shù)生成器電路200的框圖。隨機數(shù) 生成器電路200包括第一存儲器201，其可以是SRAM存儲器陣列，包括多個存儲器單元，或 者另選存儲部件。存儲器201適于連接至電源202，所述電源202可操作用于向存儲器提供 可以是VDD的電壓源。存儲器201優(yōu)選為非易失性的，并且可操作用于生成可以是未修正 隨機數(shù)的第一信號206，作為輸出，其作為該存儲器中的多個存儲器單元的響應(yīng)初始狀態(tài)的 函數(shù)。
應(yīng)當明白，通常，SRAM沒有被考慮成非易失性存儲器，這是因為，當其被以常規(guī)方式使用時，存儲在該SRAM中的數(shù)據(jù)在去除針對該存儲器的電力時(即，當該SRAM斷電時) 丟失。然而，根據(jù)在此描述的本發(fā)明的教導，出于生成安全隨機數(shù)的目的，將SRAM采用為非 易失性存儲介質(zhì)，因為每當并且每次將存儲器加電時，SRAM中的存儲器單元的至少一部分 將具有相同(即，可重復(fù))初始狀態(tài)。
存儲器201中的存儲器單元例如可以采用N乘M陣列來布置，其中，N和M是兩個 整數(shù)。本發(fā)明不限于存儲器201中的存儲器單元的任何特定尺寸和/或布置。僅通過例示， 存儲器201可以包括16字乘32比特的陣列(16乘32陣列)。這種布置要求16個存儲器 讀取周期，每一個讀取周期生成一個32比特數(shù)據(jù)字，從而生成512比特的數(shù)據(jù)。隨機數(shù)生 成器電路200可以包括耦接至存儲器201的控制器205，用于控制向存儲器中的存儲器單元 的存取。在一個實施例中，控制器205可以包括行和/或列相關(guān)電路，如本領(lǐng)域技術(shù)人員已 知的。另選的是，存儲器201中的存儲器單元可以采用單一行的M個單元(例如，1乘M陣 列)來布置。在這種情況下，例如，存儲器201可以包括并行起作用的M個單獨鎖存器(未 明確示出)。整行的M個存儲器單元可以在單一存儲器讀取周期內(nèi)同時讀取。利用存儲器 單元的這種布置，所需控制電路將最小化或者不需要，在這種情況下，可以消除控制器205。 然而，這種布置將需要相當大量的感測放大器，用于同時讀取存儲器單元的狀態(tài)，其會增加 IC的總面積和成本。
數(shù)據(jù)字優(yōu)選地在存儲器201已經(jīng)被加電之后(即，在將VDD施加至該存儲器之后 的規(guī)定時間)以及在已經(jīng)確定該存儲器的初始狀態(tài)之后從該存儲器讀取。讀取存儲器201 優(yōu)選地使能從該存儲器向隨機數(shù)生成器電路200中的后續(xù)處理電路傳遞基于未修正隨機 數(shù)206的數(shù)據(jù)字。
隨機數(shù)生成器電路200還包括耦接至存儲器201的錯誤修正電路203。如先前所 述，存儲器201中的存儲器單元的子集可以在指定數(shù)據(jù)字內(nèi)具有未明確的初始狀態(tài)，該指 定數(shù)據(jù)字將以其它方式生成在將存儲器加電時不一致地可重復(fù)的未修正隨機數(shù)206。錯誤 修正電路203優(yōu)選地可操作用于修正通過存儲器單元生成的、具有未明確的初始狀態(tài)的數(shù) 據(jù)字，以使從存儲器201讀取的所有數(shù)據(jù)比特明確(可重復(fù))。因而，通過錯誤修正電路203 生成的可以是修正的隨機數(shù)的第二信號207將是隨機的，但可重復(fù)。通過隨機數(shù)生成器電 路200生成的輸出安全碼優(yōu)選為修正的隨機數(shù)207的函數(shù)。
根據(jù)錯誤修正電路203所采用的錯誤修正方法，可以作為錯誤代碼存儲器的第二 存儲器204可以可選地耦接至錯誤修正電路。存儲器204優(yōu)選為非易失性的，并且可操作用 于存儲錯誤修正方法所利用的EEC比特。在建立安全碼(隨機數(shù))時的某個時間點將這些 ECC比特優(yōu)選地編程到存儲器204中。這可以在設(shè)備工廠或消費者測試期間或緊挨在之后 進行。這些ECC比特僅僅需要編程一次，但是若希望重置該安全碼則可以稍后將它們重新 編程。根據(jù)本發(fā)明的一個實施例，存儲器204通過初始地將存儲器201加電并且存儲在編 程的定時存儲器201中的存儲器單元的初始狀態(tài)來編程。這些編程狀態(tài)被視為存儲器201 的“正確”狀態(tài)。在后續(xù)的加電期間，將存儲器201中的存儲器單元的初始狀態(tài)與存儲在存 儲器204中的“正確”狀態(tài)進行比較，并且通過錯誤修正電路203來修正與所存儲狀態(tài)不匹 配的任何不明確的比特。
在本發(fā)明的各個實施例中，錯誤修正電路203在生成隨機數(shù)207時可以采用例如 塊碼(例如，Hamming碼)、RS碼、BCH碼等，但本發(fā)明不限于特定錯誤修正方法。在將存儲器8201布置為單一行的存儲器單元的情況下，錯誤修正電路203優(yōu)選地采用RS碼或BCH碼，因 為RS和BCH碼通常要求相對較長系列的數(shù)據(jù)比特，來檢測和修正錯誤數(shù)據(jù)比特。特定錯誤 修正技術(shù)對可修正比特的數(shù)量和/或布置具有限制。例如，Hamming碼盡管實現(xiàn)起來簡單， 但每數(shù)據(jù)字僅可以修正一個比特誤差。因此，在指定數(shù)據(jù)字中的比特數(shù)相對較小(例如，小 于大約16比特)的情況下，Hamming碼是優(yōu)選的。錯誤修正電路203所采用的其它錯誤修 正技術(shù)可能不需要存儲存儲器碼，因此可以省略存儲器204。
下面，參照圖3A，其示出了根據(jù)本發(fā)明的實施例的、用于編程圖2的例示性錯誤代 碼存儲器204的示例性方法300。方法300(其至少一部分可以在錯誤修正電路203中執(zhí) 行)可以被用于設(shè)置存儲器201中的具有不明確的初始狀態(tài)(參見圖2、的存儲器單元的 “正確”狀態(tài)。按這種方式，優(yōu)選地采用方法300來修正從存儲器201生成的未修正隨機數(shù) 206中的非可重復(fù)比特。如在此使用的，術(shù)語“非可重復(fù)比特”意圖寬泛地指以下的存儲器 201中的指定存儲器單元的輸出，其沒有一致的初始狀態(tài)，使得在向存儲器連續(xù)施加電力 時，指定存儲器單元的初始狀態(tài)可以不必與在先前一次或多次向該單元施加電力期間該指 定單元的初始狀態(tài)相同。
為了編程錯誤代碼存儲器204，在步驟302中，首先將存儲器201加電。在步驟303 中，讀取存儲器201，以基于未修正的隨機數(shù)206來生成第一隨機數(shù)，其被轉(zhuǎn)發(fā)至錯誤修正 電路203。該第一隨機數(shù)可以包括非可重復(fù)的比特。在步驟304中，錯誤修正電路203生成 表示第一隨機數(shù)的錯誤修正代碼208。在步驟305中，將錯誤修正代碼208編程到錯誤代碼 存儲器204中。如先前所述，錯誤修正代碼208可以是針對從存儲器201讀取的每一個數(shù) 據(jù)字的Hamming碼。在編程錯誤代碼存儲器204之后，每當將存儲器201加電時，就將錯誤 修正代碼208用于檢測和修正任何錯誤比特，以生成修正的隨機數(shù)207。由此，通過錯誤修 正電路203生成的修正的隨機數(shù)207將是隨機的但可重復(fù)。
圖;3B描繪了根據(jù)本發(fā)明的實施例的、用于重新調(diào)用修正的隨機數(shù)(例如，圖2中 的207)的示例性方法320中的步驟。優(yōu)選地，在例如利用圖3A描繪的示例性方法300將 錯誤代碼存儲器204編程之后，執(zhí)行重新調(diào)用。方法320通過在步驟322向存儲器201加 電而開始。在加電期間，確定未修正數(shù)據(jù)字中所有比特的初始狀態(tài)。在步驟323中，基于從 存儲器201讀取的未修正隨機數(shù)206來生成第二隨機數(shù)。因為非可重復(fù)比特，所以第二隨 機數(shù)可以與在上面結(jié)合圖3A描述的錯誤代碼存儲器編程方法300期間所生成的第一隨機 數(shù)不同。在步驟324中，從錯誤代碼存儲器204讀取錯誤修正代碼208。利用該錯誤修正 代碼208，在步驟325中修正第二隨機數(shù)中的、具有與第一隨機數(shù)中的對應(yīng)狀態(tài)(如由所存 儲的錯誤修正代碼所指示的)不匹配的狀態(tài)的任何非可重復(fù)比特。根據(jù)第二隨機數(shù)生成修 正的隨機數(shù)207。其是與在編程方法300期間所生成的第一隨機數(shù)相同的數(shù)。如果在步驟 323中，確定第二隨機數(shù)和在方法300中生成的第一隨機數(shù)相同，則不需要執(zhí)行修正。在這 種情況下，可以省略步驟3 和325。
本發(fā)明的技術(shù)的至少一部分可以在一個或多個集成電路中實施。在形成集成電路 時，典型地，在半導體晶片的表面上以重復(fù)的圖案加工管芯(die)。每一個管芯都包括在此 描述的器件，并且可以包括其它結(jié)構(gòu)或電路。從晶片裁切或切割單獨的管芯，接著將其封 裝為集成電路。圖4是描繪根據(jù)本發(fā)明的實施例的、包括至少一個安全隨機數(shù)生成器的示 例性封裝IC 400的局部截面圖。該封裝IC 400包括引線框402、附接至該引線框的管芯404 (該管芯包括根據(jù)本發(fā)明的實施例的安全隨機數(shù)生成器)、以及塑料包裝模具608。本領(lǐng) 域技術(shù)人員應(yīng)當知道怎樣切割晶片，以及封裝管芯來生成集成電路。這樣制造的集成電路 被視為本發(fā)明的一部分。
根據(jù)本發(fā)明的集成電路可以在利用安全碼的任何應(yīng)用和/或電子系統(tǒng)中采用。用 于實施本發(fā)明的合適系統(tǒng)可以包括，但不限于，個人計算機、通信網(wǎng)絡(luò)、電子商務(wù)系統(tǒng)、便攜 式通信裝置(例如，蜂窩電話)、固態(tài)介質(zhì)存儲裝置等。包含這種集成電路的系統(tǒng)被視為本 發(fā)明的一部分。給出在此提供的對本發(fā)明的教導，本領(lǐng)域普通技術(shù)人員將能夠設(shè)想本發(fā)明 的技術(shù)的其它實現(xiàn)方式和應(yīng)用。
盡管在此已經(jīng)參照附圖對本發(fā)明的例示性實施例進行了描述，但應(yīng)當理解，本發(fā) 明不限于那些精確實施例，而且在不脫離所附權(quán)利要求書的范圍的情況下，本領(lǐng)域普通技 術(shù)人員在此可以對本發(fā)明進行各種其它改變和修改。
權(quán)利要求
1.一種隨機數(shù)生成器電路，包括第一存儲器，包括多個存儲部件，所述多個存儲部件中的每一個存儲部件在通過施加 至所述第一存儲器的電壓源加電時具有與其相對應(yīng)的初始狀態(tài)，所述第一存儲器可操作用 于生成包括指示所述存儲部件的相應(yīng)初始狀態(tài)的多個比特的第一信號；以及錯誤修正電路，耦接至所述第一存儲器，所述錯誤修正電路可操作用于接收所述第一 信號，并且修正所述第一信號中的、在向所述第一存儲器連續(xù)施加電力時非可重復(fù)的至少 一個比特，由此生成第二信號，所述第二信號是在向所述第一存儲器連續(xù)施加電力時可重 復(fù)的隨機數(shù)。
2.根據(jù)權(quán)利要求1所述的隨機數(shù)生成器電路，其中，所述第一存儲器包括非易失性存 儲器。
3.根據(jù)權(quán)利要求1所述的隨機數(shù)生成器電路，其中，所述第一存儲器包括靜態(tài)隨機存 取存儲器。
4.根據(jù)權(quán)利要求1所述的隨機數(shù)生成器電路，還包括耦接至所述錯誤修正電路的第二 存儲器，所述第二存儲器可操作用于在生成所述第二信號時存儲被所述錯誤修正電路使用 的錯誤修正代碼比特。
5.根據(jù)權(quán)利要求4所述的隨機數(shù)生成器電路，其中，所述第一存儲器和所述第二存儲 器中的至少一個存儲器包括非易失性存儲器。
6.根據(jù)權(quán)利要求1所述的隨機數(shù)生成器電路，其中，至少所述多個存儲部件的一個子 集中的每一個存儲部件包括互補金屬氧化物半導體電路部件。
7.根據(jù)權(quán)利要求1所述的隨機數(shù)生成器電路，其中，至少所述多個存儲部件的一個子 集中的每一個存儲部件包括鎖存器部件。
8.根據(jù)權(quán)利要求1所述的隨機數(shù)生成器電路，其中，所述多個存儲部件包括靜態(tài)隨機 存取存儲器部件，并且其中，所述第一存儲器直到在所述第一存儲器被所述電壓源加電之 后并且在所述第一存儲器生成所述第一信號之前為止不被寫入。
9.根據(jù)權(quán)利要求1所述的隨機數(shù)生成器電路，還包括耦接至所述第一存儲器的控制 器，所述控制器可操作用于控制對所述多個存儲部件的存取。
10.根據(jù)權(quán)利要求1所述的隨機數(shù)生成器電路，其中，所述多個存儲部件中的指定存儲 部件的初始狀態(tài)被確定為與形成所述指定存儲部件的至少一個晶體管相關(guān)聯(lián)的一個或多 個特性中的變動的函數(shù)。
11.根據(jù)權(quán)利要求10所述的隨機數(shù)生成器電路，其中，所述一個或多個特性包括以下 的至少一個至少一個晶體管源極區(qū)和漏極區(qū)內(nèi)的摻雜程度、晶體管溝道區(qū)內(nèi)的摻雜程度、 晶體管柵極氧化物電容、晶體管柵極氧化物內(nèi)的俘獲電荷、晶體管溝道區(qū)內(nèi)的俘獲電荷、以 及晶體管區(qū)域之間的幾何偏移、晶體管溝道長度和晶體管溝道寬度。
12.根據(jù)權(quán)利要求1所述的隨機數(shù)生成器電路，其中，所述多個存儲部件中的指定存儲 部件的初始狀態(tài)被確定為一個或多個時變要素中的變動的函數(shù)，所述一個或多個時變要素 包括溫度、電源電壓電平、電源電壓轉(zhuǎn)換速率以及電噪聲中的至少一個。
13.根據(jù)權(quán)利要求1所述的隨機數(shù)生成器電路，其中，所述錯誤修正電路在生成所述第 二信號時利用塊碼、Reed-Soloman碼以及Bose—Chaudhuri—Hocquenghem碼中的至少一種。
14.一種包括至少一個根據(jù)權(quán)利要求1所述的隨機數(shù)生成器電路的集成電路。
15.一種用于生成安全隨機數(shù)的方法，所述方法包括以下步驟向第一存儲器加電，該第一存儲器包括多個存儲部件，所述多個存儲部件中的每一個 存儲部件在加電時具有與其相對應(yīng)的初始狀態(tài)；生成第一信號，該第一信號包括指示所述存儲部件的相應(yīng)初始狀態(tài)的多個比特；以及修正所述第一信號中的、在向所述第一存儲器連續(xù)施加電力時非可重復(fù)的至少一個比 特，由此生成第二信號，所述第二信號是在向所述第一存儲器連續(xù)施加電力時可重復(fù)的隨 機數(shù)，所述安全隨機數(shù)指示所述第二信號。
16.根據(jù)權(quán)利要求15所述的方法，還包括將錯誤修正代碼比特存儲在第二存儲器中的 步驟，所述錯誤修正代碼比特在生成所述第二信號時使用。
17.根據(jù)權(quán)利要求15所述的方法，還包括第二次向所述存儲器加電，其中，所述存儲器生成第二隨機數(shù)；讀取錯誤代碼存儲器中的所述錯誤修正代碼；以及利用所述錯誤修正代碼修正所述第二隨機數(shù)，其中，所修正的第二隨機數(shù)是所述第一 隨機數(shù)。
18.根據(jù)權(quán)利要求15所述的方法，其中，所述多個存儲部件中的指定存儲部件的初始 狀態(tài)被確定為與形成指定存儲部件的至少一個晶體管相關(guān)聯(lián)的一個或多個特性中的變動 的函數(shù)。
19.根據(jù)權(quán)利要求15所述的方法，其中，所述多個存儲部件中的指定存儲部件的初始 狀態(tài)被確定為一個或多個時變要素中的變動的函數(shù)，所述一個或多個時變要素包括溫度、 電源電壓電平、電源電壓轉(zhuǎn)換速率以及電噪聲中的至少一個。
20.一種電子系統(tǒng)，包括至少一個集成電路，包括至少一個隨機數(shù)生成器電路，所述至少一個隨機數(shù)生成器電 路包括第一存儲器，包括多個存儲部件，所述多個存儲部件中的每一個存儲部件在通過施加 至所述第一存儲器的電壓源加電時具有與其相對應(yīng)的初始狀態(tài)，所述第一存儲器可操作用 于生成包括指示所述多個存儲部件的相應(yīng)初始狀態(tài)的多個比特的第一信號；以及耦接至所述第一存儲器的錯誤修正電路，所述錯誤修正電路可操作用于接收所述第一 信號，并且修正所述第一信號中的、在向所述第一存儲器連續(xù)施加電力時非可重復(fù)的至少 一個比特，由此生成第二信號，所述第二信號是在向所述第一存儲器連續(xù)施加電力時可重 復(fù)的隨機數(shù)。
全文摘要
一種隨機數(shù)生成器電路，其包括具有多個存儲部件的第一存儲器。所述多個存儲部件中的每一個存儲部件在通過施加至所述第一存儲器的電壓源加電時具有與其相對應(yīng)的初始狀態(tài)。所述第一存儲器可操作用于生成包括指示所述多個存儲部件的相應(yīng)初始狀態(tài)的多個比特的第一信號。所述隨機數(shù)生成器電路還包括耦接至所述第一存儲器的錯誤修正電路。所述錯誤修正電路可操作用于接收所述第一信號，并且修正所述第一信號中的、在向所述第一存儲器連續(xù)施加電力時非可重復(fù)的至少一個比特，由此生成第二信號。所述第二信號是在向所述第一存儲器連續(xù)施加電力時可重復(fù)的隨機數(shù)。
文檔編號G06F7/58GK102037441SQ200880129395
公開日2011年4月27日 申請日期2008年5月23日 優(yōu)先權(quán)日2008年5月23日
發(fā)明者E·B·哈里斯, R·A·柯勒, R·J·麥克帕特蘭德, R·豪格, W·E·沃納 申請人:艾格瑞系統(tǒng)有限公司